KR20030022855A - 코어를 베이스로 하는 시스템 온 칩(ＳｏＣ)의 평가 방법및 그 평가 방법을 이용하는 ＳｏＣ 구조 - Google Patents

Abstract

본원 발명은, 높은 관찰도 및 정확도로 코어 베이스의 시스템 온 칩(SoC)의 각 코어를 검증하는 방법과, 그 검증 방법을 실현하는 SoC 구조이다. 이 검증 방법에서는, SoC 내의 각 코어용으로 2 이상의 금속층의 패드 프레임을 구성함과 함께, 하부 금속층에 갖는 I/O(입력/출력) 패드를 최상부 금속층에 접속한다. 이에 의해, 각 코어의 패드 프레임의 최상부의 금속층의 표면에 모든 I/O 패드나 전원 패드를 형성한다. 테스트 벡터를 그 최상부 금속층의 I/O 패드를 통해 각 코어에 공급하고, 그 코어로부터의 응답 출력을 I/O 패드를 통해 수신하여 평가한다.

Description

코어를 베이스로 하는 시스템 온 칩(ＳｏＣ)의 평가 방법 및 그 평가 방법을 이용하는 ＳｏＣ 구조{METHOD FOR EVALUATING SYSTEM-ON-CHIP(SOC) HAVING CORE AS ITS BASE AND SOC STRUCTURE USING THE EVALUATION METHOD}

최근의 ASIC(어플리케이션 스페시픽 집적 회로) 기술은, 칩 세트의 사상으로부터 매립 코어를 베이스로 한 시스템 온 칩(SoC)으로 이행되고 있다. SoC란, 의도한 어플리케이션의 기능 전체를 실현하도록, 복수의 단독 형식의 VSLI(코어)를 서로 연결한 IC이다. 즉, SoC는, "코어"로 불리는, 각종 어플리케이션을 실현하기 위한 복잡한 기능이 사전에 설계된 모델(지적 재산(IP)으로서도 알려져 있음)을 이용하여 구성되어 있다. 이들 코어는, 일반적으로, Verilog나 VHDL과 같은 고급 기술 언어(HDL)로 기술된 형태로 제공되거나(소프트 코어라고도 함), 또는 GDSII와 같은 트랜지스터 레벨의 레이아웃으로서(하드 코어라고도 함) 제공된다. SoC는,마이크로 프로세서, 대규모 메모리 어레이, 음성이나 비디오의 컨트롤러, 모뎀, 인터넷 튜너, 2차원이나 3차원의 그래픽 컨트롤러, DSP 등으로서, 칩 상에서 기능을 실현하기 위해, 하드 코어와 소프트 코어가 조합되는 경우가 많다.

SoC는, EDA(Electronic Design Automation: 전자 설계 자동화) 환경 하에 의한 설계 단계에서 설계를 완료한 후에, 실리콘 칩의 형태로서 실현된다. 본 발명은, (설계 데이터 상에서가 아니라) 실리콘의 형태로, SoC의 각 코어에 대한 설계를 평가하는 방법(실리콘 디버그)에 관한 것이다. 이러한 시스템 온 칩은, 폭넓은 어플리케이션에 기여하지만, 이들 칩이 너무나도 복잡하기 때문에, 종래 방법으로 테스트하는 것은 곤란하다("Testing embedded cores" AD&T Roundtable, IEEE Design and Test, pp.81-89, April-June 1997, "Challenge of the 90's testing core ware based ASICs" Panel on "DFT for embedded cores", R. Rajsuman, International Test Conference, pp.940, 1996).

이들 SoC는, 본격적인 생산 단계에서의 테스트의 곤란성 외에 실리콘 시작품을 작성했을 때의 그 시작품의 기능의 정확함을 결정할 때에도 많은 곤란을 수반한다. 이 곤란의 제1 원인은, 각각의 코어에 대한 관찰도(observability)와 제어성(controllability)이 한정되어 있기 때문이다. 일반적으로, 테스트 벡터를 인가하기 위해 액세스가 가능한 것은, 칩의 I/O(SoC 칩 전체로서의 입력·출력)뿐이며, 또한, 테스트 벡터에 대한 응답 출력을 관찰하기 위한 액세스도 칩의 I/O뿐이다. 각 매립 코어의 I/O를 개별로 액세스하는 것은 불가능하다. 따라서, 복잡한 SoC에서는, 대부분의 내부 결함이 칩의 I/O에는 나타나지 않는다.

도 1은, SoC(10)의 일반적인 구성예를 도시하고 있으며, 매립 메모리(12), 마이크로 프로세서 코어(14), 3개의 기능 고유 코어(16, 18, 20), PLL(위상 동기 회로)(22), 및 TAP(테스트 액세스 포트)(24)를 갖고 있다. SoC 전체에 대한 테스트는 칩 레벨의 I/O밖에 행할 수 없다. 도 1의 예에서, 이들 칩 레벨 I/O는, SoC(10)의 외주에서의 I/O 패드 프레임(26) 상에 형성된 칩 I/O 패드(28)로서 형성되어 있다. 각 기능 코어(12, 14, 16, 18, 20)는, 각 코어 주변에 다수의 I/O 패드를 형성한 패드 프레임(29)을 갖고 있다. 일반적으로, IC 설계에서, 최상부의 금속층은, 전원 패드(32)로서만 이용되고 있으며, 그 중간부에서의 금속층은, 다른 코어나 마이크로 프로세서 코어, 혹은 매립 메모리와의 인터페이스를 행하는 I/O 패드 또는 신호 패드로서 이용되고 있다.

결함이 발생한 경우에는, 그 결함의 원인이, 예를 들면 마이크로 프로세서 코어(14), 기능 고유 코어(16, 18, 20) 중 어느 것에 의한 것인지, 또는 다른 원인에 의한 것인지를 조사하는 것이 매우 중요하다. 결함의 원인을 구명해야만 하는 이유는, SoC 설계가 본격적인 생산으로 이행하기 전에, 그 결함을 수정해야만 하기 때문이다.

결함을 검증하기 위해서는, 각 코어의 I/O를 개별로 액세스 가능하게 하여, 그 코어에 고유의 테스트 패턴을 인가하는 것이 매우 바람직하다. 현 시점에서, IEEE의 P1500워킹 그룹은, 각 코어의 I/O를 액세스 가능하게 하기 위한 해결법을 검토하고 있다. 이 해결법은, 부가적인 로직으로서, 코어의 I/O에서의 시프트 레지스터를 베이스로 한 랩퍼와, 칩 I/O로부터 코어 I/O로의 데이터 전송 버스를 갖는 구성이다("Preliminary outline of the IEEE P1500 Scalable Archtecture for testing embedded cores", IEEE VLSI Test Symposium 1999). 이 구성은, 도 2A∼도 2C에 도시되어 있으며, 도 2A는 코어 외주에 갖는 랩퍼의 전체 구성을, 도 2B, 도 2C는, 도 2A의 랩퍼 내에 갖는 입력 셀(42)과 출력 셀(44)의 구성을 각각 도시하고 있다.

이러한 코어 랩퍼와 데이터 전송 로직에 의한 해결법과 유사한 다른 해결법이, VSI 얼라이언스(Virtual Socket Interface Alliance(VSIA))나 다른 연구자 그룹으로부터 제안되어 있다("Manufacturing related test development specification 1", version 1, VSI Alliance, 1998, "Test access architecture", VSI Alliance, 2000, 및 "Hierarchial test access architecture for embedded core in an integrated circuit", D. Bhattacharya, IEEE VLSI Test Symposium, pp.8-14, 1998).

이들 방법에서의 중대한 결점은, 추가의 로직을 필요로 함으로써 칩 사이즈가 커져, 비용을 증가시키는 것과, 코어의 I/O에 랩퍼를 갖기 때문에, SoC 특성의 열화(performance penalty)가 발생하는 것이다. 이러한 특성 열화의 일례로서는, 추가의 회로 소자나 신호로를 갖는 것에 의한 신호 전파 지연이 발생하는 것이다. 또한, 상기한 모든 해결법에서, 테스트 벡터는 랩퍼 레지스터에 시프트 인되며, 테스트 벡터에 대한 SoC의 응답 신호는, 멀티 클럭 사이클을 이용하여 시프트 아웃된다. 이전의 벡터의 응답 신호가 완전하게 시프트 아웃될 때까지는, 다음 테스트 벡터를 인가할 수 없다. 따라서, 이들 모든 해결법에서는, 테스트 시간이 너무 길어져, 코어의 현실 동작 스피드로의 테스트(at-speed testing)를 실행할 수 없다. 또한 이 때문에, 이들 해결법을 이용한 경우, SoC의 타이밍에 관한 결함을 디버그할 수도 없다.

또한 다른 종래 방법으로서, 미국 특허 번호 4749947 및 4937826에 개시된 「베드 오브 네일」이 있다. 이 방법은, 격자 형상의 도선을 베드 형상으로 형성하고, 그 위에 피시험 기능적 회로를 배치한다. 이 구성에서, 기능적 회로 내의 각각의 노드를, 그 노드로부터 격자 형상 도선에 접속하는 수직 트랜지스터에 의해 액세스하는 것이 가능하다. 원리상, 이 방법은 100%의 관찰성을 실현할 수 있다. 그러나, 이 방법은, SoC의 현재의 생산 공정에, 공정(레이아웃 마스크)을 추가하거나, 공정 변경을 필요로 하기 때문에, 매우 고비용으로 된다. 또한, 격자 형상 도선을 이용하기 때문에, 회로의 기생 용량이 증가되어, SoC의 특성 열화가 발생하는 결과가 된다.

상기한 바와 같이, 종래 기술에서는, SoC 내의 각각의 코어를, 치수나 비용의 증가 또는 특성 열화와 같은 결점 없이, 완전하게 디버그할 수는 없다.

본 발명은, 반도체 디바이스를 테스트하는 방법에 관한 것으로, 특히, 코어를 베이스로 하는 시스템 온 칩(SoC) IC에서의 설계가 완전한지를, 실리콘의 형태로, 높은 정확도와 높은 관찰도에 의해 디버그하는 방법(실리콘 디버그)에 관한 것이다. 본 발명은, 또한, 본 실리콘 디버그 방법을 실현하는 SoC IC의 구성에 관한 것이다.

도 1은 메모리, 마이크로 프로세서, 및 기능 고유 코어 등을 갖는 매립 코어를 베이스로 하는 시스템 온 칩(SoC)의 구성예를 도시하는 개념 블록도.

도 2A는 SoC 내의 각 코어를 액세스하기 위해 IEEE의 P1500의 워킹 그룹이 제안하는 랩퍼의 전체 구성예, 도 2B는 도 2A의 랩퍼 내의 입력 셀의 구성예, 도 2C는 도 2A의 랩퍼 내의 출력 셀의 구성예.

도 3은 본 발명에서, SoC 내의 각 코어에 다층의 입력/출력(I/O) 프레임을 형성한 구성예를 도시하는 개념 블록도.

도 4A는 종래의 코어 I/O 패드 프레임의 구성을 도시하는 도면, 도 4B는 본 발명의 코어 I/O 패드 프레임의 구성을 도시하는 도면.

도 5는 코어의 최상부 금속층에 I/O 패드 프레임을 갖는 본 발명의 SoC 구성예를 도시하는 개념 블록도.

따라서, 본 발명의 목적은, 종래의 방법에서의 결점을 갖지 않고, 간단하게 시스템 온 칩(SoC) 내의 각 코어를 디버그하는 방법을 제공하는 것에 있다.

또한, 본 발명의 다른 목적은, 코어 내에 여분의 로직을 필요로 하지 않고, 그 결과로서 특성 열화가 발생하지 않아, 시스템 온 칩(SoC) 내의 각 코어를 디버그하는 방법을 제공하는 것에 있다.

또한, 본 발명의 또 다른 목적은, 시스템 온 칩(SoC) 내의 각 코어에 I/O 패드 프레임을 구성하는 것이다. 이 I/O 패드 프레임에 의해, 컨택트 프로브를 통해 각 코어를 액세스 가능하게 하고, 각 코어에 테스트 벡터를 인가하여 그 코어의 응답 출력을 수신하는 것을 가능하게 한다.

본 발명에서는, 각 코어의 I/O 패드 프레임을, 시작품 작성 시에 최상부의 금속층까지 연속적으로 재현한다. 결과로서, 각 코어의 모든 I/O 인터페이스가, 최상부의 금속층에 형성되기 때문에, 테스트 신호의 인가나 그에 대한 응답 신호의 검증을 위해 이용할 수 있다. 따라서, 본 발명에 의해, 코어의 테스트 패턴을, SoC 칩 전체뿐만 아니라, 특정한 코어에 대해서도 직접적으로 공급할 수 있다.

본 발명의 제1 실시예는, 시스템 온 칩(SoC)을 평가하는 방법이다. 이 방법에서는, SoC 내의 각 코어에 2 이상의 금속층의 패드 프레임을 구성함과 함께, 하부의 금속층에 갖는 I/O(입력/출력) 패드를 최상부의 금속층에 접속한다. 이에 의해, 각 코어의 패드 프레임의 최상부의 금속층의 표면에 모든 I/O 패드나 전원 패드가 형성된다. 테스트 벡터를, 그 최상부 금속층의 I/O 패드를 통해 각 코어에 공급하고, 그 코어로부터의 응답 출력을 I/O 패드를 통해 수신하여 평가한다.

본 발명의 제2 실시예는, SoC를 평가하는 방법이다. 이 방법에서는, SoC의 외주에 칩 I/O(입력/출력) 프레임을 형성하고, 그 I/O 프레임 상의 컨택트 패드를 통해 SoC와 인터페이스할 수 있도록 하여, SoC 내의 각 코어에 2 이상의 금속층의 패드 프레임을 구성함과 함께, 하부의 금속층에 갖는 모든 I/O 패드를 최상부의 금속층에 접속하고, 이에 의해, 각 코어의 패드 프레임의 최상부의 금속층의 표면에모든 I/O 패드나 전원 패드를 형성한다. 테스트 벡터를, 칩 I/O 패드 프레임 상의 컨택트 패드를 통해 SoC에 공급하고, 그 SoC로부터의 응답 출력을 컨택트 패드를 경유하여 수신하여 평가한다. 또한, 테스트 벡터를, 그 최상부 금속층의 I/O 패드를 통해 각 코어에 공급하고, 그 코어로부터의 응답 출력을 I/O 패드를 통해 수신하여 평가한다.

본 발명의 제3 실시예는, SoC 설계의 완전성을 평가하는데 적합한 SoC 구성이다. 이 SoC 구성은, SoC의 외주에 컨택트 패드를 통해 SoC와 인터페이스할 수 있도록 구성한 칩 I/O(입력/출력) 프레임과, SoC 내의 각 코어에 형성한 2 이상의 금속층의 패드 프레임이며, 그 하부의 금속층에 갖는 I/O(입력/출력) 패드를 최상부의 금속층에 접속한다. 이에 의해, 각 코어의 패드 프레임의 최상부의 금속층의 표면에 모든 I/O 패드나 전원 패드를 형성한다. 테스트 벡터를, 칩 I/O 패드 프레임 상의 컨택트 패드를 통해 SoC에 공급하고, 그 컨택트 패드로부터의 SoC의 응답 출력을 수신하여 평가한다. 테스트 벡터를, 그 최상부 금속층의 I/O 패드를 통해 각 코어에 공급하고, 그 코어로부터의 응답 출력을 I/O 패드를 통해 수신하여 평가한다.

본 발명의 실리콘 디버그 방법은, 어떠한 테스트 회로도 추가할 필요가 없다. 또한, 칩 설계에 어떠한 설계 변경도 필요로 하지 않아, SoC의 특성 열화도 없다. 테스트 패턴을, 피시험 SoC의 동작 스피드(at-speed)로 인가할 수 있기 때문에, 기능 결함이나 타이밍 결함도 검증할 수 있다. 이 검증 프로세스 동안에, 사용자는, 어떤 테스트 패턴도 인가할 수 있어, 여분의 하드웨어를 필요로 하지 않고 완전한 결함 진단(예를 들면 매립 메모리 내의 결함 비트 위치의 식별)을 할 수 있다.

본 발명의 이들의 목적이나 유리한 특징은, 하기의 바람직한 실시예의 설명과 첨부한 도면에 의해, 보다 명료해질 것이다.

본 발명의 기본적인 컨셉을 도 3 및 도 4에 도시하고 있다. 본 발명에서는, 컨택트 프로브를 이용하여 직접적으로 액세스하기 위한 I/O 인터페이스를 각 코어에 형성한다. 따라서, 본 발명에서는, 각 코어의 I/O 인터페이스는, 테스트 신호의 인가나 그 테스트 신호에 대한 응답 신호의 검증에 이용할 수 있다. 결과로서, (칩 전체의 테스트 패턴이 아니라) 대상으로 하는 코어에 고유의 테스트 패턴을, 그 코어에 직접적으로 인가할 수 있다.

보다 구체적으로는, 도 3 및 도 4에 도시한 바와 같이, 각 코어의 I/O 패드 프레임은, 시작품 형성 시에 최상부 금속층까지 연속적으로 복원된다. 종래 기술을 참조하여 상술한 바와 같이, I/O 패드 프레임의 최상부의 금속층은, 일반적으로 전원선을 배선하기 위해서만 이용되며, 하부의 금속층은, I/O나 신호의 배선을 위해 이용되고 있다. 따라서, 코어의 I/O 패드 프레임을 통해 각각의 코어를 액세스하는 것은 불가능하였다.

그러나, 본 발명에서는, 복수의 금속층을 형성하는 제조 공정에서, 각 코어의 I/O 패드 프레임의 모든 금속층을 상방에 복제한다. 도 3에 도시한 바와 같이, 각 코어의 I/O는, 로직이나 복잡한 검출 구성을 이용하지 않고, SoC의 최상부 금속층에 형성할 수 있다. 도면에서, 표시를 간결하게 하기 위해, 최상부 금속의 레벨에서의 전원 패드나 I/O 패드는 생략하고 있다.

도 4A 및 도 4B는, I/O 프레임을 형성하기 위해 5층의 금속층을 이용하는 경우를 도시하고 있다. 도 4A는 종래의 I/O 프레임 구성을 도시하고, 도 4B는 본 발명의 I/O 프레임 구성을 도시하고 있다. 도 4A의 종래 기술에서는, 전원 패드(32)만이 비아(39)를 통해 최상부 금속층에 접속되어 있다. 신호나 제어용 패드(33-36)는, 하부 금속층에 가리워져 있다. 본 발명을 나타내는 도 4B에서는, 각 층에서의 패드(32-36) 모두가 비아(39)를 통해 최상부 금속층에 접속되어 있다. 따라서, 하부 금속층에서의 모든 패드(32-36)는, 도 4B에 도시한 바와 같이, 최상부 금속층(제5층)에 재현되어 있다. 실제의 코어의 I/O와 이 재현된 금속 패드 프레임과의 접속은, 다른 층에 갖는 비아(39)를 통해 형성되어 있다.

각 코어의 I/O 패드는, 로직이나 복잡한 검출 구성을 이용하지 않고 SoC의 최상부 금속층에 재현되기 때문에, 이 최상부 금속층은 실제의 코어의 I/O 패드와의 단순한 접속점을 형성한다. 도 1에 도시한 종래의 SoC(10)의 최상부 금속층은 전원 패드밖에 갖고 있지 않지만, 도 5에 도시한 본 발명의 SoC의 최상부 금속층은 모든 I/O 패드와 전원 패드를 갖고 있다. 도 5에는 도시되어 있지 않지만, PLL 코어(22)와 TAP 코어(24)도, 다른 코어와 마찬가지로, 최상부 금속층에 모든 I/O 패드와 전원 패드를 갖도록, 그 각 I/O 패드 프레임을 구성하고 있다.

이러한 본 발명의 구성은, SoC 내의 코어 각각에 대하여, 완전한 액세스를 가능하게 한다. 예를 들면, SoC의 시작품의 테스트 시에 결함이 발생한 경우, 각 코어는 I/O 패드 프레임의 최상부 금속층을 통해, 프로브 카드를 이용하여, 그 코어를 개별로, 혹은 다른 코어와의 조합에 의해 검증할 수 있다. 코어의 모든 I/O를 프로브에 의해 컨택트할 수 있기 때문에, 코어용의 테스트 벡터를 특정한 코어에 인가하여, 결함의 유무를 검증할 수 있다.

시작품 설계의 테스트가 종료되고, 대량 생산에의 준비가 완료되었을 때, 최상부 금속층에 갖는 프로브 접속점(I/O 패드)은, 그대로의 상태로 유지하거나 혹은 제거할 수 있다. 프로브 접속점을 제거하는 것은, 최상부 금속용의 마스크를 변경하여, 금속 비아를 제거함으로써 간단하게 실현할 수 있어, 각별한 수고를 필요로하지 않는다. 이들 프로브 접속점은, SoC로부터 제거하지 않아도, 특성에 악영향을 미치지 않는다. 단, 프로브 접속점을 제거하는 것의 유일한 이점은, 최상부 금속층이 신호 배선용으로 이용 가능하게 되는 것이며, 그 결과 SoC의 신호 배선을 단순화할 수 있는 것이다.

본 발명의 컨셉을 이용함으로써, 어떤 내부 회로 노드(로직 노드)도, 도 5의 패드(42, 43, 44)에 도시한 바와 같이, 최상부 금속층까지 끌어올릴 수 있다. 따라서, 본 발명의 방법을, 필요에 따라, 내부 회로 노드를 액세스하는 데에도 적용할 수 있다.

상술한 바와 같이, 본 발명의 디버그 방법은, 어떠한 추가 테스트 회로도 필요로 하지 않는다고 하는 큰 이점이 있다. 또한, 칩 설계에 어떠한 설계 변경도 필요로 하지 않아, SoC의 특성 열화도 발생하지 않는다. 코어 테스트용의 패턴을, 피시험 SoC의 동작 스피드(at-speed)로 인가할 수 있기 때문에, 기능 결함이나 타이밍 결함도 검증할 수 있다. 이 검증 프로세스 동안에, 사용자는, 어떤 테스트 패턴도 인가할 수 있어, 여분의 하드웨어를 필요로 하지 않고서 완전한 결함 진단(예를 들면, 매립 메모리 내의 결함 비트 위치의 식별)을 할 수 있다. 이와 같이, 하드웨어의 추가가 없어, 특성 열화가 없으며, 설계 변경을 필요로 하지 않아, 테스트나 진단의 유연성 및 실스피드(at-speed)로의 테스트가 가능하다. 따라서 이러한 방법은, 코어를 베이스로 하는 시스템 온 칩 IC를 디버그하는 데 매우 유리하다.

바람직한 실시예 밖에는 명기되어 있지 않지만, 상술한 개시에 기초하여, 첨부한 청구 범위 내에서, 본 발명의 정신과 범위를 벗어나지 않고, 본 발명의 다양한 형태나 변형이 가능하다.

Claims (9)

1. 시스템 온 칩(SoC)을 평가하는 방법에 있어서,

   SoC 내의 각 코어에 2 이상의 금속층의 패드 프레임을 구성하고, 하부의 금속층에 갖는 I/O(입력/출력) 패드를 최상부의 금속층에 접속하여, 이에 의해, 각 코어의 패드 프레임의 최상부의 금속층의 표면에 모든 I/O 패드나 전원 패드를 형성하는 단계와,

   테스트 벡터를 그 최상부 금속층의 I/O 패드를 통해 각 코어에 공급하여, 그 코어로부터의 응답 출력을 I/O 패드를 통해 수신하여 평가하는 단계

   를 포함하는 시스템 온 칩 평가 방법.
2. 제1항에 있어서,

   상기 코어의 금속층을 구성하는 상기 단계는, 상기 코어 내의 내부 회로 노드를 최상부 금속층에 재현하고, 컨택트 프로브에 의해 상기 내부 회로 노드와 I/O 패드를 액세스 가능하게 하는 단계를 포함하는 시스템 온 칩 평가 방법.
3. 제1항에 있어서,

   상기 I/O 패드를 최상부 금속층에 접속하는 상기 단계는, 상기 I/O 패드를 최상부 금속층에 재현하도록 금속 비아를 패드 프레임의 하부 금속층과 상부 금속 층 사이에 이용하는 단계를 포함하는 시스템 온 칩 평가 방법.
4. 시스템 온 칩(SoC)을 평가하는 방법에 있어서,

   SoC의 외주에 칩 I/O(입력/출력) 프레임을 형성하여 그 I/O 프레임 상의 컨택트 패드를 통해 SoC와의 인터페이스를 가능하게 하는 단계와,

   SoC 내의 각 코어에 2 이상의 금속층의 패드 프레임을 구성하고, 하부의 금속층에 갖는 I/O 패드를 최상부의 금속층에 접속하여, 이에 의해, 각 코어의 패드 프레임의 최상부의 금속층의 표면에 모든 I/O 패드나 전원 패드를 형성하는 단계와,

   테스트 벡터를 칩 I/O 프레임 상의 컨택트 패드를 통해 SoC에 공급하고, 그 SoC의 응답 출력을 컨택트 패드를 통해 수신하여 평가하는 단계와,

   상기 테스트 벡터를 그 최상부 금속층의 I/O 패드를 통해 각 코어에 공급하여, 그 코어로부터의 응답 출력을 I/O 패드를 통해 수신하여 평가하는 단계

   를 포함하는 시스템 온 칩 평가 방법.
5. 제4항에 있어서,

   상기 코어의 금속층을 구성하는 상기 단계는, 상기 코어 내의 내부 회로 노드를 최상부 금속층에 재현하고, 컨택트 프로브에 의해 내부 회로 노드와 I/O 패드를 액세스 가능하게 하는 단계를 포함하는 시스템 온 칩 평가 방법.
6. 제4항에 있어서,

   상기 I/O 패드를 최상부 금속층에 접속하는 상기 단계는, 상기 I/O 패드를 최상부 금속층에 재현하도록 금속 비아를 패드 프레임의 하부 금속층과 상부 금속 층 사이에 이용하는 단계를 포함하는 시스템 온 칩 평가 방법.
7. 제4항에 있어서,

   상기 I/O 패드를 각 코어의 최상부 금속층으로부터 제거하기 위한 단계를 더 포함하는 시스템 온 칩 평가 방법.
8. 설계의 완전성을 평가하기 위한 시스템 온 칩(SoC) 구조에 있어서,

   SoC의 외주에 컨택트 패드를 통해 SoC와 인터페이스할 수 있도록 구성한 칩 I/O(입력/출력) 프레임과,

   하부의 금속층에 갖는 I/O(입력/출력) 패드를 최상부의 금속층에 접속하여, 각 코어의 패드 프레임의 최상부의 금속층의 표면에 모든 I/O 패드나 전원 패드를 형성하도록, SoC 내의 각 코어에 형성한 2 이상의 금속층의 패드 프레임

   을 포함하며,

   테스트 벡터를 칩 I/O 패드 프레임 상의 컨택트 패드를 통해 SoC에 공급하여 그 SoC의 응답 출력을 컨택트 패드를 통해 수신하여 평가하고,

   상기 테스트 벡터를 그 최상부 금속층의 I/O 패드를 통해 각 코어에 공급하여, 그 코어로부터의 응답 출력을 I/O 패드를 통해 수신하여 평가하는 것을 특징으로 하는 시스템 온 칩 구조.
9. 제8항에 있어서,

   상기 2 이상의 금속층은 최상부 금속층에 재현되는 코어 내의 내부 회로 노드를 갖고 있으며, 컨택트 프로브에 의해 그 내부 회로 노드와 I/O 패드를 액세스 가능하게 하는 시스템 온 칩 구조.