KR100448234B1 - 듀얼게이트산화막을 구비한 반도체장치의 제조 방법 - Google Patents

듀얼게이트산화막을 구비한 반도체장치의 제조 방법 Download PDF

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Abstract

본 발명은 두 번의 열공정 및 이온주입에 따른 공정의 복잡성 및 반도체기판의 손상을 억제하도록 한 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 셀영역과 주변회로영역이 정의된 반도체기판 상에 희생산화막을 형성하는 단계, 상기 희생산화막 상에 상기 셀영역을 노출시키는 마스크를 형성하는 단계, 상기 마스크에 의해 노출된 상기 셀영역을 비활성기체 분위기에서 플라즈마처리하되 소스파워만을 인가하여 상기 셀영역의 반도체기판 표면을 비정질화시키는 단계, 상기 희생산화막을 제거하여 상기 반도체기판의 전 표면을 노출시키는 단계, 상기 노출된 반도체기판의 전 표면을 열산화시켜 상기 비정질화된 부분에서 더 두껍게 형성되는 듀얼 게이트산화막을 형성하는 단계, 및 상기 듀얼 게이트산화막 상에 게이트전극을 형성하는 단계를 포함한다.

Description

듀얼게이트산화막을 구비한 반도체장치의 제조 방법{Method for fabricating semiconductor device with dual gate oxide}
본 발명은 반도체장치의 제조 방법에 관한 것으로, 특히 듀얼 게이트산화막 (Dual gate oxide)을 구비한 반도체장치의 제조 방법에 관한 것이다.
일반적으로 반도체장치의 게이트산화막으로 열(Thermally) 또는 급속열처리(Rapid thermally)에 의해 성장된 SiO2를 사용하고 있다. 최근에 반도체소자의 디자인룰이 감소함에 따라 게이트산화막의 전기적 두께는 SiO2의 터널링한계가 되는 25∼30Å이하로 줄어드는 추세에 있으며, 0.1㎛급 소자에서의 게이트산화막으로는 25∼30Å두께가 예상된다.
그러나, 셀트랜지스터(Cell transistor)의 경우 리프레쉬(refresh) 등의 문제로 인하여 주변회로영역(peri)의 트랜지스터보다 높은 문턱전압(threshold voltage; Vt)이 요구됨에 따라 높은 게이트 전압이 가해지고 결과적으로 주변회로영역의 트랜지스터보다는 전기적 특성이 열화되는 단점이 나타난다.
셀영역의 트랜지스터 특성을 향상시키기 위해서는 셀영역의 트랜지스터의 게이트산화막의 전기적 두께를 증가시킬 필요가 있는데 이를 위해 제안된 것이 CMOS 공정에 의한 듀얼 게이트산화막(Dual gate dielectric)의 제조 방법이다.
이러한 듀얼 게이트산화막의 종래기술로는 여러 가지가 있는데 최근에 많이 연구되는 방법은 일정 부분만 게이트산화막을 제거하고 다시 산화시켜 듀얼 게이트산화막을 형성시키는 제1방법과 일정 부분만 질소(nitrogen)와 같은 원소를 이온주입(implant)하여 게이트산화막의 성장을 느리게 하여 듀얼 게이트산화막을 형성시키는 제2방법, 셀영역에는 통상적인 실리콘산화막을 이용하고 주변회로영역에는 고유전율(hig-k dielectric) 산화막을 이용하는 제3방법 등이 있다.
그러나, 상술한 종래기술 중 제1방법은 듀얼 게이트산화막을 형성시키기 위해 두 번의 높은 열공정을 실시하기 때문에 반도체기판의 표면이 손상되는 문제점이 있고, 제2방법은 질소, Si, Ge의 이온주입으로 인해 반도체기판이 손상되는 문제점이 있다.
특히, 이온주입에 의해 반도체기판이 손상될 경우 채널 이동도(channel mobility) 등의 열화를 가져올 수도 있다.
한편, 제3방법은 최근에 반도체소자가 작아짐에 따라 전기적 두께 30Å이하의 낮은 두께를 갖는 게이트산화막이 요구되고 있는데에 따른 방법이나, 셀영역에는 실리콘산화막을, 주변회로영역에는 고유전율 산화막을 각각 형성하는 공정이 매우 복잡할뿐만 아니라 과다한 열공정이 필요하기 때문에 바람직하지 않다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 두 번의 열공정 및 이온주입에 따른 공정의 복잡성 및 반도체기판의 손상을 억제하도록 하는데 적합한 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 듀얼 게이트산화막의 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 듀얼 게이트산화막의 형성 방법을 도시한 공정 단면도,
도 3a 내지 도 3c는 본 발명의 제3실시예에 따른 듀얼 게이트산화막의 형성 방법을 도시한 공정 단면도,
도 4a 내지 도 4d는 본 발명의 제1실시예에 따른 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법을 도시한 공정 단면도,
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법을 도시한 공정 단면도,
도 6a 내지 도 6d는 본 발명의 제3실시예에 따른 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
11 : 반도체기판 12 : 희생산화막
13 : 마스크 14 : 비정질실리콘층
15a : 후막 게이트산화막 15b : 박막 게이트산화막
상기의 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판 상에 희생산화막을 형성하는 단계, 상기 희생산화막 상에 상기 셀영역을 노출시키는 마스크를 형성하는 단계, 상기 마스크에 의해 노출된 상기 셀영역을 비활성기체 분위기에서 플라즈마처리하되 소스파워만을 인가하여 상기 셀영역의 반도체기판 표면을 비정질화시키는 단계, 상기 희생산화막을 제거하여 상기 반도체기판의 전 표면을 노출시키는 단계, 상기 노출된 반도체기판의 전 표면을 열산화시켜 상기 비정질화된 부분에서 더 두껍게 형성되는 듀얼 게이트산화막을 형성하는 단계, 및 상기 듀얼 게이트산화막 상에 게이트전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하고, 상기 반도체기판 표면을 비정질화시키는 단계는 상기 비활성 기체로 Ar, Ne, Kr, Xe, He 또는 이들 기체의 혼합기체를 사용하고, 상기 비활성기체는 10sccm∼1000sccm의 유량을 가지며, 5mtorr∼200mtorr의 진공도와 0℃∼700℃의 온도를 유지하는 챔버에서 상기 소스파워로 RF파워를 100W∼300W로 인가하면서 10초∼300초동안 이루어짐을 특징으로 한다.
또한, 본 발명의 반도체장치의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판 상에 희생산화막을 형성하는 단계, 상기 희생산화막 상에 상기 셀영역을 노출시키는 마스크를 형성하는 단계, 상기 마스크에 의해 노출된 상기 셀영역을 인을 포함한 기체 분위기에서 플라즈마처리하되 소스파워만을 인가하여 상기 셀영역의 반도체기판 표면을 비정질화시키는 단계, 상기 희생산화막을 제거하여 상기 반도체기판의 전 표면을 노출시키는 단계, 상기 노출된 반도체기판의 전 표면을 열산화시켜 상기 비정질화된 부분에서 더 두껍게 형성되는 듀얼 게이트산화막을 형성하는 단계, 및 상기 듀얼 게이트산화막 상에 게이트전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하고, 상기 반도체기판 표면에 인주입층을 형성하는 단계는 상기 인을 포함하는 기체로 PH3, P, P2, P4, PBr3, PCl3, PCl5, PF3, PI3, PO, PO2, P4O6, P4O10, POBr3, POCl3, PS로 이루어진 그룹중에서 선택되는 하나를 이용하며, 상기 인을 포함하는 기체는 10sccm∼1000sccm의 유량을 가지며, 5mtorr∼200mtorr의 진공도와 0℃∼700℃의 온도를 유지하는 챔버에서 상기 소스파워로 RF파워를 100W∼300W로 인가하면서 10초∼300초동안 이루어짐을 특징으로 한다.
또한, 본 발명의 반도체장치의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판상에 실리콘이 함유된 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 상기 주변회로영역을 노출시키는 마스크를 형성하는 단계, 상기 마스크에 의해 노출된 상기 게이트산화막의 일측을 하프늄을 포함한 기체 분위기에서 디커플드플라즈마처리하여 하프늄실리케이트로 개질시키는 단계, 상기 마스크를 제거하는 단계, 상기 게이트산화막과 상기 하프늄실리케이트를 열처리하는 단계, 및 상기 게이트산화막과 상기 하프늄실리케이트상에 각각 게이트전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하고, 상기 하프늄실리케이트로 개질시키는 단계는, 상기 하프늄을 포함한 기체로는 HfBr4, HfCl3, HfCl4, HfF4및 HfI4로 이루어진 그룹중에서 선택된 하나를 이용하고, 상기 하프늄을 포함한 기체는 10sccm∼1000sccm을 가지며, 5mtorr∼200mtorr의 진공도와 0℃∼700℃의 온도를 유지하는 챔버에 RF파워를 100W∼200W로 인가하면서 10초∼300초동안 이루어짐을 특징으로 하며, 상기 게이트산화막과 상기 하프늄실리케이트를 열처리하는 단계는 O2, N2, NO, N2O 기체분위기 또는 진공분위기와 200℃∼800℃에서 10초∼1800초동안 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 듀얼 게이트산화막의 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 3Å∼30Å 두께의 희생산화막(12)을 형성한 후, 희생산화막(12)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 희생산화막(12)의 일부분을 노출시키는 마스크(13)를 형성한다.
여기서, 희생산화막(12)의 두께를 3Å∼30Å으로 한정한 것은 두께가 3Å미만일 경우는 후속 플라즈마처리시 반도체기판(11) 표면이 손상되는 문제가 있고, 두께가 30Å보다 두꺼우면 후속 플라즈마처리시 반도체기판(11)을 비정질화시키는 효과가 저하된다.
다음으로, 마스크(13)에 의해 노출된 희생산화막(12)의 일부분을 비활성기체분위기에서 플라즈마처리(Plasma treatment)한다.
이 때, 플라즈마처리에 적용되는 조건은, 비활성 기체로 Ar, Ne, Kr, Xe, He 또는 이들 기체의 혼합기체를 사용하고, 비활성기체의 유량은 10sccm∼1000sccm으로 한다. 그리고, 플라즈마처리 챔버의 진공도는 5mtorr∼200mtorr으로 하고, 처리온도는 0℃∼700℃이며, 플라즈마처리시 바이어스파워는 인가하지 않고 소스파워인 RF파워만 100W∼300W로 인가하고, 처리시간은 10초∼300초로 한다.
여기서, 바이어스파워를 인가하지 않는 이유는, 바이어스파워를 인가하면 반도체기판(11) 표면을 손상시키는 문제가 있기 때문이다.
한편, 비활성기체에 플루오린(F) 등의 할로겐원소를 포함하는 기체를 혼합하여 사용할 수 있되, 할로겐원소를 포함하는 기체의 유량은 1sccm∼5sccm이다.
상술한 비활성기체분위기의 플라즈마처리후, 반도체기판(11) 표면이 비정질화되는데, 즉, 실리콘층인 반도체기판(11) 표면이 비정질실리콘층(14)으로 개질되며, 이러한 비정질실리콘층(14)은 결정질실리콘에 비해 산화속도가 빠르다.
이와 같은 플라즈마처리는 이온주입방법에 비해 반도체기판 상부만 비정질화시킬 수 있고, 고밀도로 이온주입이 가능하다. 또한 비활성기체에 미량의 할로겐원소를 첨가할 경우, 핫캐리어 특성을 개선시킨다.
도 1b에 도시된 바와 같이, 플라즈마처리가 이루어진 희생산화막(12)을 제거하여 반도체기판(11) 표면을 노출시킨다. 여기서, 희생산화막(12)을 제거하는 방법은, 먼저 일부분만을 플라즈마처리하기 위해 이용된 마스크(13)를 제거한 후, 다음으로 습식세정(wet-cleaning)을 실시하여 스트립후 잔류하는 감광막잔류물과 희생산화막(12)을 제거한다.
한편, 감광막잔류물을 제거하기 위한 습식세정은 피라나(pirana, H2SO4+H2O2), SC1(NH4OH) 용액을 이용하고, 희생산화막(12)을 제거하기 위한 습식세정은 희석된 HF 및 SC1 용액을 이용한다.
도 1c에 도시된 바와 같이, 노출된 반도체기판(11)을 열산화시켜 플라즈마처리된 부분, 즉 비정질실리콘층(14)이 형성된 반도체기판(11) 표면에는 후막(thick layer) 게이트산화막(15a)을 형성시키고, 플라즈마처리가 이루어지지 않은 부분에 후막 게이트산화막(15a)보다 상대적으로 두께가 얇은 박막(thin layer) 게이트산화막(15b)을 형성시킨다.
이와 같이 한 번의 열산화공정시 후막 게이트산화막(15a)과 박막 게이트산화막(15b)의 두께가 차이가 나는 이유는, 전술한 플라즈마처리를 통해 후막 게이트산화막(15a)이 형성될 부분에는 미리 비정질실리콘층(14)이 형성되어 있어 열산화시 비정질실리콘층(14)이 없는 박막 게이트산화막(15b) 형성 부분에 비해 산화속도가 빠르기 때문이다.
도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 듀얼 게이트산화막의 형성방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(11)상에 3Å∼30Å 두께의 희생산화막(12)을 형성한 후, 희생산화막(12)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 희생산화막(12)의 일부분을 노출시키는 마스크(13)를 형성한다.
여기서, 희생산화막(12)의 두께를 3Å∼30Å으로 한정한 것은 두께가 3Å미만일 경우는 후속 플라즈마처리시 반도체기판(11) 표면이 손상되는 문제가 있고, 두께가 30Å보다 두꺼우면 후속 플라즈마처리시 반도체기판(11)내에 산화속도를 증가시키는 물질인 인(phosphorous; P)을 주입시키는 효과가 저하된다.
다음으로, 마스크(13)에 의해 노출된 희생산화막(12)의 일부분을 인을 포함한 기체 분위기에서 플라즈마처리, 즉 플라즈마를 이용하여 반도체기판(11) 표면에 인(P)을 주입한다.
이 때, 플라즈마처리에 적용되는 조건은, 인을 포함하는 기체로 PH3, P, P2, P4, PBr3, PCl3, PCl5, PF3, PI3, PO, PO2, P4O6, P4O10, POBr3, POCl3, PS로 이루어진 그룹중에서 선택되는 하나를 이용하며, 이들 인을 포함하는 기체의 유량은 10sccm∼1000sccm으로 한다.
그리고, 플라즈마처리 챔버의 진공도는 5mtorr∼200mtorr으로 하고, 처리온도는 0℃∼700℃이며, 플라즈마처리시 바이어스파워는 인가하지 않고 소스파워인 RF파워만 100W∼300W로 인가하고, 처리시간은 10초∼300초로 한다.
여기서, 바이어스파워를 인가하지 않는 이유는, 바이어스파워를 인가하면 반도체기판(11) 표면을 손상시키는 문제가 있기 때문이다.
한편, 인을 포함하는 기체에 플루오린(F) 등의 할로겐원소를 포함하는 기체를 혼합하여 사용할 수 있되, 할로겐원소를 포함하는 기체의 유량은 1sccm∼5sccm이다.
상술한 인을 포함하는 기체분위기의 플라즈마처리후, 반도체기판(11) 표면에 인주입층(14a)이 형성되는데, 이러한 인주입층(14a)은 실리콘에 비해 산화속도가 빠르다.
이와 같은 플라즈마처리는 이온주입방법에 비해 반도체기판 상부에 원하는 원소를 주입할 수 있고, 고밀도로 주입이 가능하다. 또한 인을 포함하는 기체에 미량의 할로겐원소를 첨가할 경우, 핫캐리어 특성을 개선시킨다.
도 2b에 도시된 바와 같이, 플라즈마처리가 이루어진 희생산화막(12)을 제거하여 반도체기판(11) 표면을 노출시킨다. 여기서, 희생산화막(12)을 제거하는 방법은, 먼저 일부분만을 플라즈마처리하기 위해 이용된 마스크(13)를 제거한 후, 다음으로 습식세정을 실시하여 스트립후 잔류하는 감광막잔류물과 희생산화막(12)을 제거한다.
한편, 감광막잔류물을 제거하기 위한 습식세정은 피라나(H2SO4+H2O2), SC1(NH4OH) 용액을 이용하고, 희생산화막(12)을 제거하기 위한 습식세정은 희석된 HF 및 SC1 용액을 이용한다.
도 2c에 도시된 바와 같이, 노출된 반도체기판(11)을 열산화시켜 플라즈마처리된 부분, 즉 인주입층(14a)이 형성된 반도체기판(11) 표면에는 후막 게이트산화막(15a)을 형성시키고, 플라즈마처리가 이루어지지 않은 부분에 후막 게이트산화막(15a)보다 상대적으로 두께가 얇은 박막 게이트산화막(15b)을 형성시킨다.
이와 같이 한 번의 열산화공정시 후막 게이트산화막(15a)과 박막 게이트산화막(15b)의 두께가 차이가 나는 이유는, 전술한 플라즈마처리를 통해 후막 게이트산화막(15a)이 형성될 부분에는 미리 인주입층(14a)이 형성되어 있어 열산화시 인주입층(14a)이 없는 박막 게이트산화막(15b) 형성 부분에 비해 산화속도가 빠르기 때문이다.
상술한 제1 및 제2실시예에 의하면, 높은 전압이 인가되더라도 충분한 게이트산화막의 두께를 확보할 수 있으며, 열공정 및 이온주입방식에 의해 서로 다른 두께를 갖는 듀얼 게이트산화막을 형성하지 않기 때문에 반도체기판 표면의 손상을 방지한다.
도 3a 내지 도 3c는 본 발명의 제3실시예에 따른 듀얼 게이트산화막의 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)상에 실리콘산화막(SiO2)(22)을 15Å∼60Å 두께로 성장시킨 후, 실리콘산화막(22)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 실리콘산화막(22)의 일부분을 노출시키는 마스크(23)를 형성한다.
이때, 실리콘산화막(22)외에 실리콘옥시나이트라이드(silicon oxynitride)를 이용할 수 있다.
다음으로, 마스크(23)에 의해 노출된 실리콘산화막(22)의 일부분을 하프늄(Hf)을 포함한 기체분위기에서 디커플드플라즈마처리(Decoupled plasma treatment)한다.
이때, 디커플드플라즈마처리시 하프늄을 포함한 기체분위기로는 HfBr4, HfCl3, HfCl4, HfF4및 HfI4로 이루어진 그룹중에서 선택된 하나를 이용하고, 하프늄을 포함한 기체의 유량은 10sccm∼1000sccm으로 한다.
그리고, 디커플드플라즈마처리 챔버의 진공도는 5mtorr∼200mtorr으로 하고, 처리온도는 0℃∼700℃이며, 디커플드플라즈마처리시 소스파워인 RF파워는 100W∼200W로 하고, 처리시간은 10초∼300초로 한다.
한편, 하프늄을 포함한 기체에 플루오린(F) 등의 할로겐원소를 포함하는 기체를 혼합하여 사용할 수 있되, 할로겐원소를 포함하는 기체의 유량은 1sccm∼5sccm이다. 여기서, 플루오린(F)은 GOI(Gate Oxide Integrity) 특성 및 핫캐리어(Hot carrier) 특성을 향상시키는 것으로 알려져 있다.
상술한 디커플드플라즈마처리후, 도 3b에 도시된 바와 같이, 디커플드플라즈마처리된 실리콘산화막(22)은 하프늄이 주입된 실리콘산화막 즉, 하프늄실리케이트(Hf-silicate)(24)로 개질되는데, 하프늄실리케이트(24)는 실리콘산화막(22)과 두께 차이가 없으나, 실리콘산화막(22)보다 높은 유전율을 가져 실리콘산화막(22)의 전기적 두께보다는 작은 전기적 두께를 가진다.
결국, 하프늄실리케이트(24)는 같은 전기적 두께를 갖는 실리콘산화막(22)보다 우수한 누설전류 특성을 가진다.
한편, 실리콘산화막(22) 하부의 반도체기판(21)에 하프늄이 주입되면 전기적 특성이 열화되어 일반적인 이온주입방식이나 소스파워와 바이어스파워를 모두 인가하는 플라즈마방식은 피하는 것이 좋다.
따라서, 바이어스파워를 인가하지 않는 방법, 즉 디커플드플라즈마처리를 이용하면 실리콘산화막에만 하프늄을 주입할 수 있고, 고밀도로 이온주입이 가능하며, 미량의 할로겐원소를 포함하는 기체를 이용하면 핫캐리어 특성도 개선된다.
다음으로, 마스크(23)를 스트립한 후 감광막잔류물을 제거하는데, 습식세정(wet-cleaning)을 실시하여 스트립후 잔류하는 감광막잔류물을 제거한다. 이때, 감광막잔류물을 제거하기 위한 습식세정은 피라나(pirana, H2SO4+H2O2), SC1(NH4OH) 용액을 이용한다.
도 3c에 도시된 바와 같이, 감광막 패터닝 및 스트립에 의해 열화된 실리콘산화막(22) 및 하프늄실리케이트(24)의 막질을 개선시키기 위해 열처리(anneal) 공정을 실시하는데, 이때, 열처리는 O2, N2, NO, N2O 또는 진공분위기와 200℃∼800℃에서 10초∼1800초동안 이루어진다.
상술한 제3실시예에 의하면, 비록 두께차이는 없으나 전기적 두께가 서로 다른 실리콘산화막과 하프늄실리케이트로 이루어지는 듀얼 게이트산화막을 형성한다.
도 4a 내지 도 4d는 본 발명의 제1실시예에 따른 듀얼 게이트산화막을 이용한 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(31)의 소정 부분에 필드산화막(32)을 형성한다. 이 때, 필드산화막(32)은 반도체기판(31)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(32)을 STI(Shallow Trench Isolation) 방법으로 형성하는 것을 보였으나, LOCOS(Local Oxidation of Silicon) 방법으로도 형성할 수 있다.
계속해서, 반도체기판(31)의 활성영역상에 3Å∼30Å 두께를 갖는 희생산화막(33)을 형성한 후, 희생산화막(33)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 희생산화막(33)의 일부분 즉, 주변회로영역(Ⅱ)을 노출시키는 마스크(34)를 형성한다.
다음으로, 마스크(34)에 의해 노출된 희생산화막(33)의 일부분을 비활성기체 분위기에서 플라즈마처리한다. 이 때, 플라즈마처리에 적용되는 조건은, 비활성 기체로 Ar, Ne, Kr, Xe, He 또는 이들 기체의 혼합기체를 사용하고, 비활성기체의 유량은 10sccm∼1000sccm으로 한다. 그리고, 플라즈마처리 챔버의 진공도는 5mtorr∼200mtorr으로 하고, 처리온도는 0℃∼700℃이며, 플라즈마처리시 바이어스파워는 인가하지 않고 소스파워인 RF파워만 100W∼300W로 인가하고, 처리시간은 10초∼300초로 한다.
여기서, 바이어스파워를 인가하지 않는 이유는, 바이어스파워를 인가하면 반도체기판(31) 표면을 손상시키는 문제가 있기 때문이다.
한편, 비활성기체에 플루오린(F) 등의 할로겐원소를 포함하는 기체를 혼합하여 사용할 수 있되, 할로겐원소를 포함하는 기체의 유량은 1sccm∼5sccm이다.
상술한 비활성기체분위기의 플라즈마처리후, 반도체기판(31) 표면이 비정질화되는데, 즉, 실리콘층인 반도체기판(31) 표면이 비정질실리콘층(35)으로 개질되며, 이러한 비정질실리콘층(35)은 결정질실리콘에 비해 산화속도가 빠르다.
도 4b에 도시된 바와 같이, 플라즈마처리가 이루어진 희생산화막(33)을 제거하여 반도체기판(31) 표면을 노출시킨다. 여기서, 희생산화막(33)을 제거하는 방법은, 먼저 일부분만을 플라즈마처리하기 위해 이용된 마스크(34)를 제거한 후, 다음으로 습식세정을 실시하여 스트립후 잔류하는 감광막잔류물과 희생산화막(33)을 제거한다.
한편, 감광막잔류물을 제거하기 위한 습식세정은 피라나(pirana, H2SO4+H2O2), SC1(NH4OH) 용액을 이용하고, 희생산화막(33)을 제거하기 위한 습식세정은 희석된 HF 및 SC1 용액을 이용한다.
상술한 습식세정후 셀영역(Ⅰ)에는 결정질실리콘층인 반도체기판(31) 표면이 드러나고 주변회로영역(Ⅱ)에는 비정질실리콘층(35)이 드러난다.
도 4c에 도시된 바와 같이, 드러난 반도체기판(31)을 열산화시켜 플라즈마처리된 부분, 즉 비정질실리콘층(35)이 형성된 반도체기판(31) 표면에는 후막 게이트산화막(36a)을 형성시키고, 플라즈마처리가 이루어지지 않은 부분에 후막 게이트산화막(36a)보다 상대적으로 두께가 얇은 박막 게이트산화막(36b)을 형성시킨다.
도 4d에 도시된 바와 같이, 후막 게이트산화막(36a) 및 박막 게이트산화막(36b)을 포함한 전면에 게이트전극을 형성하기 위한 폴리실리콘(37)과 질화금속막(38)을 차례로 증착한다.
여기서, 폴리실리콘(37)은 셀영역(Ⅰ)의 nMOSFET 및 주변회로영역(Ⅱ)의 nMOSFET의 게이트로 이용되는 경우에는 4.1eV∼4.2eV 정도의 일함수(work function)를 갖는 n+-폴리실리콘을 사용하며, 주변회로영역(Ⅱ)의 pMOSFET의 게이트로 이용되는 경우에는 4.9eV∼5.1eV 정도의 일함수를 갖는 p+-폴리실리콘을 사용한다.
그리고, 질화금속막(38)은 TaN, TaSiN, TiN, TiAlN, TiSiN, RuTaN, WN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN 및 IrTiN로 이루어진 그룹중에서 선택되는 하나를 이용한다.
그리고, 폴리실리콘(37) 및 질화금속막(38)의 두께는 10Å∼2000Å이다.
한편, 게이트전극은 전술한 폴리실리콘/질화금속막의 적층구조외에 폴리실리콘 단독구조, 질화금속막의 단독구조, 폴리실리콘/질화금속/실리사이드의 적층구조, 폴리실리콘/질화금속/텅스텐의 적층구조도 가능하다.
이 때, 실리사이드 또는 텅스텐은 게이트전극의 저항을 낮추기 위해 적용된 물질로, 50Å∼2000Å 두께로 증착된다. 실리사이드로는 텅스텐실리사이드(W-silicide), 코발트실리사이드(Co-silicide), 티타늄실리사이드(Ti-silicide), 몰리브덴실리사이드(Mo-silicide), 탄탈륨실리사이드(Ta-silicide), 니오비윰실리사이드(Nb-silicide)를 이용한다.
다음으로, 감광막에 의한 게이트마스크(도시 생략)로 질화금속막(38)과 폴리실리콘(37)을 식각하여 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 각각 트랜지스터의 게이트전극을 형성한다.
계속해서, 게이트마스크를 제거한 후 트랜지스터의 소스/드레인을 형성하기 위한 불순물 이온주입 및 스페이서(40) 공정을 거쳐 LDD(39) 구조의 소스/드레인(41)을 형성한다. 후속 공정으로 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스/드레인(41) 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화(Metallization) 공정을 실시한다.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 듀얼게이트산화막을 구비한 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(31)의 소정 부분에 필드산화막(32)을 형성한다. 이 때, 필드산화막(32)은 반도체기판(31)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(32)을 STI 방법으로 형성하는 것을 보였으나, LOCOS 방법으로도 형성할 수 있다.
계속해서, 반도체기판(31)의 활성영역상에 3Å∼30Å 두께를 갖는 희생산화막(33)을 형성한 후, 희생산화막(33)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 희생산화막(33)의 일부분 즉, 주변회로영역(Ⅱ)을 노출시키는 마스크(34)를 형성한다.
다음으로, 마스크(34)에 의해 노출된 희생산화막(32)의 일부분을 인을 포함한 기체 분위기에서 플라즈마처리, 즉 플라즈마를 이용하여 반도체기판(31) 표면에 인(P)을 주입한다.
이 때, 플라즈마처리에 적용되는 조건은, 인을 포함하는 기체로 PH3, P, P2, P4, PBr3, PCl3, PCl5, PF3, PI3, PO, PO2, P4O6, P4O10, POBr3, POCl3, PS로 이루어진 그룹중에서 선택되는 하나를 이용하며, 이들 인을 포함하는 기체의 유량은 10sccm∼1000sccm으로 한다.
그리고, 플라즈마처리 챔버의 진공도는 5mtorr∼200mtorr으로 하고, 처리온도는 0℃∼700℃이며, 플라즈마처리시 바이어스파워는 인가하지 않고 소스파워인 RF파워만 100W∼300W로 인가하고, 처리시간은 10초∼300초로 한다.
여기서, 바이어스파워를 인가하지 않는 이유는, 바이어스파워를 인가하면 반도체기판(31) 표면을 손상시키는 문제가 있기 때문이다.
한편, 인을 포함하는 기체에 플루오린(F) 등의 할로겐원소를 포함하는 기체를 혼합하여 사용할 수 있되, 할로겐원소를 포함하는 기체의 유량은 1sccm∼5sccm이다.
상술한 인을 포함하는 기체분위기의 플라즈마처리후, 반도체기판(31) 표면에 인주입층(35a)이 형성되는데, 이러한 인주입층(35a)은 실리콘에 비해 산화속도가 빠르다.
이와 같은 플라즈마처리는 이온주입방법에 비해 반도체기판 상부에 원하는 원소를 주입할 수 있고, 고밀도로 주입이 가능하다. 또한 인을 포함하는 기체에 미량의 할로겐원소를 첨가할 경우, 핫캐리어 특성을 개선시킨다.
도 5b에 도시된 바와 같이, 플라즈마처리가 이루어진 희생산화막(33)을 제거하여 반도체기판(31) 표면을 노출시킨다. 여기서, 희생산화막(33)을 제거하는 방법은, 먼저 일부분만을 플라즈마처리하기 위해 이용된 마스크(34)를 제거한 후, 다음으로 습식세정을 실시하여 스트립후 잔류하는 감광막잔류물과 희생산화막(33)을 제거한다.
한편, 감광막잔류물을 제거하기 위한 습식세정은 피라나(H2SO4+H2O2), SC1(NH4OH) 용액을 이용하고, 희생산화막(33)을 제거하기 위한 습식세정은 희석된 HF 및 SC1 용액을 이용한다.
도 5c에 도시된 바와 같이, 노출된 반도체기판(31)을 열산화시켜 플라즈마처리된 부분, 즉 인주입층(35a)이 형성된 반도체기판(31) 표면에는 후막 게이트산화막(36a)을 형성시키고, 플라즈마처리가 이루어지지 않은 부분에 후막 게이트산화막(36a)보다 상대적으로 두께가 얇은 박막 게이트산화막(36b)을 형성시킨다.
이와 같이 한 번의 열산화공정시 후막 게이트산화막(36a)과 박막 게이트산화막(36b)의 두께가 차이가 나는 이유는, 전술한 플라즈마처리를 통해 후막 게이트산화막(36a)이 형성될 부분에는 미리 인주입층(35a)이 형성되어 있어 열산화시 인주입층(35a)이 없는 박막 게이트산화막(36b) 형성 부분에 비해 산화속도가 빠르기 때문이다.
한편, 인주입층(35a)은 후막 게이트산화막(36a) 형성시 소모된다.
결국, 셀영역(Ⅰ)에는 후막 게이트산화막(36a)이 형성되고, 주변회로영역(Ⅱ)에는 박막 게이트산화막(36b)이 형성되어 듀얼 게이트산화막 공정이 완료된다.
도 5d에 도시된 바와 같이, 후막 게이트산화막(36a) 및 박막 게이트산화막(36b)을 포함한 전면에 게이트전극을 형성하기 위한 폴리실리콘(37)과 질화금속막(38)을 차례로 증착한다.
여기서, 폴리실리콘(37)은 셀영역(Ⅰ)의 nMOSFET 및 주변회로영역(Ⅱ)의 nMOSFET의 게이트로 이용되는 경우에는 4.1eV∼4.2eV 정도의 일함수(work function)를 갖는 n+-폴리실리콘을 사용하며, 주변회로영역(Ⅱ)의 pMOSFET의 게이트로 이용되는 경우에는 4.9eV∼5.1eV 정도의 일함수를 갖는 p+-폴리실리콘을 사용한다.
그리고, 질화금속막(38)은 TaN, TaSiN, TiN, TiAlN, TiSiN, RuTaN, WN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN 및 IrTiN로 이루어진 그룹중에서 선택되는 하나를 이용한다.
그리고, 폴리실리콘(37) 및 질화금속막(38)의 두께는 10Å∼2000Å이다.
한편, 게이트전극은 전술한 폴리실리콘/질화금속막의 적층구조외에 폴리실리콘 단독구조, 질화금속막의 단독구조, 폴리실리콘/질화금속/실리사이드의 적층구조, 폴리실리콘/질화금속/텅스텐의 적층구조도 가능하다.
이 때, 실리사이드 또는 텅스텐은 게이트전극의 저항을 낮추기 위해 적용된 물질로, 50Å∼2000Å 두께로 증착된다. 실리사이드로는 텅스텐실리사이드(W-silicide), 코발트실리사이드(Co-silicide), 티타늄실리사이드(Ti-silicide), 몰리브덴실리사이드(Mo-silicide), 탄탈륨실리사이드(Ta-silicide), 니오비윰실리사이드(Nb-silicide)를 이용한다.
다음으로, 감광막에 의한 게이트마스크(도시 생략)로 질화금속막(38)과 폴리실리콘(37)을 식각하여 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 각각 트랜지스터의 게이트전극을 형성한다.
계속해서, 게이트마스크를 제거한 후 트랜지스터의 소스/드레인을 형성하기 위한 불순물 이온주입 및 스페이서(40) 공정을 거쳐 LDD(39) 구조의 소스/드레인(41)을 형성한다. 후속 공정으로 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스/드레인(41) 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
도 6a 내지 도 6c는 본 발명의 제3실시예에 따른 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(51)의 소정 부분에 필드산화막(52)을 형성한다. 이 때, 필드산화막(52)은 반도체기판(51)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(52)을 STI 방법으로 형성하는 것을 보였으나, LOCOS 방법으로도 형성할 수 있다.
계속해서, 반도체기판(51)의 활성영역상에 실리콘산화막(SiO2)(53)을 15Å∼60Å 두께로 성장시킨 후, 실리콘산화막(53)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변회로영역(Ⅱ)내 실리콘산화막(53)을 노출시키는 마스크(54)를 형성한다.
이때, 실리콘산화막(52)외에 실리콘옥시나이트라이드를 이용할 수 있다.
다음으로, 마스크(54)에 의해 노출된 실리콘산화막(53)을 하프늄(Hf)을 포함한 기체분위기에서 디커플드플라즈마처리한다. 이때, 디커플드플라즈마처리시 하프늄을 포함한 기체분위기로는 HfBr4, HfCl3, HfCl4, HfF4및 HfI4로 이루어진 그룹중에서 선택된 하나를 이용하고, 하프늄을 포함한 기체의 유량은 10sccm∼1000sccm으로 한다.
그리고, 디커플드플라즈마처리 챔버의 진공도는 5mtorr∼200mtorr으로 하고, 처리온도는 0℃∼700℃이며, 디커플드플라즈마처리시 소스파워인 RF파워는 100W∼200W로 하고, 처리시간은 10초∼300초로 한다.
한편, 하프늄을 포함한 기체에 플루오린(F) 등의 할로겐원소를 포함하는 기체를 혼합하여 사용할 수 있되, 할로겐원소를 포함하는 기체의 유량은 1sccm∼5sccm이다.
상술한 디커플드플라즈마처리후, 도 6b에 도시된 바와 같이, 디커플드플라즈마처리된 실리콘산화막(53)은 하프늄실리케이트(Hf-silicate)(55)로 개질되는데,하프늄실리케이트(55)는 실리콘산화막(53)과 두께 차이가 없으나, 실리콘산화막(53)보다 높은 유전율을 가져 실리콘산화막(53)의 전기적 두께보다는 작은 전기적 두께를 가진다.
한편, 실리콘산화막(53) 하부의 반도체기판(51)에 하프늄이 주입되면 전기적 특성이 열화되어 일반적인 이온주입방식이나 소스파워와 바이어스파워를 모두 인가하는 플라즈마방식은 피하는 것이 좋다.
따라서, 바이어스파워를 인가하지 않는 방법, 즉 디커플드플라즈마처리를 이용하면 실리콘산화막에만 하프늄을 주입할 수 있고, 고밀도로 이온주입이 가능하며, 미량의 할로겐원소를 포함하는 기체를 이용하면 핫캐리어 특성도 개선된다.
다음으로, 마스크(54)를 스트립한 후 감광막잔류물을 제거하는데, 습식세정을 실시하여 스트립후 잔류하는 감광막잔류물을 제거한다. 이때, 감광막잔류물을 제거하기 위한 습식세정은 피라나(H2SO4+H2O2), SC1(NH4OH) 용액을 이용한다.
상술한 습식세정후 셀영역(Ⅰ)에는 실리콘산화막(53)이 잔류하고, 주변회로영역(Ⅱ)에는 하프늄실리케이트(55)가 잔류한다.
도 6c에 도시된 바와 같이, 감광막 패터닝 및 스트립에 의해 열화된 실리콘산화막(53) 및 하프늄실리케이트(55)의 막질을 개선시키기 위해 열처리 공정을 실시하는데, 이때, 열처리는 O2, N2, NO, N2O 또는 진공분위기와 200℃∼800℃에서 10초∼1800초동안 이루어진다.
도 6d에 도시된 바와 같이, 열처리후 실리콘산화막(53) 및하프늄실리케이트(55)가 형성된 반도체기판(51)상에 게이트전극을 형성하기 위한 폴리실리콘(56)과 질화금속막(57)을 차례로 증착한다.
여기서, 폴리실리콘(56)은 셀영역(Ⅰ)의 nMOSFET 및 주변회로영역(Ⅱ)의 nMOSFET의 게이트로 이용되는 경우에는 4.1eV∼4.2eV 정도의 일함수(work function)를 갖는 n+-폴리실리콘을 사용하며, 주변회로영역(Ⅱ)의 pMOSFET의 게이트로 이용되는 경우에는 4.9eV∼5.1eV 정도의 일함수를 갖는 p+-폴리실리콘을 사용한다.
그리고, 질화금속막(57)은 TaN, TaSiN, TiN, TiAlN, TiSiN, RuTaN, WN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN 및 IrTiN로 이루어진 그룹중에서 선택되는 하나를 이용한다.
그리고, 폴리실리콘(56) 및 질화금속막(57)의 두께는 10Å∼2000Å이다.
한편, 게이트전극은 전술한 폴리실리콘/질화금속막의 적층구조외에 폴리실리콘 단독구조, 질화금속막의 단독구조, 폴리실리콘/질화금속/실리사이드의 적층구조, 폴리실리콘/질화금속/텅스텐의 적층구조도 가능하다.
이 때, 실리사이드 또는 텅스텐은 게이트전극의 저항을 낮추기 위해 적용된 물질로, 50Å∼2000Å 두께로 증착된다. 실리사이드로는 텅스텐실리사이드(W-silicide), 코발트실리사이드(Co-silicide), 티타늄실리사이드(Ti-silicide), 몰리브덴실리사이드(Mo-silicide), 탄탈륨실리사이드(Ta-silicide), 니오비윰실리사이드(Nb-silicide)를 이용한다.
다음으로, 감광막에 의한 게이트마스크(도시 생략)로 질화금속막(57)과 폴리실리콘(56)을 식각하여 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 각각 트랜지스터의 게이트전극을 형성한다.
계속해서, 게이트마스크를 제거한 후 트랜지스터의 소스/드레인을 형성하기 위한 불순물 이온주입 및 스페이서(59) 공정을 거쳐 LDD(58) 구조의 소스/드레인(60)을 형성한다. 후속 공정으로 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스/드레인(60) 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 바이어스파워를 인가하지 않는 플라즈마처리 또는 디커플드플라즈마처리를 이용하므로써 상대적으로 높은 에너지의 이온주입방식이 발생시키는 반도체기판의 손상을 억제할 수 있고, 비활성기체, 인을 포함하는 기체를 이용하므로 셀영역의 GOI, TDDB(Time-Dependent-Dielectric-Breakdown) 특성에 영향이 없으며, 주입영역이 게이트산화막 표면에만 국한되므로 주변회로지역 게이트산화막의 채널이동도 및 채널 문턱전압 불안정성을 최소화시킬 수 있는 효과가 있다.
또한, 주변회로지역에 고유전율을 갖는 하프늄실리케이트를 게이트산화막으로 이용하므로 누설전류 특성이 우수한 반도체장치를 구현할 수 있는 효과가 있다.

Claims (10)

  1. 셀영역과 주변회로영역이 정의된 반도체기판 상에 희생산화막을 형성하는 단계;
    상기 희생산화막 상에 상기 셀영역을 노출시키는 마스크를 형성하는 단계;
    상기 마스크에 의해 노출된 상기 셀영역을 비활성기체 분위기에서 플라즈마처리하되 소스파워만을 인가하여 상기 셀영역의 반도체기판 표면을 비정질화시키는 단계;
    상기 희생산화막을 제거하여 상기 반도체기판의 전 표면을 노출시키는 단계;
    상기 노출된 반도체기판의 전 표면을 열산화시켜 상기 비정질화된 부분에서 더 두껍게 형성되는 듀얼 게이트산화막을 형성하는 단계; 및
    상기 듀얼 게이트산화막 상에 게이트전극을 형성하는 단계
    를 포함하는 반도체장치의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체기판 표면을 비정질화시키는 단계는,
    상기 비활성 기체로 Ar, Ne, Kr, Xe, He 또는 이들 기체의 혼합기체를 사용하고, 상기 비활성기체는 10sccm∼1000sccm의 유량을 가지며, 5mtorr∼200mtorr의 진공도와 0℃∼700℃의 온도를 유지하는 챔버에서 상기 소스파워로 RF파워를 100W∼300W로 인가하면서 10초∼300초동안 이루어짐을 특징으로 하는 반도체장치의 제조 방법.
  3. 제2항에 있어서,
    상기 비활성기체에 할로겐원소를 포함하는 기체를 혼합하되, 1sccm∼5sccm의 유량으로 혼합시키는 것을 특징으로 하는 반도체장치의 제조 방법.
  4. 셀영역과 주변회로영역이 정의된 반도체기판 상에 희생산화막을 형성하는 단계;
    상기 희생산화막 상에 상기 셀영역을 노출시키는 마스크를 형성하는 단계;
    상기 마스크에 의해 노출된 상기 셀영역을 인을 포함한 기체 분위기에서 플라즈마처리하되 소스파워만을 인가하여 상기 셀영역의 반도체기판 표면을 비정질화시키는 단계;
    상기 희생산화막을 제거하여 상기 반도체기판의 전 표면을 노출시키는 단계;
    상기 노출된 반도체기판의 전 표면을 열산화시켜 상기 비정질화된 부분에서 더 두껍게 형성되는 듀얼 게이트산화막을 형성하는 단계; 및
    상기 듀얼 게이트산화막 상에 게이트전극을 형성하는 단계
    를 포함하는 반도체장치의 제조 방법.
  5. 제4항에 있어서,
    상기 반도체기판 표면에 인주입층을 형성하는 단계는,
    상기 인을 포함하는 기체로 PH3, P, P2, P4, PBr3, PCl3, PCl5, PF3, PI3, PO, PO2, P4O6, P4O10, POBr3, POCl3, PS로 이루어진 그룹중에서 선택되는 하나를 이용하며, 상기 인을 포함하는 기체는 10sccm∼1000sccm의 유량을 가지며, 5mtorr∼200mtorr의 진공도와 0℃∼700℃의 온도를 유지하는 챔버에서 상기 소스파워로 RF파워를 100W∼300W로 인가하면서 10초∼300초동안 이루어짐을 특징으로 하는 반도체장치의 제조 방법.
  6. 제5항에 있어서,
    상기 인을 포함한 기체에 할로겐원소를 포함하는 기체를 혼합하되, 1sccm∼5sccm의 유량으로 혼합시키는 것을 특징으로 하는 반도체장치의 제조 방법.
  7. 셀영역과 주변회로영역이 정의된 반도체기판상에 실리콘이 함유된 게이트산화막을 형성하는 단계;
    상기 게이트산화막상에 상기 주변회로영역을 노출시키는 마스크를 형성하는단계;
    상기 마스크에 의해 노출된 상기 게이트산화막의 일측을 하프늄을 포함한 기체 분위기에서 디커플드플라즈마처리하여 하프늄실리케이트로 개질시키는 단계;
    상기 마스크를 제거하는 단계;
    상기 게이트산화막과 상기 하프늄실리케이트를 열처리하는 단계; 및
    상기 게이트산화막과 상기 하프늄실리케이트상에 각각 게이트전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체장치의 제조 방법
  8. 제7항에 있어서,
    상기 하프늄실리케이트로 개질시키는 단계는,
    상기 하프늄을 포함한 기체로는 HfBr4, HfCl3, HfCl4, HfF4및 HfI4로 이루어진 그룹중에서 선택된 하나를 이용하고, 상기 하프늄을 포함한 기체는 10sccm∼1000sccm을 가지며, 5mtorr∼200mtorr의 진공도와 0℃∼700℃의 온도를 유지하는 챔버에 RF파워를 100W∼200W로 인가하면서 10초∼300초동안 이루어짐을 특징으로 하는 반도체장치의 제조 방법.
  9. 제8항에 있어서,
    상기 하프늄을 포함한 기체에 할로겐원소를 포함하는 기체를 혼합하되, 1sccm∼5sccm의 유량으로 혼합시키는 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 제7항에 있어서,
    상기 게이트산화막과 상기 하프늄실리케이트를 열처리하는 단계는,
    O2, N2, NO, N2O 기체분위기 또는 진공분위기와 200℃∼800℃에서 10초∼1800초동안 이루어짐을 특징으로 하는 반도체장치의 제조 방법.
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