JPH09190983A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH09190983A JPH09190983A JP8003781A JP378196A JPH09190983A JP H09190983 A JPH09190983 A JP H09190983A JP 8003781 A JP8003781 A JP 8003781A JP 378196 A JP378196 A JP 378196A JP H09190983 A JPH09190983 A JP H09190983A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- impurities
- manufacturing
- layer
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 239000012535 impurity Substances 0.000 claims abstract description 109
- 238000000137 annealing Methods 0.000 claims abstract description 104
- 238000000034 method Methods 0.000 claims abstract description 82
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 21
- 238000010438 heat treatment Methods 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 abstract description 54
- 230000000694 effects Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 77
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 27
- 229920005591 polysilicon Polymers 0.000 description 26
- 239000000758 substrate Substances 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 15
- 238000000151 deposition Methods 0.000 description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 230000008021 deposition Effects 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- ALKWEXBKAHPJAQ-NAKRPEOUSA-N Asn-Leu-Asp-Asp Chemical group NC(=O)C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC(O)=O)C(O)=O ALKWEXBKAHPJAQ-NAKRPEOUSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
となる N+ 層やP+ 層の抵抗増加を抑制し、またPoly
−Si(ポリシリコン)系ゲート電極の空乏化を改善す
ることのできる半導体装置の製造方法の提供が望まれて
いる。 【解決手段】 不純物濃度が1×1019/cm3 である
N+ 層もしくはP+ 層を有する半導体装置を製造する方
法において、不純物の活性状態に影響を及ぼす熱工程の
うち、最終に行う熱工程を高温短時間アニールとする。
また、不純物を含有したシリコン系ゲート電極構造を有
する半導体装置を製造する方法において、不純物の活性
状態に影響を及ぼす熱工程のうち、最終に行う熱工程を
高温短時間アニールとする。
Description
1019/cm3 であるN+ 層もしくはP+ 層を有する半
導体装置や、不純物を含有したシリコン系ゲート電極構
造を有する半導体装置の製造方法に関する。
はじめ、各種の半導体回路を製造するにあたっては、拡
散層やポリシリコン系ゲート電極における不純物の活性
化や絶縁膜の緻密化等の目的で、700℃以上の熱処理
が多くの工程でなされている。例えば、MOS型半導体
においては、高温プロセスを行いながらゲート酸化膜の
信頼性を確保するため、そのゲート電極としてポリシリ
コン(以下、Poly−Siと記す)やPoly−Siと金属シ
リサイドを積層したポリサイドが多く用いられている
が、このようなMOS型半導体の製造にあたっても、通
常Poly−Si中の不純物の活性化等を目的に、700℃
以上の熱処理がなされる。このような700℃以上の熱
処理としては、主に不純物の拡散を抑制しなら効率良く
活性化を行うためのものとして、高温短時間アニール
(Rapid ThermalAnneal;以下、RTAと略記する)が
あり、近年では半導体装置の製造に欠くことのできない
技術として多く実施されている。
の製造にあたっては、前記RTAを行った後、絶縁膜の
緻密化を目的とした高温長時間アニールや高温のCVD
工程など、600〜850℃程度の熱処理が行うのが普
通である。しかしながら、RTAを行った後にこのよう
な長時間熱処理を行うと、RTAによって一旦活性化さ
れた不純物が再度不活性化してしまい、拡散層を形成す
るSiやゲート電極を形成するPoly−Siの抵抗が増大
したり、ゲート電極が空乏化してデバイス特性が低下し
てしまうなど、半導体装置の性能低下を招くことになっ
てしまう。
を行った後に、30分間のポストアニールを行った場合
の、N+ 拡散層とP+ 拡散層とのシート抵抗の変動を示
す。なお、N+ 拡散層、P+ 拡散層へのイオン注入につ
いては、N+ 拡散層ではAs + を3×1015/cm
2 で、またP+ 拡散層ではBF2 + を4×1015/cm
2でそれぞれ行った。図11より、ポストアニールを行
わない、すなわちRTAのみしか行わなかった場合に比
べ、特に800〜850℃の高温長時間アニール(ポス
トアニール)を行った場合には、シート抵抗が大幅に増
大していることが分かる。また、このような傾向はシリ
コン系ゲート電極についても同様に起こり、例えばRT
A後800℃〜850℃にて30分間の高温長時間アニ
ールを行うと、Poly−Siの空乏化が生じてゲート容量
が低下してしまう。
して、高温長時間アニールのアニール温度を通常より高
くすることにより、拡散層やゲート電極の抵抗値を低下
させ、またゲート電極の空乏化を改善するといったこと
も考えられる。しかし、その場合には、拡散層の深さ
(Xj)が増大してしまって短チャネル効果を抑制する
ことができなくなってしまう。また、CMOS構造にお
いてNMOSのN+ ゲートとPMOSのP+ ゲートが互
いに接続されている場合、ゲート電極中の不純物の相互
拡散が起きてしきい電圧(Vth)が変動(増加)して
しまうといった新たな不都合を生じてしまう。
で、その目的とするところは、しきい電圧の変動などを
招くことなく、拡散層となるN+ 層やP+ 層の抵抗増加
を抑制し、またPoly−Si(ポリシリコン)系ゲート電
極の空乏化を改善することのできる半導体装置の製造方
法を提供することにある。
記載の半導体装置の製造方法では、不純物濃度が1×1
019/cm3 であるN+ 層もしくはP+ 層を有する半導
体装置を製造するに際し、前記不純物の活性状態に影響
を及ぼす熱工程のうち、最終に行う熱工程を高温短時間
アニールとすることを前記課題の解決手段とした。
熱工程としては、具体的には700℃以上の熱処理を行
う工程とされる。すなわち、700℃未満の熱処理で
は、通常は不純物を活性化あるいは不活性化する度合い
が極めて低く、したがって前記の最終に行う高温短時間
アニールの後にこの700℃未満の熱工程があっても、
不純物が再度不活性化することがほとんどないからであ
る。また、高温短時間アニールとしては、800℃〜1
100℃の温度にて60秒以内の時間行うのが好まし
い。800℃未満であると、不純物の活性状態に及ぼす
影響が少なくなって不純物活性化の目的が十分に達成で
きなくなるおそれがあり、一方、1100℃を越えるの
は、不純物拡散が顕著となり、高温短時間アニールの効
果が失われるためである。また、処理時間を60秒間以
内としたのは、60秒間を越えると、不純物の拡散が進
んで所望する範囲外にまで不純物が到達するおそれがあ
るからである。なお、処理時間の下限値については、処
理温度によっても異なるものの、不純物が十分に活性化
される時間、具体的は10秒程度とされる。
ば、最終に行う熱工程を高温短時間アニールとしたの
で、この最終の高温短時間アニールの後に当然不純物の
活性状態に影響を及ぼす熱工程がないため、該高温短時
間アニールによって活性化した不純物が再不活性化する
ことがなく、したがってN+ 層もしくはP+ 層の抵抗増
加が抑制される。
は、不純物を含有したシリコン系ゲート電極構造を有す
る半導体装置を製造するに際し、前記不純物の活性状態
に影響を及ぼす熱工程のうち、最終に行う熱工程を高温
短時間アニールとすることを前記課題の解決手段とし
た。
記請求項1記載の発明と同様の理由により、800℃〜
1100℃の温度にて60秒以内の時間行うのが好まし
い。また、シリコン系ゲート電極構造として具体的に
は、ポリシリコンと金属シリサイドが積層されてなるポ
リサイド構造のもの、ポリシリコンと金属とを積層した
構造のもの、ポリシリコンとTiN等の金属化合物とを
積層した構造のもの、さらにはポリシリコンやa−Si
で形成された構造のものなどが挙げられる。そして、こ
のようなシリコン系ゲート電極構造においては、特に不
純物がイオン注入されて形成されているものであるのが
好ましい。このようにイオン注入されていると、前記の
最終高温短時間アニールによってイオン注入された不純
物が確実に活性化するからである。また、この半導体装
置としては、N+ 型のゲート電極を有するNMOS電界
効果型トランジスタと、P+ 型のゲート電極を有するP
MOS電界効果型トランジスタとを備えた、いわゆるDu
al Gate 型のものでもよく、その場合、前記の最終高温
短時間アニールにより、N+ 型のゲート電極およびP+
型のゲート電極の不純物活性化、空乏化改善を同時に行
うことができる。
ば、最終に行う熱工程を高温短時間アニールとしたの
で、この最終の高温短時間アニールの後に当然不純物の
活性状態に影響を及ぼす熱工程がないため、該高温短時
間アニールによって活性化した不純物が再不活性化する
ことがなく、しかもゲート電極の空乏化が改善されるこ
とから、得られる半導体装置の性能劣化が抑制される。
は、不純物濃度が1×1019/cm3であるN+ 層もし
くはP+ 層を有する半導体装置を製造するに際し、前記
不純物の活性状態に影響を及ぼす熱工程として、前記N
+ 層もしくはP+ 層の形成後に行う第一の高温短時間ア
ニールと、この第一の高温短時間アニールの後に行う高
温長時間アニールと、前記不純物の活性状態に影響を及
ぼす熱工程のうち最終に行う最終高温短時間アニールと
を備えてなることを前記課題の解決手段とした。
熱工程として具体的には、前記請求項1記載の発明と同
様の理由により、700℃以上の熱処理を行う工程とさ
れる。また、高温短時間アニールについても、前記請求
項1記載の発明と同様の理由により、800℃〜110
0℃の温度にて60秒以内の時間行うのが好ましい。さ
らに、前記高温長時間アニールとしては、具体的には6
00℃〜950℃の温度にて10分以上の時間行うもの
とされる。すなわち、600℃未満の熱処理では長時間
行ってもほとんど不純物の活性状態に影響がないからで
あり、また950℃を越えた熱処理を10分以上行う
と、不純物相互拡散等が起こってデバイス特性に低下を
招くからである。
ば、第一の高温短時間アニールと高温長時間アニールと
の後に最終高温短時間アニールを行うので、第一の高温
短時間アニールで活性化した状態から高温長時間アニー
ルによって一旦不活性状態になっても、最終高温短時間
アニールによって再度活性化した状態になり、しかもこ
の後に不純物の活性状態に影響を及ぼす熱工程がないた
め、該最終高温短時間アニールによって活性化した不純
物が再不活性化することがなく、したがってN+層もし
くはP+ 層の抵抗増加が抑制される。
は、不純物を含有したシリコン系ゲート電極構造を有す
る半導体装置を製造するに際し、前記不純物の活性状態
に影響を及ぼす熱工程として、前記N+ 層もしくはP+
層の形成後に行う第一の高温短時間アニールと、この第
一の高温短時間アニールの後に行う高温長時間アニール
と、前記不純物の活性状態に影響を及ぼす熱工程のうち
最終に行う最終高温短時間アニールとを備えてなること
を前記課題の解決手段とした。
記請求項1記載の発明と同様の理由により、800℃〜
1100℃の温度にて60秒以内の時間行うのが好まし
く、また高温長時間アニールとして具体的には、前記請
求項8記載の発明と同様の理由により、600℃〜95
0℃の温度にて10分以上の時間行うものとされる。さ
らに、前記シリコン系ゲート電極構造として具体的に
は、前記請求項4記載の発明のものと同様とされ、また
半導体装置についても、前記請求項4記載の発明のもの
と同様にDual Gate 型のものにも適用可能となる。
ば、第一の高温短時間アニールと高温長時間アニールと
の後に最終高温短時間アニールを行うので、高温長時間
アニールによってゲート電極が一旦空乏化しても、最終
高温短時間アニールによってシリコン系ゲート電極中の
不純物が再度活性化した状態になり、しかもこの後に不
純物の活性状態に影響を及ぼす熱工程がないため、ゲー
ト電極の空乏化が改善され、これにより得られる半導体
装置の性能劣化が抑制される。
基づき詳しく説明する。図1(a)〜(c)、図2
(a)〜(c)は本発明の第1実施形態例を説明するた
めの図であり、この第1実施形態例は本発明を、Single
Gate 型のCMOS回路の製造方法に適用した場合の例
である。
にSi基板1上に、例えば950℃のWET酸化法によ
るLOCOS法によってフィールド酸化膜2を形成す
る。次に、NMOSFETを形成するための領域に、P
ウェル領域形成やトランジスタのパンチスルー阻止を目
的とした埋め込み層形成のためのイオン注入、さらには
Vth(しきい電圧)調整のためのイオン注入を行い、
Si基板1表層部にNMOSチャネル領域3を形成す
る。また、同様にPMOSFETを形成するための領域
にNウェル領域形成やトランジスタのパンチスルー阻止
を目的とした埋め込み層形成のためのイオン注入、さら
にはVth調整のためのイオン注入を行い、Si基板1
表層部にPMOSチャネル領域4を形成する。
1表面に、H2 /O2 雰囲気にて850℃に加熱する熱
酸化法により、厚さ8nmのゲート酸化膜5を形成す
る。続いて、例えばSiH4 /PH3 を原料ガスとし、
堆積温度を550℃とする減圧CVD法によってリン
(P)をドープしたa−Siを堆積し、厚さ100nm
のa−Si膜6を形成する。次に、例えばWF6 /Si
H4 を原料ガスとし、堆積温度を380℃とする減圧C
VD法によって前記a−Si膜6上にWSiX を堆積
し、厚さ100nmのWSiX 膜7を形成する。さらに
これの上に、例えばSiH4 /O2 を原料とし、堆積温
度を420℃とするCVD法によってSiO2を堆積
し、厚さ150nmのオフセット酸化膜8を形成する。
すなわち、このような工程によってオフセット酸化膜付
きのWポリサイド配線層を得る。
ジストパターニングを行い、その後得られたレジストパ
ターン(図示略)をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、SiO2 か
らなるオフセット酸化膜8をゲート電極パターンにす
る。続いて、前記レジストパターンを除去した後、得ら
れたゲート電極パターンをマスクにして例えばCl2 /
O2 による異方性エッチングにより、WSiX 膜7、a
−Si膜6をエッチングしてこれをゲート電極パターン
にし、これによって図1(c)に示すようにゲート電極
パターン9を得る。なお、このようにして得られたゲー
ト電極パターン9は、a−Si膜6からなるゲート電極
パターンを有したものであることから、本発明における
シリコン系ゲート電極構造となる。
フィールド酸化膜2をマスクにしてNMOSチャネル領
域3に、例えばAs+ を20keV、5×1013/cm
2 の条件でイオン注入し、NLDD領域10を形成す
る。また、同様にPMOSチャネル領域4に、例えばB
F2 + を20keV、2×1013/cm2 の条件でイオ
ン注入し、PLDD領域11を形成する。そして、Si
基板1上に例えば減圧CVDによってSiO2 を厚さ1
50nmに堆積し、さらに得られたSiO2 膜を異方性
エッチングすることにより、図2(a)に示すようにゲ
ート電極パターン9の両側にサイドウォール12、12
を形成する。
As+ を20keV、3×1015/cm2 の条件でイオ
ン注入し、N+ 型のソース/ドレイン領域13を形成す
る。同様に、PMOSチャネル領域4に例えばBF2 +
を20keV、3×1015/cm2 の条件でイオン注入
し、P+ 型のソース/ドレイン領域14を形成する。な
お、図2(a)においては、N+ 型のソース/ドレイン
領域13、P+ 型のソース/ドレイン領域14をそれぞ
れNLDD領域10、PLDD領域11より深く形成さ
れているように示したが、実際には注入した不純物の拡
散処理がなされていないことから、この段階では図2
(a)のごとく深く不純物が拡散した状態とはならな
い。すなわち、図2(a)に示したN+ 型のソース/ド
レイン領域13、P+ 型のソース/ドレイン領域14に
ついては、後述する拡散処理後に得られる状態を便宜上
示したものなのである。
とし、堆積温度を420℃とするCVD法によってSi
O2 あるいはPSGなどを堆積し、図2(b)に示すよ
うに厚さ500nmの層間絶縁膜15を形成する。続い
て、公知のリソグラフィ法によってレジストパターニン
グを行い、その後得られたレジストパターン(図示略)
をマスクにして例えばフロロカーボン系のガスを用いた
異方性エッチングにより、前記ソース/ドレイン領域1
3、14に通じるコンタクトホール16…を形成する。
N+ 型のソース/ドレイン領域13に例えばP+ (リ
ン)を5×1015/cm2 程度イオン注入し、同様にP
+ 型のソース/ドレイン領域にBF2 + を5×1015/
cm2 程度イオン注入する。このイオン注入は、コンタ
クトインプラと称されるもので、コンタクトホール16
形成の際のエッチングにより、ゲート酸化膜5やSi基
板1が掘られることによって接合リーク等が起こるのを
抑制するために行うものである。
状態に影響を及ぼす熱工程として、1000℃、10秒
間の条件の高温長時間アニール(RTA)を行い、不純
物を活性化してCMOS構造を形成する。ここでのRT
Aは、本発明における、不純物の活性状態に影響を及ぼ
す熱工程のうち最終に行う熱工程となるものであり、こ
のようなRTAにより、先に述べたようにソース/ドレ
イン領域13、14にイオン注入された不純物は図2
(a)に示した状態に拡散・活性化し、またコンタクト
ホール16を通してイオン注入された不純物も拡散・活
性化して図2(c)に示すように不純物拡散層17、1
8を形成する。
これをパターニングすることにより、図2(c)に示す
ようにゲート・ソース・ドレイン等の配線パターン19
を形成し、CMOS回路を得る。なお、この配線パター
ン19の形成にあたっては、不純物の活性状態に影響を
及ぼす熱工程、具体的には700℃以上の熱処理を行う
工程を有しておらず、また、配線パターン19形成後に
おいては該パターン19が溶融することなどを防止する
ためもちろん700℃以上の熱処理を行う工程を有して
いない。
ンタクトホールへのイオン注入後1000℃、10秒間
のRTAで活性化を行った後には、Al等の配線工程な
ので700℃以上の熱処理を行うことがなく、よって活
性化した不純物が再度不活性化することがないことから
N+ 型のソース/ドレイン層13(N+ 層)もしくはP
+ 型のソース/ドレイン層14(P+ 層)の抵抗増加を
抑制し、かつゲート電極パターン9の空乏化を改善する
ことができ、これにより高性能なCMOS回路を形成す
ることができる。
は本発明の第2実施形態例を説明するための図であり、
この第2実施形態例は本発明を、N+ /P+ のDual Gat
e 型のCMOS回路の製造方法に適用した場合の例であ
る。この例では、まず、第1実施形態例と同様にしてS
i基板1上にフィールド酸化膜2を形成し、さらにSi
基板1表層部にNMOSチャネル領域3、PMOSチャ
ネル領域4を、またSi基板1表面にゲート酸化膜5を
それぞれ形成する。
度を610℃とする減圧CVD法によってPoly−Siを
堆積し、図3(a)に示すように厚さ70nmのPoly−
Si膜20を形成する。続いて、例えばSiH4 を原料
ガスとし、堆積温度を550℃とする減圧CVD法によ
ってa−Siを堆積し、Poly−Si膜20上に厚さ50
nmのa−Si膜21を形成する。次いで、公知のリソ
グラフィ法によってレジストパターニングを行い、その
後得られたレジストパターン(図示略)をマスクにし
て、NMOSFETを形成する領域(NMOS領域3を
形成した領域)にのみP+ (リン)を10keV、5×
1015/cm2 の条件でイオン注入し、図3(b)に示
すようにN+ ゲート領域22(N+ 層)を形成する。ま
た、同様にして得られたレジストパターン(図示略)を
マスクにして、PMOSFETを形成する領域(PMO
S領域4を形成した領域)にのみB+ を5keV、5×
1015/cm2 の条件でイオン注入し、P+ ゲート領域
23(P+ 層)を形成する。
高温長時間アニールとして650℃、10時間の条件の
熱処理を行う。すると、この高温長時間アニールによっ
てa−Si膜21は結晶化し、CVD法によって形成さ
れたPoly−Si膜20の結晶より大粒径の結晶からなる
Poly−Si膜21aが形成される。そして、これに続い
て1000℃、10秒間の条件のRTAを行い、Poly−
Si膜21a表面の不純物を該Poly−Si膜21a中に
拡散させるとともに、Poly−Si膜21a、Poly−Si
膜20にイオン注入した不純物を活性化させる。すなわ
ち、このRTAは、本発明において不純物の活性状態に
影響を及ぼす熱工程としての第一の高温短時間アニール
となるのである。
スとし、堆積温度を380℃とする減圧CVD法によっ
て前記Poly−Si膜21a上にWSiX を堆積し、厚さ
70nmのWSiX 膜24を形成する。さらにこれの上
に、例えばSiH4 /O2 を原料とし、堆積温度を42
0℃とするCVD法によってSiO2 を堆積し、厚さ1
50nmのオフセット酸化膜25を形成する。すなわ
ち、このような工程によって前記第1実施形態例と同様
にオフセット酸化膜付きのWポリサイド配線層を得る。
ジストパターニングを行い、その後得られたレジストパ
ターン(図示略)をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、SiO2 か
らなるオフセット酸化膜25をゲート電極パターンにす
る。続いて、前記レジストパターンを除去した後、得ら
れたゲート電極パターンをマスクにして例えばCl2 /
O2 による異方性エッチングにより、WSiX 膜24、
Poly−Si膜21a、Poly−Si膜20をエッチングし
てこれをゲート電極パターンにし、これによって図3
(c)に示すようにN+ ゲート領域22を形成した側に
N+ 型のゲート電極26aを、またP+ ゲート領域23
を形成した側にP+ 型のゲート電極26bを得る。な
お、このようにして得られたゲート電極26a、26b
は、Poly−Si膜21a、Poly−Si膜20からなるゲ
ート電極パターンを有したものであることから、本発明
におけるシリコン系ゲート電極構造となる。
よびフィールド酸化膜2をマスクにしてNMOSチャネ
ル領域3に、例えばAs+ を20keV、5×1013/
cm 2 の条件でイオン注入し、NLDD領域27を形成
する。また、同様にPMOSチャネル領域4に、例えば
BF2 + を20keV、2×1013/cm2 の条件でイ
オン注入し、PLDD領域28を形成する。そして、S
i基板1上に例えば減圧CVDによってSiO2 を厚さ
150nmに堆積し、さらに得られたSiO2膜を異方
性エッチングすることにより、図4(a)に示すように
ゲート電極26a、26bの両側にサイドウォール2
9、29を形成する。
As+ を20keV、3×1015/cm2 の条件でイオ
ン注入し、N+ 型のソース/ドレイン領域30(N
+ 層)を形成する。同様に、PMOSチャネル領域4に
例えばBF2 + を20keV、3×1015/cm2 の条
件でイオン注入し、P+ 型のソース/ドレイン領域31
(P+ 層)を形成する。続いて、ソース/ドレイン領域
30、31の不純物を活性化するため、1000℃、1
0秒間の条件の高温長時間アニール(RTA)を行い、
ソース/ドレイン領域30、31の不純物を拡散・活性
化してCMOS構造を形成する。なお、このRTAは、
本発明において不純物の活性状態に影響を及ぼす熱工程
となるものであり、先の第一の高温短時間アニールと区
別するため便宜上第二の高温短時間アニールとする。
とし、堆積温度を420℃とするCVD法によってSi
O2 あるいはPSGなどを堆積し、図4(b)に示すよ
うに厚さ500nmの層間絶縁膜32を形成する。続い
て、この層間絶縁膜32を緻密化するため、高温長時間
アニールとして800℃、30分間の熱処理を行う。す
ると、層間絶縁膜32はこの高温長時間アニールによっ
て緻密化するものの、先に活性化したN+ 型のゲート電
極(N+ 層)26a、P+ 型のゲート電極(P + 層)2
6b、N+ 型のソース/ドレイン領域(N+ 層)30、
P+ 型のソース/ドレイン領域(P+ 層)31の不純物
が再度不活性状態になり、ゲート電極26a、26bに
おいては空乏化が起こり、またソース/ドレイン領域3
0、31では抵抗が増大する。なお、この高温長時間ア
ニールが、本発明において第一の高温短時間アニールの
後に行う高温長時間アニールである。
ジストパターニングを行い、その後得られたレジストパ
ターン(図示略)をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、前記ソース
/ドレイン領域30、31に通じるコンタクトホール3
3…を形成する。次いで、コンタクトホール33を通し
て、N+ 型のソース/ドレイン領域30に例えばP
+ (リン)を5×1015/cm2 程度イオン注入し、同
様にP+ 型のソース/ドレイン領域14にBF2 + を5
×1015/cm2 程度イオン注入する。なお、このイオ
ン注入も、第1実施形態例の場合と同様に、接合リーク
等が起こるのを抑制するためのものである。
状態に影響を及ぼす熱工程として、950℃、10秒間
の条件の高温長時間アニール(RTA)を行い、不純物
を活性化してCMOS構造を形成する。ここでのRTA
は、本発明における、不純物の活性状態に影響を及ぼす
熱工程のうち最終に行う熱工程、すなわち最終高温短時
間アニールとなるものであり、このような最終RTAに
より、先に述べたように高温長時間アニールによって不
活性状態となった不純物は再度活性化されて活性状態と
なり、またコンタクトホール33通ってイオン注入され
た不純物も拡散され活性化される。なお、このようにし
て不純物が再活性化されてなるN+ 型のソース/ドレイ
ン領域30、P+ 型のソース/ドレイン領域14は、い
ずれもその不純物濃度が1×1020/cm3 以上となっ
ている。
これをパターニングすることにより、図4(c)に示す
ようにゲート・ソース・ドレイン等の配線パターン34
を形成し、CMOS回路を得る。なお、この配線パター
ン34の形成にあたっては、第1実施形態例と同様に不
純物の活性状態に影響を及ぼす熱工程、具体的には70
0℃以上の熱処理を行う工程を有しておらず、また、配
線パターン34形成後においては該パターン34が溶融
することなどを防止するためもちろん700℃以上の熱
処理を行う工程を有していない。
純物の活性状態に影響を及ぼす熱工程として数回の高温
短時間アニールと高温長時間アニールとを行っているも
のの、その最終に行う熱工程を高温短時間アニールとし
ていることから、この最終RTAによって活性化した不
純物が再度不活性化することがなく、よってN+ 型のソ
ース/ドレイン層(N+ 層)30、P+ 型のソース/ド
レイン層(P+ 層)31の抵抗増加を抑制し、かつN+
型のゲート電極(N+ 層)26a、P+ 型のゲート電極
(P+ 層)26bの空乏化を改善することができ、これ
により高性能なCMOS回路を形成することができる。
にP+ (リン)を3×1015/cm2 の条件でイオン注
入し、N+ ゲート電極を形成してMOS構造を得た。そ
して、このMOS構造に1000℃、10秒間の条件の
第一のRTAを行い、さらに800℃、30分間の高温
長時間アニールを行い、その後950℃、10秒間の最
終RTAを行った。このとき、各アニール処理後に、こ
のMOS構造のC−V特性を調べた。得られた結果を図
5に示す。図5より、第一のRTA(1000℃、10
秒間)を行った後高温長時間アニール(800℃、30
分間)を行うと、第一のRTA後に比べゲート電極に空
乏化が生じて容量が低下する。しかし、その後最終RT
A(950℃、10秒間)を行うことにより、ゲート電
極の空乏化が改善され、容量が回復することが分かる。
eV、3×1015/cm2 の条件でイオン注入してN+
型拡散層を形成した。同様に、BF2 + を20keV、
3×1015/cm2 の条件でイオン注入してP+ 型拡散
層を形成した。そして、このシリコン基板に1000
℃、10秒間の条件の第一のRTAを行い、さらに80
0℃、30分間の高温長時間アニールを行い、その後9
50℃、10秒間の最終RTAを行った。このとき、各
アニール処理後に、この各拡散層のシート抵抗を調べ
た。得られた結果を図6に示す。図6より、第一のRT
A(1000℃、10秒間)を行った後高温長時間アニ
ール(800℃、30分間)を行うと、不純物が不活性
化して第一のRTA後に比べシート抵抗が増大する。し
かし、その後最終RTA(950℃、10秒間)を行う
ことにより、不純物が再活性化してシート抵抗が元の値
の近くにまで低下することが分かる。(図6中のFAは
高温長時間アニールの略である。)
OS構造を形成した。図7において符号40はP+ ゲー
ト、41はP+ 拡散層、42はN+ 拡散源(ゲート)で
ある。なお、このPMOSのW/Lは1μm/1μmで
ある。また、P+ 拡散層41とN+ 拡散源42との間の
距離をdとし、このdを変化させて複数種のPMOS構
造を得た。このような構造のPMOSに対して、以下の
4通りの条件でアニール処理を行った。 (1)1000℃、10秒間のRTAのみを行う。 (2)1000℃、10秒間のRTAを行い、その後、
800℃、30分間の高温長時間アニールを行う。 (3)1000℃、10秒間のRTAを行い、その後、
850℃、30分間の高温長時間アニールを行う。 (4)1000℃、10秒間のRTAを行い、その後、
900℃、30分間の高温長時間アニールを行う。 そして、このようなアニール処理を行った後、P+ 拡散
層41とN+ 拡散源42との相互拡散に起因するしきい
電圧(Vth)の変動を調べた。得られた結果を図8に
示す。なお、図8においてX軸はP+ 拡散層41とN+
拡散源42との間の距離dである。
上のポストアニール(高温長時間アニール)を行った場
合、Vth変動が大きくなることが確認された。すなわ
ち、N+ 拡散源42がP+ 拡散層41から十分に遠く位
置するか、あるいはN+ 拡散源42が無い場合には、図
9に示すようにPMOS本来のVthが得られるが、N
+ 拡散源42がP+ 拡散層41に影響を及ぼす位置にあ
る場合には一般に図9中Aで示すようにVthが変動
(Vthの絶対値が増加)してしまう。したがって、図
8に示したように前記(3)、(4)の条件でアニール
処理を行った場合には、N+ 拡散源42からの不純物拡
散によってVthが変動(絶対値が増加)してしまって
いることが分かる。
ものを作製し、これに対して以下の条件でアニール処理
を行った。なお、N+ 拡散源42についてはP+ (リ
ン)を10keV、3×1015/cm2 の条件でイオン
注入し、また、P+ 拡散層41についてはB+ を5ke
V、4×1015/cm2 の条件でイオン注入して形成し
た。 (5)1000℃、10秒間のRTAのみを行う。 (6)1000℃、10秒間のRTAを行い、その後、
800℃、30分間の高温長時間アニールを行う。 (7)1000℃、10秒間のRTAを行い、その後、
800℃、30分間の高温長時間アニールを行い、さら
にその後、950℃、10秒間のRTAを行う。 そして、このようなアニール処理を行った後、P+ 拡散
層41とN+ 拡散源42との間の相互拡散に起因するし
きい電圧(Vth)の変動を調べた。得られた結果を図
10に示す。
のみを行った場合はもちろん、(7)のごとく高温長時
間アニールを行った後、最終RTAを行った場合には、
Vthの変動(絶対値の増加)がほとんどないことが分
かる。したがって、本発明の製造方法によれば、従来の
ごとく最終の熱工程が800〜850℃程度の高温長時
間アニールであった場合に抵抗増加、ゲート空乏化が生
じ、また850℃以上では不純物相互拡散によるVth
変動が生じたのに対し、不純物相互拡散によるVth変
動を招くことなく、前述したように抵抗増加を抑制し、
ゲート空乏化を改善することができる。
℃の長時間アニールで最大となるのは、1000℃、1
0秒間のRTAで活性化された不純物が800℃程度の
熱処理によって過飽和状態になり(つまり格子点からは
ずれる不純物原子が増加する)、これによって不活性に
なると考えられる。すなわち、この温度より低いと不純
物が移動(拡散)せず、またこの温度より高いと不純物
が過飽和状態にならないことにより、不活性状態が生じ
ないと考えられる。
の製造方法は、最終に行う熱工程を高温短時間アニール
としたことによって不純物を確実に活性状態にすること
ができるようにしたものであるから、例えばN+ ゲート
とP+ ゲートとを有する場合にもこれらの間の不純物相
互拡散に起因するしきい電圧の変動や拡散層の深さ(X
j)の増大等を招くことなく、N+ 層やP+ 層の抵抗増
大を抑制し、低抵抗化を達成することができる。また、
ゲート電極がシリコン系ゲート電極である場合には、該
ゲート電極の空乏化を改善することができる。さらに、
高温長時間アニールによって一旦抵抗増加・ゲート電極
空乏化が生じた場合にも、最終高温短時間アニールによ
って抵抗低減・ゲート容量回復を達成することができ
る。このように本発明にあっては、拡散層の深さ(X
j)の増大やN+ ゲートとP + ゲートとの間の不純物相
互拡散によるVth変動など、MOSFETの劣化、C
MOS回路性能の低下などを招くことなく、前記効果を
奏することができる。
工程順に説明するための要部側断面図である。
おける、図1に続く工程を工程順に説明するための要部
側断面図である。
工程順に説明するための要部側断面図である。
おける、図3に続く工程を工程順に説明するための要部
側断面図である。
示すグラフ図である。
ート抵抗との関係を示す図である。
面図である。
後の、しきい電圧(Vth)の変動を示すグラフ図であ
る。
るためのグラフ図である。
との間の相互拡散に起因するしきい電圧(Vth)の変
動を示すグラフ図である。
+ 拡散層とP+ 拡散層とのシート抵抗の変動を示すグラ
フ図である。
1019/cm3 以上であるN+ 層もしくはP+ 層を有す
る半導体装置や、不純物を含有したシリコン系ゲート電
極構造を有する半導体装置の製造方法に関する。
記載の半導体装置の製造方法では、不純物濃度が1×1
019/cm3 以上であるN+ 層もしくはP+ 層を有する
半導体装置を製造するに際し、前記不純物の活性状態に
影響を及ぼす熱工程のうち、最終に行う熱工程を高温短
時間アニールとすることを前記課題の解決手段とした。
は、不純物濃度が1×1019/cm3以上であるN+ 層
もしくはP+ 層を有する半導体装置を製造するに際し、
前記不純物の活性状態に影響を及ぼす熱工程として、前
記N+ 層もしくはP+ 層の形成後に行う第一の高温短時
間アニールと、この第一の高温短時間アニールの後に行
う高温長時間アニールと、前記不純物の活性状態に影響
を及ぼす熱工程のうち最終に行う最終高温短時間アニー
ルとを備えてなることを前記課題の解決手段とした。
フィールド酸化膜2をマスクにしてNMOSチャネル領
域3に、例えばAs+ を20keV、5×1013/cm
2 の条件でイオン注入し、NLDD領域10を形成す
る。また、同様にPMOSチャネル領域4に、例えばB
F2 + を20keV、2×1013/cm2 の条件でイオ
ン注入し、PLDD領域11を形成する。そして、Si
基板1上に例えば減圧CVDによってSiO2 を厚さ1
50nmに堆積し、さらに得られたSiO2 膜を異方性
エッチングすることにより、図2(a)に示すようにゲ
ート電極パターン9の両側にサイドウォール12を形成
する。
N+ 型のソース/ドレイン領域13に例えばP+ (リ
ン)を5×1015/cm2 程度イオン注入し、同様にP
+ 型のソース/ドレイン領域にBF2 + を5×1015/
cm2 程度イオン注入する。このイオン注入は、コンタ
クトインプラと称されるもので、コンタクトホール16
形成の際のエッチングにより、フィールド酸化膜やSi
基板1が掘られることによって接合リーク等が起こるの
を抑制するために行うものである。
Claims (16)
- 【請求項1】 不純物濃度が1×1019/cm3 である
N+ 層もしくはP+層を有する半導体装置を製造するに
際し、 前記不純物の活性状態に影響を及ぼす熱工程のうち、最
終に行う熱工程を高温短時間アニールとすることを特徴
とする半導体装置の製造方法。 - 【請求項2】 前記不純物の活性状態に影響を及ぼす熱
工程が、700℃以上の熱処理を行う工程である請求項
1記載の半導体装置の製造方法。 - 【請求項3】 前記高温短時間アニールが800℃〜1
100℃の温度にて60秒以内の時間行うものである請
求項1記載の半導体装置の製造方法。 - 【請求項4】 不純物を含有したシリコン系ゲート電極
構造を有する半導体装置を製造するに際し、 前記不純物の活性状態に影響を及ぼす熱工程のうち、最
終に行う熱工程を高温短時間アニールとすることを特徴
とする半導体装置の製造方法。 - 【請求項5】 前記高温短時間アニールが800℃〜1
100℃の温度にて60秒以内の時間行うものである請
求項4記載の半導体装置の製造方法。 - 【請求項6】 前記シリコン系ゲート電極構造が、不純
物をイオン注入されたことによって不純物を含有したも
のである請求項4記載の半導体装置の製造方法。 - 【請求項7】 前記不純物を含有したシリコン系ゲート
電極構造を有する半導体装置が、N+ 型のゲート電極を
有するNMOS電界効果型トランジスタと、P+ 型のゲ
ート電極を有するPMOS電界効果型トランジスタとを
備えたものである請求項4記載の半導体装置の製造方
法。 - 【請求項8】 不純物濃度が1×1019/cm3 である
N+ 層もしくはP+層を有する半導体装置を製造するに
際し、 前記不純物の活性状態に影響を及ぼす熱工程として、前
記N+ 層もしくはP+層の形成後に行う第一の高温短時
間アニールと、 この第一の高温短時間アニールの後に行う高温長時間ア
ニールと、 前記不純物の活性状態に影響を及ぼす熱工程のうち最終
に行う最終高温短時間アニールと、を備えてなることを
特徴とする半導体装置の製造方法。 - 【請求項9】 前記不純物の活性状態に影響を及ぼす熱
工程が、700℃以上の熱処理を行う工程である請求項
8記載の半導体装置の製造方法。 - 【請求項10】 前記最終高温短時間アニールが800
℃〜1100℃の温度にて60秒以内の時間行うもので
ある請求項8記載の半導体装置の製造方法。 - 【請求項11】 前記高温長時間アニールが600℃〜
950℃の温度にて10分以上の時間行うものである請
求項8記載の半導体装置の製造方法。 - 【請求項12】 不純物を含有したシリコン系ゲート電
極構造を有する半導体装置を製造するに際し、 前記不純物の活性状態に影響を及ぼす熱工程として、前
記N+ 層もしくはP+層の形成後に行う第一の高温短時
間アニールと、 この第一の高温短時間アニールの後に行う高温長時間ア
ニールと、 前記不純物の活性状態に影響を及ぼす熱工程のうち最終
に行う最終高温短時間アニールと、を備えてなることを
特徴とする半導体装置の製造方法。 - 【請求項13】 前記最終高温短時間アニールが800
℃〜1100℃の温度にて60秒以内の時間行うもので
ある請求項12記載の半導体装置の製造方法。 - 【請求項14】 前記高温長時間アニールが600℃〜
950℃の温度にて10分以上の時間行うものである請
求項12記載の半導体装置の製造方法。 - 【請求項15】 前記シリコン系ゲート電極構造が、不
純物をイオン注入されたことによって不純物を含有した
ものである請求項12記載の半導体装置の製造方法。 - 【請求項16】 前記不純物を含有したシリコン系ゲー
ト電極構造を有する半導体装置が、N+ 型のゲート電極
を有するNMOS電界効果型トランジスタと、P+ 型の
ゲート電極を有するPMOS電界効果型トランジスタと
を備えたものである請求項12記載の半導体装置の製造
方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00378196A JP3518122B2 (ja) | 1996-01-12 | 1996-01-12 | 半導体装置の製造方法 |
US08/777,814 US6124187A (en) | 1996-01-12 | 1996-12-31 | Method of fabricating semiconductor device |
EP97400048A EP0784339A2 (en) | 1996-01-12 | 1997-01-10 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00378196A JP3518122B2 (ja) | 1996-01-12 | 1996-01-12 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09190983A true JPH09190983A (ja) | 1997-07-22 |
JP3518122B2 JP3518122B2 (ja) | 2004-04-12 |
Family
ID=11566741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00378196A Expired - Lifetime JP3518122B2 (ja) | 1996-01-12 | 1996-01-12 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6124187A (ja) |
EP (1) | EP0784339A2 (ja) |
JP (1) | JP3518122B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001127174A (ja) * | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
JP2002025931A (ja) | 2000-06-28 | 2002-01-25 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
US6770519B2 (en) | 2002-07-25 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor manufacturing method using two-stage annealing |
US7413968B2 (en) | 2005-01-13 | 2008-08-19 | Elpida Memory, Inc. | Method of manufacturing semiconductor device having gate electrodes of polymetal gate and dual-gate structure |
USRE43229E1 (en) | 2003-04-03 | 2012-03-06 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6808974B2 (en) | 2001-05-15 | 2004-10-26 | International Business Machines Corporation | CMOS structure with maximized polysilicon gate activation and a method for selectively maximizing doping activation in gate, extension, and source/drain regions |
US6991972B2 (en) | 2002-10-22 | 2006-01-31 | Amberwave Systems Corporation | Gate material for semiconductor device fabrication |
JP4342429B2 (ja) * | 2004-02-09 | 2009-10-14 | 株式会社東芝 | 半導体装置の製造方法 |
US7749875B2 (en) * | 2007-02-16 | 2010-07-06 | Infineon Technologies Ag | Method of manufacturing a semiconductor element and semiconductor element |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4555842A (en) * | 1984-03-19 | 1985-12-03 | At&T Bell Laboratories | Method of fabricating VLSI CMOS devices having complementary threshold voltages |
US4544418A (en) * | 1984-04-16 | 1985-10-01 | Gibbons James F | Process for high temperature surface reactions in semiconductor material |
US4585492A (en) * | 1984-07-30 | 1986-04-29 | International Business Machines Corporation | Rapid thermal annealing of silicon dioxide for reduced hole trapping |
US4749441A (en) * | 1986-12-11 | 1988-06-07 | General Motors Corporation | Semiconductor mushroom structure fabrication |
US5219784A (en) * | 1990-04-02 | 1993-06-15 | National Semiconductor Corporation | Spacer formation in a bicmos device |
US5139961A (en) * | 1990-04-02 | 1992-08-18 | National Semiconductor Corporation | Reducing base resistance of a bjt by forming a self aligned silicide in the single crystal region of the extrinsic base |
DE4035842A1 (de) * | 1990-11-10 | 1992-05-14 | Telefunken Electronic Gmbh | Verfahren zur rekristallisierung voramorphisierter halbleiteroberflaechenzonen |
US5306657A (en) * | 1993-03-22 | 1994-04-26 | United Microelectronics Corporation | Process for forming an FET read only memory device |
US5384285A (en) * | 1993-07-26 | 1995-01-24 | Motorola, Inc. | Process for fabricating a silicide layer in a semiconductor device |
US5489540A (en) * | 1995-03-22 | 1996-02-06 | Advanced Micro Devices Inc. | Method of making simplified LDD and source/drain formation in advanced CMOS integrated circuits using implantation through well mask |
US5691212A (en) * | 1996-09-27 | 1997-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS device structure and integration method |
-
1996
- 1996-01-12 JP JP00378196A patent/JP3518122B2/ja not_active Expired - Lifetime
- 1996-12-31 US US08/777,814 patent/US6124187A/en not_active Expired - Lifetime
-
1997
- 1997-01-10 EP EP97400048A patent/EP0784339A2/en not_active Ceased
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001127174A (ja) * | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
JP2002025931A (ja) | 2000-06-28 | 2002-01-25 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
US6770519B2 (en) | 2002-07-25 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor manufacturing method using two-stage annealing |
US7300832B2 (en) | 2002-07-25 | 2007-11-27 | Kabushiki Kaisha Toshiba | Semiconductor manufacturing method using two-stage annealing |
USRE43229E1 (en) | 2003-04-03 | 2012-03-06 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
USRE43521E1 (en) | 2003-04-03 | 2012-07-17 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
US7413968B2 (en) | 2005-01-13 | 2008-08-19 | Elpida Memory, Inc. | Method of manufacturing semiconductor device having gate electrodes of polymetal gate and dual-gate structure |
Also Published As
Publication number | Publication date |
---|---|
JP3518122B2 (ja) | 2004-04-12 |
US6124187A (en) | 2000-09-26 |
EP0784339A2 (en) | 1997-07-16 |
EP0784339A3 (ja) | 1997-08-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6707062B2 (en) | Transistor in a semiconductor device with an elevated channel and a source drain | |
US7348636B2 (en) | CMOS transistor having different PMOS and NMOS gate electrode structures and method of fabrication thereof | |
JP5204645B2 (ja) | 強化した応力伝送効率でコンタクト絶縁層を形成する技術 | |
JP3077630B2 (ja) | 半導体装置およびその製造方法 | |
JP4633310B2 (ja) | Mosトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したcmosトランジスタの形成方法 | |
US7348233B1 (en) | Methods for fabricating a CMOS device including silicide contacts | |
JP3518122B2 (ja) | 半導体装置の製造方法 | |
US7094694B2 (en) | Semiconductor device having MOS varactor and methods for fabricating the same | |
US7172936B2 (en) | Method to selectively strain NMOS devices using a cap poly layer | |
US7018887B1 (en) | Dual metal CMOS transistors with silicon-metal-silicon stacked gate electrode | |
JP3518059B2 (ja) | Mis型トランジスタの製造方法 | |
JP4083507B2 (ja) | 半導体装置の製造方法 | |
JP3362722B2 (ja) | 半導体装置の製造方法 | |
JPH1093077A (ja) | 半導体装置とその製造方法 | |
US20050247976A1 (en) | Notched spacer for CMOS transistors | |
KR100483062B1 (ko) | 반도체 씨모스 로직 디바이스의 제조 방법 | |
KR20010065915A (ko) | 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법 | |
JPH09213655A (ja) | 半導体装置およびその製造方法 | |
JP2000340677A (ja) | 半導体装置およびその製造方法 | |
JPH1131814A (ja) | 半導体装置の製造方法 | |
KR100622812B1 (ko) | 반도체 소자의 게이트 제조 방법 | |
KR20010065907A (ko) | 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법 | |
KR20010008564A (ko) | 반도체장치의 트랜지스터 제조방법 | |
JP2000208640A (ja) | 半導体装置の製造方法 | |
KR20050009485A (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040106 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040119 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080206 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090206 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 10 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |