KR20020003624A - 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의제조방법 - Google Patents

다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의제조방법 Download PDF

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Abstract

본 발명은 자기정렬콘택 공정을 적용할 수 있는 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의 제조방법에 관한 것으로, 본 발명의 제조방법은, 필드산화막에 의해 한정된 실리콘 기판의 소자 형성 영역 상에 희생 게이트를 형성하는 단계; 상기 희생 게이트 양측의 상기 실리콘 기판의 소자 형성 영역에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 제1층간절연막을 증착하고, 상기 희생 게이트가 노출되도록, 상기 제1층간절연막을 연마하는 단계; 노출된 희생 게이트를 제거하는 단계; 상기 결과물 상에 게이트 절연막과 텅스텐막을 차례로 형성하는 단계; 상기 텅스텐막과 게이트 절연막을 연마해서 상기 희생 게이트가 제거되어 얻어진 홈 내에 텅스텐 게이트를 형성하는 단계; 상기 결과물 상에 폴리실리콘막을 증착하고, 열처리를 행하여 상기 텅스텐 게이트의 상부에 텅스텐 실리사이드막을 형성하는 단계; 상기 제1층간절연막이 노출되도록, 상기 폴리실리콘막 및 텅스텐 실리사이드막을 연마하는 단계; 상기 결과물 상에 제2층간절연막을 증착하고, 상기 제2 및 제1층간절연막을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 의해 함께 노출되는 텅스텐 실리사이드막 부분을 산화시켜서 실리콘 산화막을 형성하는 단계; 및 상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 포함하여 이루어진다.

Description

다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의 제조방법{METHOD OF MANUFACTURING W GATE MOSFET DEVICE USING DAMASCENE PROCESS}
본 발명은 모스팻(MOSFET) 소자의 제조방법에 관한 것으로, 보다 상세하게는, 자기정렬콘택 공정을 적용할 수 있는 다마신(damascene) 공정을 이용한 텅스텐 게이트 모스팻 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라 게이트 전극의 선폭, 게이트 절연막의 두께, 접합 깊이 등의 변수값이 감소되고 있는 추세에서, 폴리실리콘 재질의 게이트 전극으로는 미세 선폭에서 요구되는 저저항 값을 구현하는데, 그 한계가 있다. 이에 따라, 상기 폴리실리콘을 대체할 수 있는 새로운 물질 및 구조의 게이트에 대한 개발이 필요하게 되었고, 초기에는 전이금속-실리사이드계 물질을 적용한 폴리사이드 게이트에 대한 연구 및 개발이 활발하게 진행되었다.
그런데, 상기 폴리사이드 게이트는 그 내부에 폴리실리콘이 존재하는 것에 기인해서 낮은 저항을 구현하는데 한계가 있다. 자세하게, 폴리사이드 게이트에서는 게이트 공핍화(gate depletion effect)로 인한 게이트 절연막의 유효 두께의 증가, p+폴리실리콘 게이트에서의 보론 침투 현상(boron penetration) 및 도펀트 분포 변동(fluctuation)에 의한 문턱전압의 변화 등의 문제점이 있다.
따라서, 최근에는 금속 게이트에 대한 연구 및 개발이 적극적으로 추진되고있다. 상기 금속 게이트는 도펀트를 사용하지 않기 때문에 폴리사이드 게이트에서 발생되는 게이트 공핍화 및 보론 침투 현상을 방지할 수 있고, 또한, 실리콘의 미드 밴드-갭(mid band-gap)에 위치하는 일함수 값을 갖는 금속을 사용함으로써 NMOS 및 PMOS 영역에서 동시에 사용할 수 있는 단일 게이트로서 적용할 수 있다. 여기서, 일함수 값이 실리콘의 미드 밴드-갭에 해당하는 금속으로서는 텅스텐(W), 질화텅스텐(WN), 티타늄(Ti), 질화티타늄(TiN), 몰리브덴(Mo), 탄탈륨(Ta) 및 질화탄탈늄(TaN)막 등이 있다.
한편, 금속 게이트를 반도체 소자에 적용할 경우, 금속 게이트의 패터닝, 즉, 식각의 어려움, 식각 및 이온주입시의 플라즈마에 의한 데미지(damage) 및 후속 공정에 의한 열적 데미지 등의 공정 상의 문제점이 유발되며, 그래서, 소자 특성이 저하되는 문제점이 있다.
따라서, 상기한 공정 상의 문제점을 해결하기 위해서, 다마신(Damascence) 공정을 이용하는 방법이 제안되었다. 상기 다마신 공정을 이용한 금속 게이트 형성방법은 폴리실리콘 재질의 희생 게이트를 형성한 후, 층간절연막 형성, 희생 게이트의 제거, 금속막 증착 및 금속막에 대한 연마를 통해 상기 희생 게이트를 금속 게이트로 변경시키는 기술이며, 식각 공정없이 게이트를 형성할 수 있는 바, 식각 공정에 기인된 문제를 방지할 수 있고, 특히, 기존의 반도체 제조 공정을 그대로 이용할 수 있다는 장점이 있다.
이하에 종래 기술에 따른 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의 제조방법을 도 1a 내지 도 1g를 참조하여 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1)의 표면에 소자 형성 영역을 한정하는 필드산화막들(2)을 형성하고, 그런다음, 실리콘 기판(1) 상에 열산화막(3)을 성장시키고, 상기 열산화막(3) 및 필드산화막(2) 상에 폴리실리콘막(4) 및 하드 마스크막(5)을 차례로 증착한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 하드 마스크막을 패터닝하여 마스크 패턴(5a)을 형성하고, 상기 마스크 패턴(5a)을 이용하여 그 하부의 폴리실리콘막(4) 및 열산화막(3)을 식각하는 것에 의해서 희생 게이트(10)를 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 상기 희생 게이트(10)를 형성하기 위한 식각시에 유발된 실리콘 기판(1)의 식각 손상(etch damage)을 회복시키고, 그리고, 후속의 소오스/드레인 영역의 형성을 위한 이온주입시에 상기 실리콘 기판(1)의 손상이 유발되는 것이 방지되도록, 게이트 재산화(gate re-oxidation) 공정을 행하고, 이 결과로, 상기 희생 게이트(10)의 측벽 및 실리콘 기판(1)의 표면 상에 스크린 산화막(11)을 형성한다. 그런다음, 상대적으로 낮은 도우즈(dose) 및 에너지의 이온주입 공정을 수행하여 상기 희생 게이트(10) 양측의 실리콘 기판 부분에 LDD(Lightly Doped Drain) 영역(12)을 형성한다.
다음으로, 도 1d에 도시된 바와 같이, 상기 결과물 상에 스페이서용 질화막을 증착하고, 이를 전면 식각(blanket etch)하여 상기 희생 게이트(10)의 양측벽에 스페이서(13)를 형성하고, 이어서, 상대적으로 높은 도우즈 및 에너지의 이온주입을 행하여 상기 희생 게이트(10) 양측의 실리콘 기판 부분에 LDD 구조의 소오스/드레인 영역(14)을 형성한다.
그 다음, 도 1e에 도시된 바와 같이, 상기 결과물 상에 층간절연막(15)을 증착한 후, 상기 층간절연막(15)을 화학적기계적연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마하여 그 표면을 평탄화시키면서, 상기 희생 게이트(10)를 노출시킨다.
이어서, 도 1f에 도시된 바와 같이, 상기 CMP 공정의 결과로 노출된 희생 게이트를 제거하고, 상기 결과물의 표면을 따라서 게이트 절연막(16)을 형성한 후, 그 상부에 텅스텐막(17)을 증착한다.
그리고나서, 도 1g에 도시된 바와 같이, 상기 층간절연막(15)이 노출될 때까지, 상기 텅스텐막(17) 및 게이트 절연막(16)을 연마하여 텅스텐 게이트(20)를 형성하고, 그 결과로, 텅스텐 게이트(20)를 갖는 모스팻(MOSFET) 소자를 완성한다.
그러나, 상기와 같은 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의 제조방법은 그 자체로는 커다란 문제점이 없지만, 텅스텐막에 대한 CMP 공정을 통해 텅스텐 게이트가 형성되는 바, 후속의 자기정렬콘택(Self Aligned Contact : 이하, SAC) 공정시, 상기 텅스텐 게이트 상에 베리어막이 존재하지 않는 것에 기인하여 노광 마스크의 오정렬(mis-align)에 의해서 상기 텅스텐 게이트와 콘택 플러그간의 전기적 쇼트가 발생되는 문제점이 있다.
이에 따라, 상기한 문제를 해결하면서, 자기정렬콘택 공정을 가능하게 하는 공정 단계의 추가 도입이 필요하게 되었으며, 이를 위해, 종래에는 산화 공정을 도입하여, 도 1h에 도시된 바와 같이, 오정렬에 의해 노출된 텅스텐 게이트 부분에텅스텐 산화물층(23)을 형성시키고, 이러한 텅스텐 산화물층(23)에 의해서, 도 1i에 도시된 바와 같이, 텅스텐 게이트(20)와 콘택 플러그(24)간의 전기적 절연이 이루어지도록 하는 공정 기술이 제안되었다.
그런데, 상기 텅스텐 산화물층(23)의 경우, 그 반응 메카니즘 및 전기적 특성에 대한 연구가 제대로 이루어지지 않은 실정이며, 특히, 텅스텐의 산화 공정은 퍼니스(furnace) 산화, 급속열산화(Rapid Thermal Oxidation), N2O 또는 O2플라즈마 산화 등의 방법으로 수행될 수 있는데, 이러한 공정 상의 차이점이 텅스텐 산화물의 형성 및 물성에 미치는 영향도 불투명한 상태이다.
그러므로, 상기 텅스텐 산화물층을 콘택 플러그와 텅스텐 게이트간의 전기적 절연층으로서 이용하는 기술은, 현재로서, 그 신뢰성이 확보되지 못하였으며, 그래서, 텅스텐 게이트를 형성한 후, 자기정렬콘택 공정을 진행하기 어려운 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 자기정렬콘택 공정을 용이하게 적용할 수 있는 모스팻 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1i는 종래 기술에 따른 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 실리콘 기판 2 ; 필드산화막
3 : 열산화막 4,30 : 폴리실리콘막
5: 하드 마스크막 5a : 마스크 패턴
10 : 희생 게이트 11 : 스크린 산화막
12 : LDD 영역 13 : 스페이서
14 : 소오스/드레인 영역 15 : 제1층간절연막
16 : 게이트 절연막 17 : 텅스텐막
20 : 텅스텐 게이트 21 : 제2층간절연막
22 : 콘택홀 23 : 텅스텐 산화물층
24 : 콘택 플러그 31 : 텅스텐 실리사이드막
32 : 실리콘 산화막
상기와 같은 목적을 달성하기 위한 본 발명의 모스팻 소자의 제조방법은, 필드산화막에 의해 한정된 실리콘 기판의 소자 형성 영역 상에 희생 게이트를 형성하는 단계; 상기 희생 게이트 양측의 상기 실리콘 기판의 소자 형성 영역에 LDD 구조의 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 제1층간절연막을 증착하고, 상기 희생 게이트가 노출되도록, 상기 제1층간절연막을 연마하는 단계; 노출된 희생 게이트를 제거하는 단계; 상기 결과물 상에 게이트 절연막과 텅스텐막을 차례로 형성하는 단계; 상기 텅스텐막과 게이트 절연막을 연마해서 상기 희생 게이트가 제거되어 얻어진 홈 내에 텅스텐 게이트를 형성하는 단계; 상기 결과물 상에 폴리실리콘막을 증착하고, 열처리를 행하여 상기 텅스텐 게이트의 상부에 텅스텐 실리사이드막을 형성하는 단계; 상기 제1층간절연막이 노출되도록, 상기 폴리실리콘막 및 텅스텐 실리사이드막을 연마하는 단계; 상기 결과물 상에 제2층간절연막을 증착하고, 상기 제2 및 제1층간절연막을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 의해 함께 노출되는 텅스텐 실리사이드막 부분을 산화시켜서 실리콘 산화막을 형성하는 단계; 및 상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 텅스텐 산화물층 대신에, 그 반응메카니즘 및 물성에 대한 연구가 달성된 실리콘산화막(SiO2)을 전기적 절연층으로 이용함으로써, 자기정렬콘택 공정을 보다 용이하고, 안정적으로 적용할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 다마신 공정을 이용한 텅스텐게이트 모스팻 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다. 여기서, 도 1a 내지 도 1i와 동일한 부분은 동일한 도면부호로 표시한다.
먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(1)의 표면에 소자 형성 영역을 한정하는 필드산화막들(2)을 형성하고, 그런다음, 상기 실리콘 기판(1)의 표면 상에 열산화막(3)을 성장시킨 후, 상기 열산화막(3) 및 필드산화막(2) 상에 LPCVD 공정으로 폴리실리콘막(4)을 2,000∼4,000Å 두께로 증착한다. 이때, 상기 폴리실리콘막(4)은 그 증착시, 인-시튜 방식으로 도핑하거나, 또는, 그 증착 후에 이온주입을 통해 도핑한다. 이어서, 상기 폴리실리콘막(4) 상에 산화막 또는 질화막으로 이루어진 하드 마스크막(5)을 800∼1,000Å 두께로 증착한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 하드 마스크막을 패터닝하여 마스크 패턴(5a)을 형성하고, 이러한 마스크 패턴(5a)을 이용한 식각 공정으로 상기 폴리실리콘막(4)과 열산화막(3)을 식각하는 것에 의해서, 상기 필드산화막(2)에 의해 한정된 상기 실리콘 기판(1)의 소자 형성 영역에 상기 열산화막(3)과 폴리실리콘막(4)의 적층 구조로 이루어진 희생 게이트(10)를 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 상기 결과물에 대해 650∼850℃의 온도에서 게이트 재산화를 행하여 상기 희생 게이트(10)의 측벽 및 실리콘 기판(1)의 표면 상에 30∼100Å 두께의 스크린 산화막(11)을 형성하고, 이어서, 상대적으로 낮은 도우즈 및 에너지의 이온주입을 행하여 상기 희생 게이트(10) 양측의 실리콘 기판 부분에 LDD 영역(12)을 형성한다.
다음으로, 도 2d에 도시된 바와 같이, 상기 결과물의 전면 상에 스페이서용산화막을 900∼1,200Å 두께로 증착한 후, 이를 식각하여 스페이서(13)를 형성하고, 그리고나서, 상대적으로 높은 도우즈 및 에너지의 이온주입을 행하여 상기 희생 게이트(10) 양측의 실리콘 기판 부분에 LDD 구조의 소오스/드레인 영역(14)을 형성한다.
그 다음, 도 2e에 도시된 바와 같이, 상기 결과물 상에 4,000∼6,000Å 두께로 제1층간절연막(15)을 증착하고, 상기 희생 게이트(10)를 연마저지층으로 하는 CMP 공정으로 상기 제1층간절연막(15)과 마스크 패턴을 연마해서 상기 제1층간절연막(15)을 평탄화시킴과 동시에 상기 희생 게이트(10)를 노출시킨다.
이어서, 도 2f에 도시된 바와 같이, 상기 노출된 희생 게이트를 습식 또는 건식 식각 공정으로 제거하여 후속에서 텅스텐 게이트가 형성될 홈을 형성한 후, 상기 결과물 상에 게이트 절연막(16)과 텅스텐막 (17)을 차례로 형성한다. 이때, 상기 게이트 절연막(16)은 성장법(growth) 또는 증착법에 의한 산화막, 질산화막, 또는, 고유전율(high-k dielectric)막으로 형성하며, 상기 텅스텐막(17)은 물리기상증착(PVD) 또는 화학기상증착(CVD)법으로 형성한다.
그리고나서, 도 2g에 도시된 바와 같이, 상기 제1층간절연막(15)이 노출될 때까지, 상기 텅스텐막(17) 및 게이트 절연막(16)을 연마하여 상기 홈 내에 텅스텐 게이트(20)를 형성한다.
다음으로, 자기정렬콘택 공정의 안정적인 적용을 위해서, 도 2h에 도시된 바와 같이, 상기 결과물 상에 100∼300Å 두께로 폴리실리콘막(30)을 증착한 후, 상기 폴리실리콘막(30)과 텅스텐 게이트(20)간의 반응이 유도되도록, 질소분위기 및600∼800℃에서 10∼30분 동안 퍼니스 열처리를 행하고, 그 결과로, 상기 텅스텐 게이트(20)의 상부에 자기정합적으로 텅스텐 실리사이드막(31)을 형성한다. 그런다음, 상기 텅스텐 실리사이드막(31)에 인(P), 비소(As) 등의 n형 도펀트를 1∼5×1015/㎠의 도우즈 및 20∼40keV의 에너지로 이온주입한다.
여기서, 상기 텅스텐 실리사이드막(31)을 형성하기 위한 퍼니스 열처리 대신에, 질소분위기 및 700∼900℃에서 10∼30초 동안에 급속열공정을 수행하는 것도 가능하다.
계속해서, 도 2i에 도시된 바와 같이, 상기 제1층간절연막(15)을 연마저지층으로 하는 CMP 공정으로 상기 제1층간절연막(15) 상에 존재하는 폴리실리콘막 및 텅스텐 실리사이드막(31)을 제거하고, 이어서, 이 결과물 상에 제2층간절연막(21)을 형성한다. 여기서, 상기 텅스텐 실리사이드막(31)에 대한 도핑은 상기 폴리실리콘막과 텅스텐 실리사이드막의 연마 공정 후에 수행하는 것도 가능하다. 그리고나서, 상기 제2 및 제1층간절연막(21, 15)을 식각하여 소오스/드레인 영역(14)을 노출시키는 콘택홀(22)을 형성한다.
이때, 도 2j에 도시된 바와 같이, 오정렬(mis-align)로 인해 텅스텐 실리사이드막(31)이 노출되면, 상기 노출된 텅스텐 실리사이드막 부분을 산화시켜서, 이 부분에 실리콘 산화막(SiO2: 32)을 형성한다. 이때, 상기 산화 공정은 질소분위기 및 800∼900℃에서 30∼60분 동안 퍼니스 어닐링을 진행한 후, 열산화 공정을 700∼800℃에서 100∼300Å 두께의 실리콘 산화막(32)이 형성되도록 진행한다.
이후, 도 2k에 도시된 바와 같이, 상기 콘택홀(22)이 매립되도록, 상기 결과물 상에 플러그용 폴리실리콘막을 증착한 후, 이에 대한 연마 공정을 행하여, 상기 콘택홀(22) 내에 콘택 플러그(24)를 형성한다. 이때, 상기 콘택 플러그(24)와 텅스텐 게이트(20)간의 실질적인 전기적 절연은 상기 실리콘 산화막(32)에 의해 이루어진다.
상기와 같은 본 발명의 제조방법에서의 실리콘 산화막(32)은 다음과 같은 이유에 근거하여 콘택 플러그와 텅스텐 게이트간의 전기적 절연을 이룬다.
일반적으로, 텅스텐 실리사이드의 산화물은 텅스텐 산화물(WO3)과 실리콘 산화물(SiO2)의 혼합물의 상태로 존재하게 되는데, 전술한 바와 같이, 상기 텅스텐 산화물에 대한 전기적 절연 특성은 아직까지는 명확하게 검증되지 않았다. 따라서, 본 발명은 상기 텅스텐 실리사이드막의 산화 조건을 조절하는 것에 의해서 텅스텐 실리사이드의 산화물이 거의 순수한 실리콘 산화물로만 형성되도록 한다.
한편, 실제 실리콘 산화막 내에는 필연적으로 극소량의 텅스텐 산화물이 존재하게 되는데, 이러한 극소량의 텅스텐 산화물은 전기적 절연 특성에는 큰 영향을 미치지 않으면서도 순순한 실리콘 산화막과의 습식 식각에 대한 선택비 (selectivity)를 부여하는 역할을 하게 된다. 이에 따라, 전술하지는 않았으나, 산화 공정 후, 실리콘 기판 상에 생성된 순순한 실리콘 산화막을 습식 식각으로 제거하는 공정에서 상기 텅스턴 실리사이드막의 산화에 의해 얻어진 실리콘 산화막은 제거되지 않고 남게 되며, 그래서, 상기 실리콘 산화막이 콘택 플러그와 텅스텐 게이트간을 절연시키게 된다.
이상에서와 같이, 본 발명은 텅스텐 게이트의 상부에 텅스텐 실리사이드막을 형성시키는 것에 의해서, 텅스텐 산화물층 대신에 우수한 전기적 절연 특성을 가지는 실리콘 산화막이 콘택 플러그와 텅스텐 게이트간의 전기적 절연층으로서 기능하도록 함으로써, 소자 특성을 확보할 수 있으며, 아울러, 자기정렬콘택 공정을 용이하게 적용할 수 있다. 따라서, 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (9)

  1. 필드산화막에 의해 한정된 실리콘 기판의 소자 형성 영역 상에 희생 게이트를 형성하는 단계;
    상기 희생 게이트 양측의 상기 실리콘 기판의 소자 형성 영역에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 단계;
    상기 결과물 상에 제1층간절연막을 증착하고, 상기 희생 게이트가 노출되도록, 상기 제1층간절연막을 연마하는 단계;
    노출된 희생 게이트를 제거하는 단계;
    상기 결과물 상에 게이트 절연막과 텅스텐막을 차례로 형성하는 단계;
    상기 텅스텐막과 게이트 절연막을 연마해서 상기 희생 게이트가 제거되어 얻어진 홈 내에 텅스텐 게이트를 형성하는 단계;
    상기 결과물 상에 폴리실리콘막을 증착하고, 열처리를 행하여 상기 텅스텐 게이트의 상부에 텅스텐 실리사이드막을 형성하는 단계;
    상기 제1층간절연막이 노출되도록, 상기 폴리실리콘막 및 텅스텐 실리사이드막을 연마하는 단계;
    상기 결과물 상에 제2층간절연막을 증착하고, 상기 제2 및 제1층간절연막을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀에 의해 함께 노출되는 텅스텐 실리사이드막 부분을 산화시켜서 실리콘 산화막을 형성하는 단계; 및
    상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 모스팻 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘막은 100∼300Å 두께로 증착하는 것을 특징으로 하는 모스팻 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 텅스텐 실리사이드막을 형성하기 위한 열처리는,
    질소분위기 및 600∼800℃에서 10∼30분 동안 퍼니스 열처리로 행하는 것을 특징으로 하는 모스팻 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 텅스텐 실리사이드막을 형성하기 위한 열처리는,
    질소분위기 및 700∼900℃에서 10∼30초 동안에 급속열공정으로 행하는 것을 특징으로 하는 모스팻 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 텅스텐 실리사이드막을 형성하는 단계 후,
    상기 텅스텐 실리사이드막에 n형 도펀트를 1∼5×1015/㎠의 도우즈 및 20∼40keV의 에너지로 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 모스팻 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 폴리실리콘막 및 텅스텐 실리사이드막을 연마하는 단계 후,
    상기 텅스텐 실리사이드막에 n형 도펀트를 1∼5×1015/㎠의 도우즈 및 20∼40keV의 에너지로 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 모스팻 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 실리콘 산화막을 형성하기 위한 산화 공정은,
    퍼니스 어닐링 공정과 그 후속의 열산화 공정으로 구성되는 것을 특징으로 하는 모스팻 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 퍼니스 어닐링 공정은 질소분위기 및 800∼900℃에서 30∼60분 동안 진행하는 것을 특징으로 하는 모스팻 소자의 제조방법.
  9. 제 7 항에 있어서, 상기 열산화 공정은 700∼800℃에서 100∼300Å 두께의 실리콘 산화막이 형성되도록 진행하는 것을 특징으로 하는 모스팻 소자의 제조방법.
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