KR20060010949A - 반도체 소자 제조방법 - Google Patents

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Abstract

듀얼 게이트 전극을 갖는 반도체 소자 제조방법에서, 셀영역과 주변회로영역이 정의된 반도체 기판 상에 제1 게이트 산화막을 증착한다. 상기 제1 게이트 산화막 표면에 플라즈마 질화처리(Plasma Nitridation)를 수행하여 상기 제1 게이트 산화막 상부면을 질화막으로 전환한다. 상기 셀영역 상에 형성된 상기 질화막 및 제1 게이트 산화막을 제거하여 상기 주변회로영역 상에만 상기 질화막 및 제1 게이트 산화막을 형성한다. 상기 셀영역 상에 제2 게이트 산화막을 증착한다. 상기 셀영역 및 주변회로영역의 활성영역 상에 게이트 구조물을 형성한다. 따라서, 플라즈마 질화처리에 의한 상기 질화막 패턴의 형성과 제2 게이트 산화막 패턴을 형성하므로써 도펀트가 반도체 기판으로 침투하는 것을 방지하고 문턱 전압의 감소를 방지하여 반도체 소자의 전기적 특성을 증대시킬 수 있는 효과가 있다.

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 소자분리막
120 : 제1 게이트 산화막 120a : 제1 게이트 산화막 패턴
140 : 질화막 140a : 질화막 패턴
150a : 포토레지스트 패턴 160 : 제2 게이트 산화막
160a : 제2 게이트 산화막 패턴 170 : 도전막
170a : 도전막 패턴 200 : 게이트 구조물
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 듀얼 게이트 전극을 갖는 반도체 소자 제조방법에 관한 것이다.
일반적으로 반도체 소자의 게이트 절연막으로 열(Thermally) 또는 급속열처 리(Rapid thermally)에 의해 성장된 SiO2를 사용하고 있다. 최근에 반도체 소자의 디자인 룰이 감소함에 따라 게이트 절연막의 두께는 SiO2의 터널링 한계가 되는 25∼30Å 이하로 줄어드는 추세에 있으며, 0.1㎛급 소자에서의 게이트 절연막으로는 25∼30Å두께가 예상된다.
그러나, 셀영역의 트랜지스터(Cell transistor)의 경우 리프레쉬(refresh) 등의 문제로 인하여 주변회로영역(peri)의 트랜지스터보다 높은 문턱전압(threshold voltage; Vt)이 요구됨에 따라 높은 게이트 전압이 가해지고 결과적으로 주변회로영역의 트랜지스터보다는 전기적 특성이 열화되는 단점이 나타난다.
그리하여, 셀영역의 트랜지스터 특성을 향상시키기 위해서는 셀영역의 트랜지스터의 게이트 절연막의 두께를 증가시킬 필요가 있는데 이를 위해 제안된 것이 CMOS 공정에 의한 듀얼 게이트 절연막(Dual gate dielectric)의 제조 방법이다.
상기 듀얼 게이트 절연막의 종래 기술로는 여러 가지가 있는데 최근에 많이 연구되는 방법은 일정 부분만 게이트 절연막을 제거하고 다시 산화시켜 듀얼 게이트 절연막을 형성시키는 제1 방법과 일정 부분만 질소(nitrogen)와 같은 원소를 이온주입(implant)하여 게이트 절연막의 성장을 느리게 하여 듀얼 게이트 절연막을 형성시키는 제2 방법이 있다.
그러나, 상술한 종래 기술 중 제1 방법은 듀얼 게이트 절연막을 형성시키기 위해 두 번의 높은 열공정을 실시하기 때문에 반도체 기판의 표면이 손상되는 문제점이 있고, 제2 방법 또한 질소의 이온주입으로 인해 반도체 기판이 손상되는 문제 점이 있다. 특히, 반도체 기판이 손상될 경우 채널 이동도(channel mobility) 등의 열화를 가져올 수도 있다.
한편, PMOS 소자에서 p+ 다결정실리콘 게이트를 적용할 경우 활성화를 위한 열처리과정에서 p+ 다결정실리콘이 포함하고 있는 보론(boron)과 같은 도펀트(dopant)가 하부 게이트 절연막인 SiO2막을 뚫고 반도체 기판까지 침투하기 때문에 플랫 밴드 전압(VFB:flat band voltage)과 문턱전압(Vt:threshold voltage) 등에 큰 영향을 미치게 된다. 이를 방지하기 위하여 SiO2막 상부를 질화막으로 만들어 보론과 같은 3족 도펀트와 질소가 결합을 이루면서 3족 도펀트가 반도체 기판으로 침투되는 것을 억제한다. 게이트 절연막의 질화처리 시 MOS 소자의 동작 특성에 영향을 주지 않기 위해서는 SiO2막의 표면만 질화처리하는 것이 중요하다. 특히 서브 0.1㎛ MOS 소자의 경우에는 SiO2막의 두께가 35Å 이하로 매우 작기 때문에 SiO2막의 상부만 질화시키는 것이 매우 어려운 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 주변회로영역의 게이트 전극에 함유된 도펀트가 반도체 기판으로 침투하는 것을 방지하고, 셀영역의 문턱전압의 감소를 방지하기에 적합한 반도체 소자 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법은, 셀영역과 주변회로영역이 정의된 반도체 기판 상에 제1 게이트 산화막을 증착하는 단계를 수행한다. 상기 제1 게이트 산화막 표면에 플라즈마 질화처리를 수행하여 상기 제1 게이트 산화막 상부면을 질화막으로 전환하는 단계를 수행한다. 상기 셀영역 상에 형성된 상기 질화막 및 제1 게이트 산화막을 제거하여 상기 주변회로영역 상에만 상기 질화막 및 제1 게이트 산화막을 형성하는 단계를 수행한다. 상기 셀영역 상에 제2 게이트 산화막을 증착하는 단계를 수행한다. 상기 셀영역 및 주변회로영역의 활성영역 상에 게이트 구조물을 형성하는 단계를 수행하는 것을 포함한다.
상술한 바와 같은 본 발명에 따르면, 상기 주변회로영역 상에 플라즈마 질화처리에 의한 상기 질화막 패턴의 형성과 상기 셀영역 상에 상기 제2 게이트 산화막 패턴을 두껍게 형성하므로써, 상기 주변회로영역 상에 형성된 도전막 패턴에 함유된 도펀트가 반도체 기판으로 침투하는 것을 방지하고 상기 셀영역의 문턱 전압의 감소를 방지하여 반도체 소자의 전기적 특성을 증대시킬 수 있다.
이하, 본 발명에 따른 바람직한 일 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도들이다.
도 1 및 2를 참조하면, 셀영역(C) 및 주변회로영역(P)이 정의된 반도체 기판(100)의 소정 부분에 소자의 활성영역 및 필드영역을 한정하는 소자분리막(110)을 형성한다.
이때, 상기 소자분리막(110)은 상기 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연물질을 채우므로써 형성된다. 여기서, 상기 소자분리막(110)은 얕은 트렌치 소자분리 공정(shallow trench isolation; STI 공정), LOCOS(local oxidation of silicon) 공정 등을 수행하여 형성한다.
이어, 상기 기판(100) 상에 제1 게이트 산화막(120)을 증착한다. 상기 제1 게이트 산화막(120)은 ISSG(insitu steam generation)방법 또는 건식 산화(dry oxidation)공정에 의한 급속열처리(rapid thermal annealing)방법으로 형성되고 SiO2막을 사용하여 형성한다.
상기 제1 게이트 산화막(120) 표면에 플라즈마 질화처리를 수행한다. 그리하여, 상기 제1 게이트 산화막(120) 상부면은 질화막(140)으로 전환된다.
상기 플라즈마 질화처리는 10mtorr∼30mtorr의 진공도를 유지한 상태에서 상기 반도체 기판(100)을 0℃∼500℃로 유지시키며, N2(10sccm∼500sccm)의 분위기가스를 주입시키고 100W∼1000W의 RF 소스 파워를 인가하면서 5초∼300초 동안 수행한다. 이때, 상기 플라즈마 질화처리는 NH3 , N2O 및 NO 중에서 선택되는 질소를 포함하는 기체, O2 ,O3 및 H2O 중에서 선택되는 산소를 포함하는 기체, 할로겐 원소를 포함하는 기체 중에서 선택되는 하나의 가스 또는 상기 가스들을 혼합한 가스를 분위기 가스로 사용한다.
그리고, 상기 할로겐원소를 포함하는 기체는 F를 포함하는 기체, Cl를 포함 하는 기체, Br을 포함하는 기체 및 I2 기체 중에서 하나를 선택한다.
상기 F를 포함하는 기체의 예로는 CF4, CHF3, C2F6, BF2 , F2, NF3, SF6 등을 들 수 있고, 상기 Cl를 포함하는 기체의 예로는 Cl2 및 BCl3 등을 들 수 있으며, 상기 Br을 포함하는 기체의 예로는 HBr, Br2 등을 들 수 있다.
여기서, 불소(F) 계열의 분위기 가스에서 플라즈마 질화처리를 할 경우, 불소에 의한 상기 제1 게이트 산화막(120)의 강도(Intergrity) 향상 및 핫캐리어 특성 향상의 효과도 동시에 얻을 수 있다.
상기 플라즈마 질화처리는 디커플드 플라즈마 질화처리(DPN ; decoupled plasma nitridation)로 수행하는 것이 바람직하다.
한편, 상기 플라즈마 질화처리을 수행한 이후에, N2, Ar 또는 진공 분위기에서 100℃∼900℃ 온도로 1분∼30분 동안 열처리하는 단계를 수행할 수도 있다.
도 3을 참조하면, 상기 셀영역(C)의 기판(100) 표면을 노출시키고 상기 주변회로영역(P)의 기판(100) 상에만 상기 질화막(140) 및 제1 게이트 산화막(120)이 형성되도록 상기 주변회로영역(P)의 기판(100) 상에 형성된 질화막(140) 상에 포토레지스트 패턴(150a)을 형성한다. 상기 포토레지스트 패턴(150a)을 식각마스크로 사용하여 상기 셀영역(C)의 기판(100) 상에 형성된 상기 질화막(140) 및 제1 게이트 산화막(120)을 습식식각하여 제거한다. 이후, 상기 포토레지스트 패턴(150a)을 통상의 에싱 스트립 공정에 의해 제거한다.
여기서, 상기 질화막(140)은 후속공정으로 형성되는 게이트 구조물(200)의 도전막 패턴(170a)이 함유하고 있는 보론(boron)과 같은 도펀트(dopant)가 상기 기판(100)으로 침투하는 것을 방지한다.
상기와 같이, 셀영역(C)의 기판(100) 상에 형성된 질화막(140)을 제거하는 것은, 상기 질화막(140)의 질화물계 물질이 문턱전압의 감소를 발생시키므로, 상기 주변회로영역(P)보다 상대적으로 문턱전압이 높은 상기 셀영역(C)의 문턱전압의 감소를 방지하기 위함이다.
도 4를 참조하면, 상기 셀영역(C)의 기판(100) 상에 제2 게이트 산화막(160)을 증착한다. 상기 제2 게이트 산화막(160)에 증착되는 물질 및 증착 방법은 상기 제1 게이트 산화막(120)에 증착되는 물질 및 증착 방법 동일하다. 여기서, 상기 제2 게이트 산화막(160)은 열산화 공정을 수행하여 형성하며, 상기 질화막(140)의 상부면보다 더 높게 형성되도록 증착 두께를 조절한다. 즉, 상기 셀영역(C)의 기판(100) 상에 형성되는 제2 게이트 산화막(160)은 상기 주변회로영역(P)의 기판(100) 상에 형성되는 제1 게이트 산화막(120) 및 질화막(140)의 총 두께보다 2~10Å 이상 두껍게 형성하는 것이 바람직하다.
이와 같이, 상기 제2 게이트 산화막(160)을 두껍게 형성하는 것은, 상기 셀영역(C)은 상기 주변회로영역(P)에 비해 문턱전압(Vt)이 +0.4~+0.5V 정도 높은 값을 갖고 상기 제2 게이트 산화막(160)의 두께를 조절하여 문턱전압을 조절할 수 있으므로, 상기 제2 게이트 산화막(160)을 두껍게 형성하여 상기 셀영역(C)의 문턱전압을 상기 주변회로영역(P)의 문턱전압에 비해 상대적으로 높게 하기 위함이다.
따라서, 상기 제2 게이트 산화막(160)을 두껍게 형성하여 문턱전압을 증가시키므로, 상기 셀영역(C)의 문턱전압을 높이기 위하여 채널에 이온주입을 과도하게 실시하는 것을 배제할 수 있다.
도 5를 참조하면, 상기 제2 게이트 산화막(160) 및 질화막(140) 상에 도전막(170)을 증착한다. 상기 도전막(170)은 도프트 폴리실리콘막(미도시) 및 금속물질막(미도시)을 차례로 증착하여 형성한다. 상기 금속물질막의 예로는 질화금속막, 실리사이드막, 텅스텐막 등의 단일막 또는 상기 막들이 적층된 복합막으로 형성될 수 있다.
상기 도프트 폴리실리콘막은 n+ 또는 p+ 폴리실리콘을 증착하여 형성한다. 상기 금속물질막 중 질화금속막의 예로는 TiN막, TaN막, WN막, TiSiN막, TiAlN막, TiBN막, ZrSiN막, ZrAlN막, MoSiN막, MoAlN막, RuTiN막, RuTaN막, IrTiN막, TaSiN막, TaAlN막 등을 들 수 있다. 그리고, 실리사이드막의 예로는 WSi막, CoSi막, TiSi막, MoSi막, TaSi막, NbSi막 등을 들 수 있다.
도 6을 참조하면, 상기 도전막(170) 상에 포토레지스트막(미도시)을 도포한다. 이어, 노광 및 현상 공정을 통해 상기 기판(100)에 형성된 소자분리막(110)을 노출시키도록 상기 기판(100)의 활성영역 상에 형성된 상기 도전막(170) 상에 포토레지스트 패턴(미도시)을 형성한다.
상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 셀영역(C) 및 주변회로영역(P)에 형성된 상기 도전막(170), 제2 게이트 산화막(160), 질화막(140) 및 제1 게이트 산화막(120)을 부분적으로 식각한다.
그리하여, 상기 셀영역(C)의 활성영역 상에 도전막 패턴(170a) 및 제2 게이트 산화막 패턴(160a)이 적층된 게이트 구조물(200)을 형성하고, 상기 주변회로영역(P)의 활성영역 상에 상기 도전막 패턴(170a), 질화막 패턴(140a) 및 제1 게이트 산화막 패턴(120a)이 적층된 게이트 구조물(200)을 형성한다.
도시되지 않았지만, 상기 게이트 구조물(200)을 형성한 이후에, 상기 게이트 구조물(200) 하부 기판(100)에 불순물 이온을 주입하고, 상기 게이트 구조물(200) 측벽에 실리콘 질화막 등으로 스페이서를 형성한다.
상기에서와 같이 형성된 반도체 소자는 상기 주변회로영역(P)의 상기 게이트 구조물(200)에 플라즈마 질화처리에 의해 상기 질화막 패턴(140a)을 형성하여 상기 도전막 패턴(170a)에 함유된 도펀트(dopant)가 반도체 기판(100)으로 침투하는 것을 방지하므로 추가 열처리 공정을 생략할 수 있다.
또한, 상기 셀영역(C)의 상기 게이트 구조물(200)에 제2 게이트 산화막 패턴(160a)을 형성하여 상기 셀영역(C)의 문턱전압을 높여주므로 문턱전압 조절을 위한 이온 주입을 생략할 수 있다.
상기와 같은 본 발명의 바람직한 일 실시예에 따르면, 플라즈마 질화처리에 의해 주변회로영역의 상기 게이트 구조물에 상기 질화막 패턴을 형성하여, 상기 도전막 패턴의 p+ 다결정실리콘이 포함하고 있는 보론(boron)과 같은 도펀트(dopant)가 반도체 기판으로 침투하는 것을 방지므로써 반도체 소자의 채널 특성을 확보할 수 있는 효과가 있다.
또한, 셀영역의 상기 게이트 구조물에 상기 제2 게이트 산화막 패턴을 두껍게 형성하여, 종래 문턱 전압 감소에 따른 이온주입 공정을 채널에 추가로 실시할 필요없이 셀영역의 문턱전압을 높여주므로 과도한 문턱전압 조절을 위한 이온주입을 생략할 수 있어 반도체소자의 전기적 특성을 증대시킬 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 셀영역과 주변회로영역이 정의된 반도체 기판 상에 제1 게이트 산화막을 증착하는 단계;
    상기 제1 게이트 산화막 표면에 플라즈마 질화처리를 수행하여 상기 제1 게이트 산화막 상부면을 질화막으로 전환하는 단계;
    상기 셀영역 상에 형성된 상기 질화막 및 제1 게이트 산화막을 제거하는 단계;
    상기 셀영역 상에 제2 게이트 산화막을 증착하는 단계;
    상기 셀영역 및 주변회로영역의 활성영역 상에 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 게이트 구조물을 형성하는 단계는,
    상기 제2 게이트 산화막 및 질화막 상에 도전막을 증착하는 단계;
    상기 도전막, 질화막, 제1 게이트 산화막 및 제2 게이트 산화막을 부분적으로 식각하여 상기 셀영역 및 주변회로영역의 활성영역 상에 도전막 패턴, 질화막 패턴, 제1 게이트 산화막 패턴 및 제2 게이트 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서, 상기 제2 게이트 산화막은 열산화 공정을 수행하여 형성하 는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 셀영역 상에 형성된 상기 제2 게이트 산화막은 상기 주변회로영역 상에 형성된 상기 질화막의 상부면보다 더 높게 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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KR1020040059563A KR20060010949A (ko) 2004-07-29 2004-07-29 반도체 소자 제조방법

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960765B2 (en) 2006-01-09 2011-06-14 Aptina Imaging Corporation Method and apparatus for providing an integrated circuit having p and n doped gates

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