KR20040058964A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 질화 산화막을 포함하는 서로 다른 두께의 듀얼 게이트 절연막을 형성하여 도판트가 게이트 절연막 및 채널 영역으로 침투하는 현상과 핫 캐리어에 대한 저항성이 뛰어난 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 서로 다른 두께의 게이트 절연막을 갖는 반도체 소자를 동시에 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 고전압용 트랜지스터(High voltage transistor)가 형성되는 'HV(High Voltage)' 영역과, 저전압용 트랜지스터(Low voltage transistor)가 형성되는 'LV(Low Voltage)' 영역으로 분리된다. 이러한 영역에 각각 형성되는 게이트 절연막은 각 영역의 특성에 따라 두께가 서로 다르게 형성된다. 예컨대, 트랜지스터의 동작전압에 따라 두께가 두꺼운 게이트 절연막영역과 두께가 얇은 게이트 절연막이 형성되는 영역으로 구분된다.
종래에는, 전체 구조 상부에 두꺼운 제 1 게이트 절연막을 먼저 성장시킨다. 얇은 게이트 절연막이 형성될 영역을 개방하는 마스크 공정과 식각공정을 실시하여 얇은 게이트 절연막이 형성될 영역에 제 1 게이트 절연막을 식각한 다음, 두께가 얇은 제 2 게이트 절연막을 형성하였다.
상술한 공정에 의해 형성되는 두께가 두꺼운 제 1 게이트 절연막은 열산화막으로 생성되기 때문에 소자간의 분리를 위한 소자 분리막과의 경계 부위에서 산화막의 얇음 현상(Thing Effect, Kooi Effect)이 발생하여 게이트 절연막의 신뢰성이 열화되는 문제가 발생한다. 또한, 제 2 게이트 절연막은 마스크 공정과 식각공정에 의해 제 2 게이트 절연막에 유기물질이 잔존하게 되어 게이트 절연막의 신뢰성을 열화 시키고, 제 1 게이트 절연막에 비해 얇은 두께로 인해 제 2 게이트 절연막은누설 전류가 크게 발생되어 소자의 구동 능력 저하와 소자의 신뢰성 열화가 발생된다.
또한, 얇은 두께의 게이트 절연막은 후속 공정인 LDD 와 소스/드레인 이온주입공정 중에 주입되는 이온이 게이트 절연막을 통과하여 채널 영역으로 침투해 채널영역의 도핑농도를 변화시켜 문턱 전압을 변화시키는 원인이 된다. 이를 해결하기 위해 낮은 온도에서 열처리를 실시하게 되지만, 저온에서는 게이트 전극내에 주입된 이온들이 충분히 활성화되지 못하여 게이트 전극내의 불순물 농도가 감소되는 절연영역이 발생하게 된다. 이로써, 전기적 게이트 산화막 두께가 증가되어 문턱전압이 증가되는 문제점이 발생한다.
또한, nMOS 트랜지스터의 경우에는 소스에서 드레인으로 이동하는 전자/정공이 주위 온도에 의해 얻을 수 있는 운동 에너지보다 게이트에 가해지는 높은 전계에 의해 반도체 기판과 게이트 산화막 계면의 에너지 장벽보다 높은 에너지를 얻어 게이트 산화막 내로 유입되는 핫 캐리어 이펙트(Hot Carrier Effect)에 의해 문턱 전압이 감소하는 문제점이 발생할 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 질화 산화막을 포함하는 서로 다른 두께의 제 1 및 제 2 게이트 절연막을 형성하여 도판트가 게이트 절연막 및 채널 영역으로 침투하는 현상과 핫 캐리어에 대한 저항성이 뛰어난 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 소자 분리막
14, 20, 22 : 산화막 16 : 감광막 패턴
18, 24, 26 : 질화 산화막 28, 30 : 게이트 절연막
32 : 폴리 실리콘막 34 : 게이트 전극
36 : 저농도 불순물 영역 38, 40 : 절연막
42 : 스페이서 44 : 고농도 불순물 영역
46 : 소스/드레인 48 : 실리사이드막
본 발명에 따른 고전압 소자가 형성될 제 1 영역과 저전압 소자 또는 메모리 셀이 형성될 제 2 영역이 구분된 반도체 기판을 제공하는 단계와, 상기 제 2 영역에 선택적으로 제 1 질화 산화막을 형성하는 단계와, 산화 공정을 실시하여 상기 제 1 영역의 상기 반도체 기판 상에 제 1 산화막과, 상기 제 2 영역의 상기 제 1 질화 산화막과 상기 반도체 기판 사이에 제 2 산화막을 형성하는 단계 및 질화 공정을 실시하여 상기 제 1 영역의 상기 제 1 산화막과 상기 반도체 기판 사이와 상기 제 2 영역의 상기 제 2 산화막과 상기 반도체 기판 사이에 제 2 질화 산화막을 형성하여, 상기 제 1 영역에는 상기 제 1 산화막과 상기 제 2 질화 산화막이 적층된 제 1 게이트 절연막을 형성하고, 상기 제 2 영역에는 상기 제 1 질화 산화막, 상기 제 2 산화막 및 상기 제 2 질화 산화막이 적층된 제 2 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 두께가 두꺼운 제 1 게이트 절연막이 형성될 제 1 영역(A)과 제 1 게이트 절연막 보다 두께가 얇은 제 2 게이트 절연막이 형성될 제 2 영역(B)이 정의된 반도체 기판(10)의 소자 분리 영역에 소자 분리막(12)을 형성한 후 이온 주입 공정을 실시하여 반도체 기판(10)에는 웰(미도시)을 형성한다. 두께가 두꺼운 제 1 게이트 절연막은 제 2 게이트 절연막보다 두께가 두꺼운 게이트 절연막을 지칭한다. 예를 들면, 두께가 두꺼운 제 1 게이트 절연막은 50Å 정도의 두께를 갖는 게이트 절연막으로, 고전압 소자의 트랜지스터에서 사용하는 게이트 절연막을 지칭하고, 두께가 얇은 제 2 게이트 절연막은 12 내지 20Å 정도의 두께를 갖는 게이트 절연막으로, 저전압 소자의 트랜지스터 또는 메모리 셀에서 사용하는 게이트 절연막을 지칭한다.
구체적으로, 반도체 기판(10) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(12)을 형성한다. 반도체 기판(10)은 소자 분리막(12)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(12)을 형성할 수 있다. 예컨대,상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.
다음으로, 반도체 기판(10) 상에 형성된 패드 질화막과 패드 산화막을 식각하되, 상기 패드 산화막을 완전히 식각하지 않고, 일부를 잔류시켜 후속 웰 형성을 위한 이온주입시 버퍼층 역활을 하는 스크린 산화막으로 사용한다. 반도체 소자가 형성될 영역을 개방시키는 이온 주입 마스크(미도시)를 형성한 후 이온 주입 공정을 통해 반도체 기판(10)의 노출된 영역에 웰을 형성한다. 이때, PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위해서는 n웰과 p웰을 각각 형성해야 하기 때문에 2번의 이온 주입 마스크 형성 공정과 2번의 이온 주입 공정을 통해 n웰과 p웰을 각각 형성한다. 좀더 상세하게 설명하면, 먼저 p웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 붕소(Boron)를 주입하여 p웰을 형성하고, 다시 n웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 인(Phosphorus)이나 비소(Arsenic)를 주입하여 n웰을 형성한다. 반도체 기판(10) 상에 잔류하는 패드 산화막을 완전히 제거한다.
상술한 이온 주입공정의 조건들은 이에 한정되지 않고, 반도체 기판(10) 표면에 정션이 형성되어 다른 누설 전류의 원인이 되지 않고, 웰과 정션간의 누설이 발생하지 않을 정도의 조건으로 이온주입을 실시한다. 또한, 감광막패턴을 형성하여 일정 영역에만 이온주입을 할 수 있다. 이에 한정되지 않고, 반도체 기판(10) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역활을 하는스크린 산화막(미도시)을 증착한 다음 이온주입을 실시할 수 있다.
도 1b를 참조하면, 세정 공정을 통해 반도체 기판(10) 상에 형성된 자연 산화막을 제거한다. 제 1 및 제 2 영역(A 및 B)을 포함한 반도체 기판(10) 상에 제 1 산화막(14)을 성장시킨 다음, 제 2 영역(B)의 제 1 산화막(14) 만을 선택적으로 플라즈마 질화법을 이용하여 질화시켜 제 1 질화 산화막(18)을 형성한다.
구체적으로, NH4OH: H2O2; H2O가 1: 1: 5의 비율로 희석된 수용액 및 불산 용액을 이용하여 반도체 기판(10)을 세정하여 반도체 기판(10)내에 잔존하는 자연 산화막과 잔류물을 완전히 제거한다. 제 1 및 제 2 영역(A 및 B) 상에 오존수(O3) 세정을 실시하여 10Å 이하의 제 1 산화막(14)을 형성한다. 이때 제 1 산화막을 형성하지 않고 공정을 진행할 수도 있다.
전체 구조상에 감광막을 도포한 다음 제 2 영역(B)을 개방하는 마스크를 이용한 사진 식각공정을 실시하여 제 2 영역(B)을 개방하고 제 1 영역(A)을 차폐하는 감광막 패턴(16)을 형성한다. 이로써, 제 1 영역(A)은 감광막 패턴(16)에 의해 하부의 제 1 산화막(14)이 노출되지 않고, 제 2 영역(B)의 제 1 산화막(14) 만이 노출된다. 제 2 영역(B)의 제 1 산화막(14) 표면을 플라즈마를 이용하여 질화시킴(플라즈마 질화법(Decoupled Plasma Nitridation; DPN))으로써, 제 1 질화 산화막(18)을 생성한다. 150 내지 200℃ 온도, 100 내지 1000mTorr의 압력과 100 내지 1000W의 파워를 인가한 상태에서, 질소(N2)가스 또는 질소(N2)가스와 헬륨(He)가스 분위기에서 30 내지 5분간 실시하여 제 2 영역(B)의 제 1 산화막(14)을 질화시켜 제 1질화 산화막(18)을 형성한다. 제 1 질화 산화막(18)의 질소 농도는 10 내지 25% 이다. 감광막 스트립 공정을 실시하여 감광막 패턴(16)을 제거한다.
도 1c를 참조하면, 산화 공정을 실시하여 제 1 영역(A)에는 제 1 산화막(14)과 반도체 기판(10) 사이에 제 2 산화막(20)을 형성하고, 제 2 영역(B)의 제 1 질화 산화막(18)과 반도체 기판(10) 사이에 제 3 산화막(22)을 형성한다. N2O 가스 또는 NO 가스를 이용한 질화 공정을 실시하여 제 2 산화막(20)과 제 3 산화막(22) 하부 각각에 제 2 및 제 3 질화 산화막(24 및 26)을 동시에 형성한다. 제 1 영역(A)에는 제 2 질화 산화막(24), 제 2 산화막(20) 및 제 1 산화막(14)이 적층된 제 1 게이트 절연막(28)이 형성되고, 제 2 영역(B)에는 제 3 질화 산화막(26), 제 3 산화막(22) 및 제 1 질화 산화막(18)이 적층된 제 2 게이트 절연막(30)이 형성된다.
구체적으로, 산소(O2)가스 또는, 산소가스와 수소(H2)가스를 이용한 산화 공정을 실시하여 제 1 영역(A)에는 40 내지 50Å 두께의 두꺼운 제 2 산화막(20)을 형성한다. 한편 제 2 영역(B)에는 제 2 영역(B)에 형성된 제 1 질화 산화막(18)에 의해 산화 속도가 감소하여 3 내지 5Å 두께의 제 3 산화막(22)이 제 1 질화 산화막(18)과 반도체 기판(10) 사이에 형성된다. 이때 제 1 영역(a)에 형성된 제 1 산화막(14)을 제거한 다음 산화공정을 실시할 수 있고, 제거하지 않은 상태에서 산화공정을 실시할 수 있다.
이후 연속적인 하나의 공정으로 N2O 가스 또는 NO 가스를 이용한 질화 공정을 실시하여 제 1 영역(A)의 제 2 산화막(20) 하부에 제 2 질화 산화막(24)을 형성하고, 제 2 영역(B)의 제 3 산화막(22) 하부에 제 3 질화 산화막(26)을 형성한다. N2O 가스 또는 NO 가스를 이용한 질화 공정은 750 내지 950℃ 온도 하에서 300 내지 900sccm의 NO가스와 5 내지 10slm의 N2가스를 주입하여 실시한다. 제 2 및 제 3 질화 산화막(24 및 26)의 질소 농도는 3% 이하이다. 이로 인해, 제 2 영역(B)에는 유전상수가 3.0 내지 6.5인 질화 산화막을 포함하는 12 내지 20Å 두께의 제 2 게이트 절연막(30)이 형성된다.
도 1d 및 1e를 참조하면, 제 1 영역(A)과 제 2 영역(B) 상에 각기 형성된 제 1 및 제 2 게이트 절연막(28 및 30) 상에 도전막을 형성한다. 본 실시예에서는 도전막으로 폴리 실리콘막(32)을 사용한다. 이에 한정되지 않고 다양한 형태의 도전성 막을 이용하여 도전막을 형성할 수 있다. 게이트 마스크를 이용한 패터닝 공정을 통해 폴리 실리콘막(32), 제 1 및 제 2 게이트 절연막(28 및 30)을 패터닝 하여 게이트 전극(34)을 제 1 영역(A)과 제 2 영역(B)에 각각 형성한다. LDD 구조의 소스/드레인을 형성하기 위하여 제 1 영역(A)과 제 2 영역(B)에 소정의 패턴으로 형성된 게이트 전극(34) 양 가장자리의 반도체 기판(10)에 저농도 이온 주입 공정으로 저농도 불순물 영역(36)을 각각 형성한다.
구체적으로, 폴리 실리콘막(32)상에 감광막을 도포한 다음 게이트 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 제 1 영역(A)에는 폴리 실리콘막(32), 제 2 산화막(20) 및 제 2 질화 산화막(24)을 순차적으로 식각하고,제 2 영역(B)에는 폴리 실리콘막(32), 제 1 질화 산화막(18), 제 3 산화막(22) 및 제 3 질화 산화막(26)을 순차적으로 식각하여 게이트 전극(34)을 형성한다. 제 1 영역(A)과 제 2 영역(B)의 게이트 전극(34)은 한번의 식각공정을 실시하여 동시에 형성할 수도 있고, 각기 서로 다른 식각공정을 실시하여 각각 형성할 수도 있다. 이때 HBr 가스가 포함된 식각 가스를 이용한 비등방성 건식 식각 방법으로 폴리 실리콘막(32)을 패터닝하여 게이트 전극(34)을 형성하며, 게이트 전극(34)을 형성한 후에 산소 분위기에서 열처리 공정을 실시하여 패터닝 공정 시 발생된 플라즈마 손상 등을 제거한다.
이후, LDD 구조의 정션영역(소스/드레인)을 형성하기 위해 n타입 불순물 또는 p타입 불순물을 주입하여 저농도 불순물 영역(36)을 형성한다.
도 1f를 참조하면, 제 1 영역(A)과 제 2 영역(B)에 형성된 게이트 전극(34)의 양 측면에 절연막 스페이서(42)를 형성하기 위한 제 1 절연막(38) 및 제 2 절연막(40)을 전체 상부에 순차적으로 형성한다. 이후, 전면 식각 공정으로 제 1 및 제 2 절연막(38 및 40)을 게이트 전극(34)의 양 측면에만 잔류시켜 제 1 및 제 2 절연막(38 및 40)으로 이루어진 절연막 스페이서(42)를 형성한다.
상기에서, 제 1 절연막(38)은 저압 실리콘 산화물(LP-TEOS)로 형성하며, 제 2 절연막(40)은 실리콘 질화물(Si3N4)로 형성한다. 이때, 제 1 절연막(38)은 폴리 실리콘막(34)으로 이루어진 게이트 전극(34)과 실리콘 질화물로 이루어진 제 2 절연막(40)이 직접 접촉할 경우 스트레스가 발생되는 것을 방지해주는 버퍼 산화막의역할을 한다.
이후, 소스/드레인(46)을 형성하기 위하여 게이트 전극(34)의 양측면에 형성된 절연막 스페이서(42) 가장자리의 반도체 기판(10)에 고농도 이온 주입 공정으로 고농도 불순물 영역(44)을 저농도 불순물 영역(36)보다 깊게 형성한다. 여기서, nMOS 영역에는 n타입 불순물을 주입하여 고농도 불순물 영역(44)을 형성하고, pMOS 영역에는 p타입 불순물을 주입하여 고농도 불순물 영역(44)을 각각 형성한다. 이로써, 저농도 불순물 영역(36)과 고농도 불순물 영역(44)으로 이루어진 LDD 구조의 소스/드레인(46)이 형성된다. 또한, 고농도 불순물 이온주입 후 주입된 불순물의 활성화를 위한 급속 열처리 공정을 진행한다.
한편, 게이트 전극(34) 및 소스/드레인(46)과 후속 공정에서 형성될 콘택 플러그의 접촉 저항을 낮추기 위하여 게이트 전극(34) 및 소스/드레인(46)의 상부 표면에 실리사이드막(48)을 형성한다.
실리사이드막(48)을 형성하는 방법을 설명하면 다음과 같다. 먼저, 게이트 전극(34) 및 소스/드레인(46) 표면의 자연 산화막을 제거하고 전체 상부에 금속막(도시되지 않음) 및 캡핑막(도시되지 않음)을 순차적으로 형성한 후 1차 열처리 공정으로 게이트 전극(34) 및 소스/드레인(46)의 실리콘 성분과 금속막의 금속 성분을 반응시켜 실리사이드막(48)을 형성한다. 이후, 캡핑막과 미반응 금속막을 제거한 후 2차 열처리 공정을 실시하여 실리사이드막(48)의 막질을 향상시킨다.
상술한 바와 같이, 본 발명은 반도체 기판의 제 1 영역에는 제 2 질화 산화막과 제 2 산화막이 적층된 형태의 두꺼운 제 1 게이트 절연막을 형성하고, 제 2 영역에는 제 1 질화 산화막, 제 3 산화막 및 제 3 질화 산화막이 적층된 형태의 얇은 제 2 게이트 절연막을 형성함으로써, 다음과 같은 효과를 얻을 수 있다.
첫째, 제 1 및 제 2 게이트 절연막의 유전 상수를 3 내지 7정도로 증가시킬 수 있기 때문에, 전기적인 게이트 절연막의 두께를 종래의 산화막보다 약 1.5배 이상 줄일 수 있으며, 이로 인해 게이트 절연막의 물리적이 두께를 증가시킬 수 있어 게이트 절연막을 통한 누설 전류를 감소시킬 수 있다.
둘째, nMOS 트랜지스터의 핫 캐리어 면역 특성을 증가시켜 소자의 문턱 전압 변화를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
셋째, pMOS 트랜지스터에서 붕소 이온이 채널 영역으로 침투하는 것을 방지하여 문턱 전압이 감소하는 것을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
넷째, 두께가 두꺼운 게이트 산화막을 플라즈마 질화법을 이용하여 질화시킬 경우, 질화되는 정도가 불균일하여 소자의 문턱 전압의 불균일성으로 소자의 신뢰성을 저하시키지만, 본 발명에서는 이를 해결하기 위해 선택적으로 두께가 얇은 게이트 산화막만을 플라즈마 질화법으로 질화시켜 질화 정도가 균일한 질화 산화막을 형성할 수 있다.
다섯째, 오존수를 이용하여 감광막을 제거함으로써, O2플라즈마에 의한 식각시 밀도가 낮은 산화막이 형성되는 문제를 해결할 수 있고, 게이트 산화막의 신뢰성을 향상시킬 수 있다.
Claims (5)
- (a) 고전압 소자가 형성될 제 1 영역과 저전압 소자 또는 메모리 셀이 형성될 제 2 영역이 구분된 반도체 기판을 제공하는 단계;(b) 상기 제 2 영역에 선택적으로 제 1 질화 산화막을 형성하는 단계;(c) 산화 공정을 실시하여 상기 제 1 영역의 상기 반도체 기판 상에 제 1 산화막과, 상기 제 2 영역의 상기 제 1 질화 산화막과 상기 반도체 기판 사이에 제 2 산화막을 형성하는 단계; 및(d) 질화 공정을 실시하여 상기 제 1 영역의 상기 제 1 산화막과 상기 반도체 기판 사이와 상기 제 2 영역의 상기 제 2 산화막과 상기 반도체 기판 사이에 제 2 질화 산화막을 형성하여, 상기 제 1 영역에는 상기 제 1 산화막과 상기 제 2 질화 산화막이 적층된 제 1 게이트 절연막을 형성하고, 상기 제 2 영역에는 상기 제 1 질화 산화막, 상기 제 2 산화막 및 상기 제 2 질화 산화막이 적층된 제 2 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (b) 단계는,상기 반도체 기판에 제 3 산화막을 형성하는 단계;상기 제 2 영역을 개방하고 상기 제 1 영역을 차폐하는 감광막 패턴을 형성하는 단계;150 내지 200℃ 온도, 100 내지 1000mTorr의 압력과 100 내지 1000W의 파워를 인가한 상태에서, 질소(N2)가스 또는 질소(N2)가스와 헬륨(He)가스 분위기에서 20 내지 5분간 플라즈마를 이용한 질화 공정을 실시하여 상기 개방된 제 2 영역의 상기 제 3 산화막을 질화시켜 상기 제 1 질화 산화막을 형성하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (d) 단계는,750 내지 950℃ 온도하에서 300 내지 900sccm의 NO가스와 5 내지 10slm의 N2가스를 주입하여, 상기 제 1 영역의 상기 제 1 산화막과 상기 반도체 기판 사이와 상기 제 2 영역의 상기 제 2 산화막과 상기 반도체 기판 사이에 제 2 질화 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 질화 산화막은 산화막 내의 질소의 농도가 10 내지 20%인 막이고, 상기 제 2 질화 산화막은 산화막 내의 질소의 농도가 1 내지 3%인 막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 게이트 절연막의 두께는 40 내지 50Å 이고, 상기 제 2 게이트 절연막의 두께는 12 내지 20Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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