KR100434512B1 - 데이터 라인을 프리차지하는 회로를 구비하는 반도체메모리장치 - Google Patents

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Abstract

데이터 라인을 프리차지하는 회로를 구비하는 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치는 프리차지 동작상태에서 제 1데이터 라인쌍을 제 1전압레벨로 프리차지하는 제 1프리차지회로; 프리차지 동작상태에서 제 2데이터 라인쌍을 제 2전압레벨로 프리차지하는 제 2프리차지회로; 데이터를 수신하여 상기 데이터를 상기 제 1데이터 라인쌍으로 드라이빙하기 위한 데이터 입력 드라이버; 상기 선택신호에 응답하여 상기 제 1데이터 라인쌍과 상기 제 2데이터 라인쌍을 연결 또는 단절시키는 스위치; 및, 상기 선택신호에 응답하여 상기 제 1데이터 라인쌍 중의 하나의 라인과 상기 제 2데이터 라인쌍 중의 하나의 라인간에 차지를 공유하도록 하는 전하공유제어회로를를 구비한다. 본 발명에 따르면 프리차지와 기입동작을 반복하는 반도체 메모리 장치에 있어서 전류 소모를 줄일 수 있는 장점이 있다.

Description

데이터 라인을 프리차지하는 회로를 구비하는 반도체 메모리 장치{Semiconductor memory device comprising circuit of precharging data line}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치에서 데이터의 기입(write) 동작시 데이터 라인쌍의 전하를 공유함으로써 전류소모를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치에서는 외부 데이터를 기입하는 동작을 수행하기 이전에, 데이터 라인을 소정의 전압레벨로 프리차지(precharge)하는 회로를 필요로 한다.
도 1은 종래 기술에 따른 프리차지회로를 구비하는 반도체 메모리 장치(100)를 나타낸 도면이고, 도 2는 도 1에 도시된 도면에서 반도체 메모리 장치의 동작에 따른 데이터 라인쌍들의 전압레벨을 나타낸 표이다. 도 2에 나타난 논리 '하이'에 대응되는 전압레벨은 전원전압(Vcc) 또는 전원전압(Vcc)과 트랜지스터 문턱전압(Vt)의 차이(Vcc-Vt)이다.
도 1에 도시된 반도체 메모리 장치(100)는 데이터 입력 드라이버(110), 제 1데이터 라인쌍 차지회로(data line pair charge circuit; 120), 스위칭회로(130) 및 제 2데이터 라인쌍 차지회로(140)를 구비한다. 제 2데이터 라인쌍(DATA2, /DATA2)의 데이터를 메모리 어레이(도시하지 않음)로 입력된다.
데이터 입력 드라이버(110)는 제 1데이터 라인쌍(DATA1, /DATA1)과 연결되며, 데이터 입력단(DATA_IN)으로부터 소정의 데이터를 입력받아 제 1데이터 라인쌍(DATA1, /DATA1)을 구동시킨다.
제 1데이터 라인쌍 차지회로(120)는 제어신호(DP1)에 응답하여 제 1데이터 라인쌍(DATA1, /DATA1)을 소정의 전압레벨로 프리차지한다. 제 2데이터 라인쌍 차지회로(140)는 제어신호(DP2)에 응답하여 제 2데이터 라인쌍(DATA2, /DATA2)을 소정의 전압레벨로 프리차지한다.
스위칭회로(130)는 선택신호(SEL)에 응답하여 제 1데이터 라인쌍(DATA1, /DATA1)과 제 2데이터 라인쌍(DATA2, /DATA2)을 연결한다.
도 1 및 도 2를 참조하여 종래 기술에 따른 반도체 메모리 장치(100)를 설명하면 다음과 같다. 데이터 라인을 프리차지하는 상태에서는 소정의 제어신호들(DP1, DP2)이 논리 로우(접지전압(VSS) 레벨)로 천이하고 제 1데이터 라인쌍(DATA1, /DATA1) 및 제 2데이터 라인쌍(DATA2, /DATA2)은 소정의 제어신호들(DP1, DP2)에 응답하여 모두 논리 하이의 상태, 즉 전원전압(Vcc) 또는 전원전압-문턱전압(Vcc-Vt)으로 프리차지된다.
이후 데이터의 기입동작 시에는 데이터 입력 드라이버(110)가 구동하는 데이터에 따라서 제 1데이터 라인쌍(DATA1, /DATA1)이 각각 DATA1= 논리 하이, /DATA1=논리 로우 또는 그 반대로 천이하고, 스위칭회로(130)의 동작에 의하여 제 2데이터 라인쌍(DATA2. /DATA2)도 제 1데이터 라인쌍(DATA1, /DATA1)과 같은 전압 레벨로 천이한다.
데이터의 기입동작이 끝난 후에는 다시 프리차지 상태로 돌아가는데, 이 경우에는 앞에서 언급한 바와 같이 제 1데이터 라인쌍(DATA1, /DATA1) 및 제 2데이터 라인쌍(DATA2, /DATA2)이 모두 전원전압으로 프리차지된다.
이 때, 제 1데이터 라인쌍(DATA1, /DATA1) 중 하나의 라인과 제 2데이터 라인쌍(DATA2, /DATA2) 중 하나의 라인은 프리차지 동작에 의한 논리 하이 상태에서 기입동작에 의하여 논리 로우 상태로 천이되었다가 다시 프리차지 동작에 의하여 논리 하이로 천이되어야 한다. 따라서 이들은 기입동작 및 프리차지 동작을 반복하면서 전류를 소모하게 된다는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 데이터를 기입하는 과정 및 프리차지 과정의 반복시에 소모되는 전류의 양을 감소시키는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 프리차지회로를 구비하는 반도체 메모리 장치를 나타낸 도면이다.
도 2는 도 1에 도시된 도면에서 반도체 메모리 장치의 동작에 따른 데이터 라인쌍들의 전압레벨을 나타낸 표이다.
도 3은 본 발명에 따른 프리차지회로를 구비하는 반도체 메모리 장치를 나타낸 도면이다.
도 4는 도 3에 도시된 도면에서 반도체 메모리 장치의 동작에 따른 데이터 라인쌍들의 전압레벨을 나타낸 표이다.
도 5는 종래 기술에 따른 반도체 메모리 장치에서 데이터 라인의 동작을 나타낸 그래프이다.
도 6은 본 발명에 따른 반도체 메모리 장치에서 데이터 라인의 동작을 나타낸 그래프이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 프리차지 동작상태에서 제 1데이터 라인쌍 및 제 2데이터 라인쌍을 각각 소정의 전압레벨로 프리차지하는 프리차지회로; 데이터를 수신하여 상기 데이터를 상기 제 1데이터 라인쌍으로 드라이빙하기 위한 데이터 입력 드라이버; 및, 선택신호에 응답하여 상기 제 1데이터 라인쌍과 상기 제 2데이터 라인쌍을 연결 또는 단절시키고, 상기 선택신호에 응답하여 상기 제 1데이터 라인쌍 중의 하나의 라인을 상기 제 2데이터 라인쌍 중의 하나의 라인과 접속시키는 제어회로를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 프리차지회로는 제 1제어신호에 응답하여 상기 제 1데이터 라인쌍을 제 1전압레벨로 프리차지하는 제 1프리차지회로; 및, 제 2제어신호에응답하여 상기 제 2데이터 라인쌍을 제 2전압레벨로 프리차지하는 제 2프리차지회로를 구비하는 것을 특징으로 하며, 상기 제 1전압레벨과 상기 제 2전압레벨은 서로 다른 전압레벨인 것을 특징으로 한다.
또한 바람직하게는, 상기 제어회로는 상기 선택신호에 응답하여 상기 제 1데이터 라인쌍 중 하나의 라인의 전압레벨과 상기 제 2데이터 라인쌍 중 하나의 라인의 전압레벨이 상기 제 1전압레벨과 상기 제 2전압레벨 사이의 소정의 전압레벨이 되도록 제어하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 프리차지 동작상태에서 제 1데이터 라인쌍을 제 1전압레벨로 프리차지하는 제 1프리차지회로; 프리차지 동작상태에서 제 2데이터 라인쌍을 제 2전압레벨로 프리차지하는 제 2프리차지회로; 데이터를 수신하여 상기 데이터를 상기 제 1데이터 라인쌍으로 드라이빙하기 위한 데이터 입력 드라이버; 상기 선택신호에 응답하여 상기 제 1데이터 라인쌍과 상기 제 2데이터 라인쌍을 연결 또는 단절시키는 스위치; 및, 상기 선택신호에 응답하여 상기 제 1데이터 라인쌍 중의 하나의 라인과 상기 제 2데이터 라인쌍 중의 하나의 라인간에 차지를 공유하도록 하는 전하공유제어회로를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제 1전압레벨과 상기 제 2전압레벨은 서로 다른 전압레벨인 것을 특징으로 한다.
또한 바람직하게는, 상기 전하공유제어회로는 상기 선택신호에 응답하여 상기 제 1데이터 라인쌍 중의 하나의 라인에서의 전압레벨과 상기 제 2데이터 라인쌍 중의 하나의 라인에서의 전압레벨이 상기 제 1전압레벨 및 상기 제 2전압레벨 사이의 소정의 전압레벨인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 제 1데이터 라인쌍; 제 2데이터 라인쌍; 상기 제 1데이터 라인쌍에 접속되고, 입력되는 데이터를 상기 제 1 데이터 라인쌍으로 드라이빙하기 위한 데이터 입력 드라이버; 및, 상기 제 1데이터 라인쌍과 상기 제 2데이터 라인쌍 사이에 접속되고, 프리차지 동작의 제 1단계에서 상기 제 1데이터 라인쌍 중의 하나의 라인과 상기 제 2데이터 라인쌍 중의 하나의 라인을 접속시키기 위한 전하공유(charge sharing) 제어회로를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제 1데이터 라인쌍은 프리차지 동작의 제 2단계에서 제 1전압레벨로 프리차지되고, 상기 제 2데이터 라인쌍은 상기 프리차지 동작의 제2단계에서 제 2전압레벨로 프리차지되고, 상기 프리차지 동작의 제 1단계에서 서로 접속된 상기 제 1데이터 라인쌍 중의 한 라인과 상기 제 2데이터 라인쌍 중의 한 라인의 전압레벨은 상기 제 1전압레벨과 상기 제 2전압레벨사이의 소정의 전압레벨인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 프리차지회로를 구비하는 반도체 메모리 장치(300)를 나타낸 도면이다. 도 3에 도시된 반도체 메모리 장치(300)는 데이터 입력 드라이버(310), 제 1프리차지회로(320), 스위칭회로(330), 전하공유(charge-sharing) 제어회로(340) 및 제 2프리차지회로(350)를 구비한다.
데이터 입력 드라이버(310)는 제 1데이터 라인쌍(DATA1, /DATA1)과 연결되고, 입력 데이터(DATA_IN)를 제 1데이터 라인쌍(DATA1, /DATA1)으로 구동한다.
제 1프리차지회로(320)는 제 1제어신호(DP1)에 응답하여 제 1데이터 라인쌍(DATA1, /DATA1)을 제 1전압레벨(예컨대, 접지전압(VSS)레벨)로 프리차지한다. 상기 실시예에서는 제 1프리차지회로(320)는 제 1제어신호(DP1)를 게이트의 입력으로 하며 드레인이 제 1데이터 라인쌍(DATA1, /DATA1)에 각각 연결된 NMOS 트랜지스터들(MN35, MN36)로 구현하였다.
스위칭회로(330)는 선택신호(SEL)에 응답하여 제 1데이터 라인쌍(DATA1, /DATA1)과 제 2데이터 라인쌍(DATA2, /DATA2)을 연결 또는 단절시킨다. 본 실시예에서 스위칭회로(330)는 두 개의 트랜스미션 게이트들(XTA, XTB) 및 하나의 인버터(331)로 구현하였다.
전하공유제어회로(340)는 선택신호(SEL)에 응답하여 제 1데이터 라인쌍(DATA1, /DATA1) 중의 하나의 라인과 제 2데이터 라인쌍(DATA2, /DATA2) 중의 하나의 라인간에 차지(charge)를 공유하도록 한다.
본 실시예에서 전하공유제어회로(340)는 제 2데이터라인(DATA2) 및 선택신호(SEL)를 수신하여 제 1논리신호를 출력하는 제 1NOR 게이트(341), 제 2데이터라인(/DATA2) 및 선택신호(SEL)를 수신하여 제 2논리신호를 출력하는 제2NOR 게이트(342), 상기 제 1논리신호를 게이트의 입력으로 하고 소스 및 드레인이 각각 제 2데이터라인(DATA2) 및 제 1데이터라인(/DATA1)에 연결된 NMOS 트랜지스터(MN33) 및, 소스 및 드레인이 각각 제 2데이터라인(/DATA2) 및 제 1데이터라인(DATA1)에 연결된 NMOS 트랜지스터(MN34)로 구현하였다.
제 2프리차지회로(350)는 제 2제어신호(DP2)를 수신하여 제 2데이터 라인쌍을 제 2전압레벨(예컨대 전원전압(VCC)레벨 또는 전원전압에서 트랜지스터 문턱전압(Vt)을 뺀(VCC-Vt) 레벨)로 프리차지한다. 제 2프리차지회로(350)는 PMOS트랜지스터들(MP31, MP32)를 구비하며, 제 2제어신호(DP2)는 각 PMOS트랜지스터(MP31, MP32)의 게이트로 입력되고, PMOS트랜지스터(MP31)는 제2데이터라인(DATA2)와 VCC사이에 접속되고, PMOS트랜지스터(MP32)는 상보 제2데이터라인(/DATA2)과 VCC사이에 접속된다. 제 2프리차지회로(350)는 비활성화(예컨대 논리 '로우')된 제 2제어신호(DP2)에 응답하여 제 2데이터라인쌍(DATA2, /DATA2)을 전원전압(VCC)레벨로 프리차지한다.
도 3에 도시된 반도체 메모리 장치(300)는 데이터 입력 드라이버(310)에서 데이터를 수신하며, 제 2데이터 라인쌍(DATA2, /DATA2)은 메모리 어레이(도시되지 않음)에 연결되어 입력된 데이터를 메모리 어레이(도시되지 않음)에 저장하게 된다.
도 4는 도 3의 회로에 따른 반도체 메모리 장치의 각 동작시 전압레벨을 나타낸 표이다. 도 3 및 도 4를 참조하여 본 발명에 따른 회로의 동작을 설명하면 다음과 같다.
먼저 프리차지 동작상태(precharge operation)에서 제 1데이터 라인쌍(DATA1, /DATA1) 및 제 2데이터 라인쌍(DATA2, /DATA2)은 각각 소정의 전압레벨(예컨대, 전원전압(VCC) 레벨이나 전원전압(VCC)에서 트랜지스터 문턱전압(Vt)을 뺀 전압레벨(VCC-Vt), 또는 접지전압(VSS) 레벨)로 프리차지된다. 프리차지 동작상태에서는 제 1제어신호(DP1)가 논리 하이가 되고 제 2제어신호(DP2)가 논리 로우가 된다.
제 1프리차지회로(320)는 논리 하이로(high)로 천이된 제 1제어신호(DP1)에 응답하여 제 1데이터 라인쌍(DATA1, /DATA1)을 논리 로우로 프리차지한다. 제 1제어신호(DP1)가 논리 하이로 천이되면 NMOS 트랜지스터들(MN35, MN36)이 턴온됨으로써 제 1데이터 라인쌍(DATA1, /DATA1)을 논리 로우로 프리차지한다.
제 2프리차지회로(350)는 논리 로우(low)로 천이된 제 2제어신호(DP2)에 응답하여 제 2데이터 라인쌍(DATA2, /DATA2)을 논리 하이로 프리차지한다. 제 2제어신호(DP2)가 논리 로우로 천이되면 PMOS 트랜지스터들(MP31, MP32)이 턴온됨으로써 제 2데이터 라인쌍(DATA2, /DATA2)을 논리 하이로 프리차지한다.
즉, 프리차지 상태에서는 제 1데이터 라인쌍(DATA1, /DATA1) 및 제 2데이터 라인쌍(DATA2, /DATA2)이 다른 전압레벨로 프리차지된다. 이 때, 선택신호(SEL)는논리 로우가 되어 스위칭회로(330)는 제 1데이터 라인쌍(DATA1, /DATA1)과 제 2데이터 라인쌍(DATA2, /DATA2)을 연결시키지 않는다.
데이터를 메모리 셀(도시하지 않음)에 기입하는 상태에서는 데이터의 입력단(DATA_IN)에서 데이터를 수신하며, 데이터 입력 드라이버(310)는 제 1데이터 라인쌍(DATA1, /DATA1)을 구동시킨다. 즉, 제 1데이터 라인쌍(DATA1, /DATA1)은 DATA1이 논리 하이로, /DATA1이 논리 하이로 천이하게 되며 그 반대의 경우도 가능하다.
예를 들어 DATA1이 논리 하이로, /DATA1이 논리 로우로 천이하게 되는 경우를 설명한다. 데이터 기입 상태에서는 선택신호(SEL)가 논리 하이로 천이하고 스위칭회로(330)는 선택신호(SEL)에 응답하여 제 1데이터 라인쌍(DATA1, /DATA1)과 제 2데이터 라인쌍(DATA2, /DATA2)을 연결한다. 제 2데이터 라인쌍(DATA2, /DATA2)은 제 1데이터 라인쌍(DATA1, /DATA1)에 응답하여 논리 상태가 천이한다. 설명의 편의를 위하여 DATA2는 논리 하이로, /DATA2는 논리 로우로 천이된다고 가정한다.
기입 동작이 완료된 이후에 프리차지 동작이 시작되면, 선택신호(SEL)는 논리 로우가 되며, 선택신호(SEL)에 응답하여 트랜스미션 게이트(XTA, XTB)는 디스에이블된다. 이 때, 전하공유제어회로(340)의 1NOR 게이트(341)는 논리 로우를 출력하여 트랜지스터(MN33)를 오프(off)시키게 된다.
그러나, 2NOR 게이트(342)는 논리 하이를 출력하여 트랜지스터(MN34)를 온(on)시킴으로써, 제 1데이터 라인(DATA1)의 차지(charge)가 제 2데이터 라인(/DATA2)으로 이동하게 된다. 따라서 제 2데이터 라인(/DATA2)은 논리 로우 상태에서 논리 로우상태와 논리 하이상태의 중간의 전압레벨로 프리차지된다. 또한 제 1데이터 라인(DATA1)은 논리 하이에서 논리 로우상태와 논리 하이상태의 중간의 전압레벨로 프리차지된다.
이후에, 제 2선택신호(DP2)가 논리 로우로 천이되고 제 1선택신호(DP1)가 논리 하이로 천이되어 다시 제 1데이터 라인쌍(DATA1, /DATA1) 및 제 2데이터 라인쌍(DATA2, /DATA2)이 각각 논리 하이 및 논리 로우의 레벨로 프리차지된다.
본 예에서는 기입 동작시에 제 2데이터 라인쌍(DATA2, /DATA2)이 각각 논리 하이 및 논리 로우의 상태를 가지는 경우를 예로 들었으나, 그와 반대의 논리 상태의 경우에도 동일한 방법으로 설명될 수 있음은 물론이며, 이 경우의 논리상태는 도 2 및 도 4에 괄호로 설명하였다.
도 5는 종래 기술에 따른 반도체 메모리 장치에서 데이터 라인의 동작을 나타낸 그래프이고, 도 6은 본 발명에 따른 반도체 메모리 장치에서 데이터 라인의 동작을 나타낸 그래프이다.
도 5에 나타난 바와 같이, 종래의 기술에서 데이터 라인의 동작은 기입 동작과 프리차지 동작을 반복하며, 논리 하이에 해당하는 전원전압(Vcc 또는 Vcc-Vt)에서 논리 로우에 해당하는 전원전압으로의 반복적인 천이로 인하여 많은 전류를 소모하게 된다.
그러나 도 6에 나타난 바와 같이, 본 발명에서 데이터 라인의 동작은 기입 동작과 프리차지 동작 사이에 제 1데이터 라인쌍(DATA1,/DATA1)과 제 2데이터 라인쌍(DATA2, /DATA2)의 전하공유(charge sharing)에 의하여 논리 하이의 전원전압레벨과 논리 로우의 전원전압레벨 사이의 소정의 전원전압레벨로 차지한 이후에 다시 프리차지하게 됨으로써(60), 전하공유에 의하여 차지한 만큼의 전류의 소모를 줄일 수 있게 된다.
이상에서와 같이 도면과 명세서에 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르는 반도체 메모리 장치는 데이터 기입단계에서 제 1데이터 라인쌍 중에서 논리 하이로 충전되어있는 데이터 라인의 차지를 이용하여 제 2데이터 라인쌍 중에서 논리 하이로 충전해야 하는 데이터 라인을 차지함으로써, 데이터 기입동작시에 소모되는 전류의 양 및 소모전력을 줄일 수 있는 장점이 있다.

Claims (9)

  1. 반도체 메모리 장치에 있어서,
    프리차지 동작상태에서 제 1데이터 라인쌍 및 제 2데이터 라인쌍을 각각 소정의 전압레벨로 프리차지하는 프리차지회로;
    데이터를 수신하여 상기 데이터를 상기 제 1데이터 라인쌍으로 드라이빙하기 위한 데이터 입력 드라이버; 및,
    선택신호에 응답하여 상기 제 1데이터 라인쌍과 상기 제 2데이터 라인쌍을 연결 또는 단절시키고, 상기 선택신호에 응답하여 상기 제 1데이터 라인쌍 중의 하나의 라인을 상기 제 2데이터 라인쌍 중의 하나의 라인과 접속시키는 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 프리차지회로는
    제 1제어신호에 응답하여 상기 제 1데이터 라인쌍을 제 1전압레벨로 프리차지하는 제 1프리차지회로; 및,
    제 2제어신호에 응답하여 상기 제 2데이터 라인쌍을 제 2전압레벨로 프리차지하는 제 2프리차지회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 제 1전압레벨과 상기 제 2전압레벨은
    서로 다른 전압레벨인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 제어회로는
    상기 선택신호에 응답하여 상기 제 1데이터 라인쌍 중 하나의 라인의 전압레벨과 상기 제 2데이터 라인쌍 중 하나의 라인의 전압레벨이 상기 제 1전압레벨과상기 제 2전압레벨 사이의 소정의 전압레벨이 되도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 프리차지 동작상태에서 제 1데이터 라인쌍을 제 1전압레벨로 프리차지하는 제 1프리차지회로;
    프리차지 동작상태에서 제 2데이터 라인쌍을 제 2전압레벨로 프리차지하는 제 2프리차지회로;
    데이터를 수신하여 상기 데이터를 상기 제 1데이터 라인쌍으로 드라이빙하기 위한 데이터 입력 드라이버;
    상기 선택신호에 응답하여 상기 제 1데이터 라인쌍과 상기 제 2데이터 라인쌍을 연결 또는 단절시키는 스위치; 및,
    상기 선택신호에 응답하여 상기 제 1데이터 라인쌍 중의 하나의 라인과 상기 제 2데이터 라인쌍 중의 하나의 라인간에 차지를 공유하도록 하는 전하공유제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 제 1전압레벨과 상기 제 2전압레벨은
    서로 다른 전압레벨인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5항에 있어서, 상기 전하공유제어회로는
    상기 선택신호에 응답하여 상기 제 1데이터 라인쌍 중의 하나의 라인에서의전압레벨과 상기 제 2데이터 라인쌍 중의 하나의 라인에서의 전압레벨이 상기 제 1전압레벨 및 상기 제 2전압레벨 사이의 소정의 전압레벨인 것을 특징으로 하는 반도체 메모리 장치.
  8. 반도체 메모리장치에 있어서,
    제 1데이터 라인쌍;
    제 2데이터 라인쌍;
    상기 제 1데이터 라인쌍에 접속되고, 입력되는 데이터를 상기 제 1 데이터 라인쌍으로 드라이빙하기 위한 데이터 입력 드라이버; 및
    상기 제 1데이터 라인쌍과 상기 제 2데이터 라인쌍 사이에 접속되고, 프리차지 동작의 제 1단계에서 상기 제 1데이터 라인쌍 중의 하나의 라인과 상기 제 2데이터 라인쌍 중의 하나의 라인을 접속시키기 위한 전하공유(charge sharing) 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 제 1데이터 라인쌍은 프리차지 동작의 제 2단계에서 제 1전압레벨로 프리차지되고,
    상기 제 2데이터 라인쌍은 상기 프리차지 동작의 제 2단계에서 제 2전압레벨로 프리차지되고,
    상기 프리차지 동작의 제 1단계에서 서로 접속된 상기 제 1데이터 라인쌍 중의 한 라인과 상기 제 2데이터 라인쌍 중의 한 라인의 전압레벨은 상기 제 1전압레벨과 상기 제 2전압레벨사이의 소정의 전압레벨인 것을 특징으로 하는 반도체 메모리 장치.
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