KR100370958B1 - 이피롬의 읽기회로 - Google Patents

이피롬의 읽기회로 Download PDF

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Abstract

본 발명은 이피롬의 읽기회로에 관한 것으로, 종래에는 이피롬 셀의 출력경로에 규정전압 이상의 전압이 인가되어 읽기동작이 반복 수행될 경우에 프로그램되지 않은 셀이 프로그램 되어지는 현상이 발생함에 따라 고전압에서의 사용이 불가능한 문제점 있으며, 전원전압이 특정 레벨 이하로 떨어질 경우에 전압 부스터부의 전송게이트부가 완전이 턴-오프 되지 못하여 누설전류가 발생함에 따라 저전압에서 셀 데이터의 출력경로에 흐르는 전류특성을 향상시키는데 한계가 있는 문제점 있었다. 따라서, 본 발명에서는 이피롬 셀의 출력경로에 구비된 전압제한부를 통해 규정전압 이상의 전압이 인가되는 것을 방지함에 따라 고전압에서 적용이 가능함과 아울러 전원전압이 특정 레벨 이하로 떨어질 경우에 전압 부스터부의 전송게이트부에서 발생하는 누설전류 경로를 차단함에 따라 저전압에서 셀 데이터의 출력경로에 흐르는 전류특성을 향상시킬 수 있는 효과가 있다.

Description

이피롬의 읽기회로{READ CIRCUIT OF ELECTRICALLY PROGRAMMABLE READ ONLY MEMORY}
본 발명은 이피롬의 읽기회로에 관한 것으로, 특히 높은 전원전압에서 프로그램 되지 않은 셀이 프로그램 되는 불량을 방지함과 아울러 낮은 전원전압에서 동작특성을 향상시키기에 적당하도록 한 이피롬의 읽기회로에 관한 것이다.
도1은 종래 이피롬의 읽기회로도로서, 이에 도시한 바와같이 어드레스(ADD)를 디코딩하는 디코더부(10)와; 센스앰프 구동신호(SEN)와 저전압검출신호(low voltage detection, LVD)를 입력받아 전원전압(VDD)+문턱전압(threshold voltage, Vt) 만큼 승압된 전압을 출력하는 전압 부스터부(20)와; 상기 전압 부스터부(20)의 승압된 전압을 입력받아 상기 디코더부(10)의 출력신호를 승압하여 셀 어레이(40)의 해당 셀이 선택되도록 하는 드라이버부(30)와; 상기 센스앰프 구동신호(SEN)에 의해 구동되어 셀 어레이(40)의 선택된 셀로부터 데이터를 읽는 센스앰프(50)와; 상기 센스앰프(50)에 의해 읽혀진 데이터를 인버터(INV1)를 통해 입력받아 읽기신호(READ)에 동기하여 내부 버스(BUS)에 로딩하는 입출력 버퍼(60)로 구성된다.
이때, 상기 디코더부(10)는 셀 어레이(40)에서 선택된 셀 데이터의 출력경로를 형성하는 와이디코더(11)와; 셀 어레이(40)의 해당 셀을 선택하기 위한 칼럼디코더(12) 및 로우디코더(13)로 구성된다.
그리고, 상기 전압 부스터부(20)는 도2의 회로도에 도시한 바와같이 센스앰프 구동신호(SEN)와 저전압검출신호(LVD)를 앤드게이트(AND21)를 통해 입력받아 반전하는 인버터(INV21)와; 전원전압(VDD)과 접지 사이에 직렬접속된 피모스 및 엔모스 트랜지스터(PM21,NM21)로 이루어져 상기 인버터(INV21)의 출력을 반전하여 커패시터(C21)를 통해 출력단(OUT)에 인가하는 인버터부(INV22)와; 게이트가 접지에 접속되어 소스에 접속된 전원전압(VDD)을 드레인에 인가하는 피모스 트랜지스터(PM22)와; 상기 앤드게이트(AND21)의 출력을 게이트에 입력받는 피모스 트랜지스터(PM23) 및 상기 상기 앤드게이트(AND21)의 출력을 인버터(INV23)를 통해 게이트에 입력받는 엔모스 트랜지스터(NM22)가 상기 피모스 트랜지스터(PM22)의 드레인과 출력단(OUT) 사이에 병렬접속되어 상기 피모스 트랜지스터(PM22)의 드레인에 인가된 전원전압(VDD)을 출력단(OUT)에 인가 또는 차단하는 전송 게이트부(21)로 구성되며, 미설명 부호 'Ipath'는 승압시 발생하는 누설전류 경로(leakage current path)이다.
그리고, 상기 드라이버부(30)는 전압 부스터부(20)의 승압된 전압을 받아 상기 디코딩부(10)의 와이디코더(11), 컬럼디코더(12) 및 로우디코더(13)의 출력신호를 각각 승압하는 제1∼제3 드라이버(31∼33)로 구성된다.
그리고, 상기 셀 어레이(40)는 제1 드라이버(31)의 출력신호를 게이트에 입력받아 선택된 셀 데이터의 출력경로를 형성하는 엔모스 트랜지스터(NM41)와; 제2 드라이버(32)의 출력신호를 게이트에 선택적으로 입력받고, 드레인이 상기 엔모스 트랜지스터(NM41)의 소스에 공통접속된 비트라인 디코딩 트랜지스터(NMC0∼NMCn)와; 제3 드라이버(33)의 출력신호를 게이트에 공통으로 입력받고, 상기 비트라인 디코딩 트랜지스터(NMC0∼NMCn)의 소스와 접지 사이에 각각 접속된 이피롬 셀 트랜지스터(NME0∼NMEn)로 구성된다.
그리고, 상기 센스앰프(50)는 게이트에 인가되는 센스앰프 구동신호(SEN)가 인에이블(enable) 되기 전까지 소스에 접속된 전원전압(VDD)에 의해 드레인에 접속된 셀 데이터의 출력경로를 프리-차지(frecharge) 시키는 피모스 트랜지스터(PM51) 및 드레인에 접속된 센스앰프(50)의 출력경로를 프리-차지 시키는 피모스 트랜지스터(PM52)와; 소스가 전원전압(VDD)에 접속되고, 드레인이 셀 데이터의 출력경로에 접속된 피모스 트랜지스터(PM53) 및 드레인이 센스앰프(50)의 출력경로에 접속된 피모스 트랜지스터(PM54)의 게이트가 서로 접속됨과 아울러 그 접속점이 피모스 트랜지스터(PM53)의 드레인에 접속되며, 게이트에 센스앰프 구동신호(SEN)를 각각 입력받는 엔모스 트랜지스터(NM51∼NM53)가 상기 피모스 트랜지스터(PM54)의 드레인과 접지 사이에 직렬접속되어 센스앰프 구동신호(SEN)가 인에이블 되면, 셀 데이터의 출력경로에 흐르는 전류와 동일한 전류가 센스앰프(50)의 출력경로에 흐르도록 동작하는 전류미러(51)로 구성된다.
상기한 바와같이 구성된 종래 이피롬 읽기회로의 동작과정은 다음과 같다.
먼저, 디코더부(10)의 와이디코더(11), 칼럼디코더(12) 및 로우디코더(13)가 어드레스(ADD)를 각각 디코딩한 다음 드라이버부(30)의 제1∼제3 드라이버(31∼33)를 통해 셀 어레이(40)의 해당 셀을 선택한다.
이때, 센스앰프 구동신호(SEN)가 인에이블 되기 전까지 센스앰프(50)의 피모스 트랜지스터(PM51,PM52)는 각각 셀 데이터의 출력경로와 센스앰프(50)의 출력경로를 프리차지 시키고, 전압 부스터부(20)는 입력되는 저전압검출신호(LVD)에 의해전원전압(VDD)이 특정 레벨 이하로 떨어지는 것을 감지함과 아울러 피모스 트랜지스터(PM22), 전송게이트부(21), 커패시터(C21) 및 엔모스 트랜지스터(NM21)로 형성되는 경로를 통해 전원전압(VDD)을 커패시터(C21)에 차지시킨다.
그리고, 센스앰프 구동신호(SEN)가 인에이블 되고, 전원전압(VDD)이 특정 레벨 이상일 경우에 전압 부스터부(20)는 저전압검출신호(LVD)가 디세이블(disable) 상태이므로, 피모스 트랜지스터(PM22), 전송게이트부(21) 및 출력단(OUT)으로 형성되는 경로를 통해 드라이버부(30)의 제1∼제3 드라이버(31∼33)에 전원전압(VDD)을 공급한다. 이때, 센스앰프(50)의 피모스 트랜지스터(PM51,PM52)는 차단되어 프리차지가 종료되며, 엔모스 트랜지스터(NM51∼NM53)가 턴온되어 전류미러(51)가 구동됨으로써, 피모스 트랜지스터(PM53)의 드레인으로부터 셀 데이터의 출력경로로 흐르는 전류와 동일한 전류가 피모스 트랜지스터(PM54)의 드레인으로부터 센스앰프(50)의 출력경로로 흐르게 된다.
따라서, 셀 어레이(40)의 선택된 셀이 프로그램된 셀일 경우에는 피모스 트랜지스터(PM53)의 드레인으로부터 셀 데이터의 출력경로로 흐르는 전류가 미세하여 센스앰프(50)의 출력경로에 프리차지된 전압이 엔모스 트랜지스터(NM51∼NM53)를 통해 디스차지(discharge) 되므로, 인버터(INV1)는 고전위를 입출력 버퍼(60)에 출력한다. 반대로, 상기 셀 어레이(40)의 선택된 셀이 프로그램되지 않은 셀일 경우에는 피모스 트랜지스터(PM53)의 드레인으로부터 셀 데이터의 출력경로로 흐르는 전류와 동일한 전류가 센스앰프(50)의 출력경로에 흐르게 되므로, 인버터(INV1)는 저전위를 입출력 버퍼(60)에 출력한다.
한편, 상기 센스앰프 구동신호(SEN)가 인에이블 되고, 전원전압(VDD)이 특정 레벨 이하로 떨어질 경우에 전압 부스터부(20)는 저전압검출신호(LVD)가 인에이블 상태이므로, 출력단(OUT)에 인버터부(INV22) 피모스 트랜지스터(PM21)의 소스에 접속된 전원전압(VDD)과 커패시터(C21)에 차지된 전압이 더해진 2*VDD-Vt의 전압이 공급되며, 이때 전송게이트부(21) 피모스 트랜지스터(PM23)의 게이트에 인가되는 전압에 비해 드레인에 인가되는 전압이 높아지므로, 피모스 트랜지스터(PM23,PM22) 및 전원전압(VDD)의 경로(Ipath)로 누설전류가 발생함에 따라 출력단(OUT)의 2*VDD-Vt 전압이 점차 감소하여 VDD+Vt 전압으로 드라이버부(30)의 제1∼제3 드라이버(31∼33)에 공급됨으로써, 저전압에서 셀 데이터의 출력경로에 흐르는 전류특성을 향상시킨다. 한편, 센스앰프(50)의 동작과정은 상기 전원전압(VDD)이 특정 레벨 이상일 경우와 동일하다.
그러나, 상기한 바와같은 종래 이피롬의 읽기회로는 이피롬 셀의 출력경로에 규정전압 이상의 전압이 인가되어 읽기동작이 반복 수행될 경우에 프로그램되지 않은 셀이 프로그램 되어지는 현상이 발생함에 따라 고전압에서의 사용이 불가능한 문제점 있으며, 전원전압이 특정 레벨 이하로 떨어질 경우에 전압 부스터부의 전송게이트부가 완전이 턴-오프 되지 못하여 누설전류가 발생함에 따라 저전압에서 셀 데이터의 출력경로에 흐르는 전류특성을 향상시키는데 한계가 있는 문제점 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 높은 전원전압에서 프로그램 되지 않은 셀이 프로그램 되는불량을 방지함과 아울러 낮은 전원전압에서 동작특성을 향상시킬 수 있는 이피롬의 읽기회로를 제공하는데 있다.
도1은 종래 이피롬의 읽기회로도.
도2는 도1에 있어서, 전압 부스터부의 상세 회로도.
도3은 본 발명의 일 실시예를 보인 회로도.
도4는 도3에 있어서, 전압 부스터부의 상세 회로도.
***도면의 주요부분에 대한 부호의 설명***
10:디코딩부 30:드라이버부
40:셀 어레이 50:센스앰프
60:입출력 버퍼 100:전압 부스터부
200:전압제한부
상기한 바와같은 본 발명의 목적을 달성하기 위한 이피롬의 읽기회로는 어드레스를 디코딩하는 디코더부와; 센스앰프 구동신호와 저전압검출신호의 상태에 따라 선택적으로 승압된 전압을 출력하는 전압 부스터부와; 상기 전압 부스터부의 출력 전압을 입력받아 상기 디코더부의 출력신호에 따른 전압을 인가하여 셀 어레이의 해당 셀이 선택되도록 하는 드라이버부와; 상기 저전압 검출신호의 상태에 따라 셀 데이터의 출력경로에 인가되는 전압을 선택적으로 제한하는 전압제한부와; 상기 센스앰프 구동신호에 의해 구동되어 상기 전압제한부를 통하여 셀 데이터 출력경로로부터 셀 데이터를 읽는 센스앰프와; 상기 센스앰프에 의해 읽혀진 데이터를 인버터를 통해 입력받아 읽기신호에 동기하여 내부 버스에 로딩하는 입출력 버퍼를 구비하여 구성되는 것을 특징으로 한다.
이때, 상기 전압 부스터부는 센스앰프 구동신호와 저전압검출신호를 앤드게이트를 통해 입력받아 반전하는 제1인버터와; 전원전압과 접지 사이에 직렬접속된 제1피모스 및 제1엔모스 트랜지스터로 이루어져 제1인버터의 출력을 반전하여 커패시터를 통해 출력단에 인가하는 제2인버터와; 게이트가 접지되고, 소스가 전원전압에 접속된 제2피모스 트랜지스터와; 그 제2피모스 트랜지스터의 드레인과 접지 사이에 직렬접속된 제3피모스 및 제2엔모스 트랜지스터로 이루어져 엔드게이트의 출력을 입력받는 제3인버터와; 그 제3인버터의 출력을 게이트에 각각 입력받고, 소스가 접지된 제3엔모스 트랜지스터 및 드레인이 출력단에 접속된 제4피모스 트랜지스터와; 게이트가 제3엔모스 트랜지스터의 드레인과 제4피모스 트랜지스터의 소스에 접속된 제5피모스 트랜지스터 및 게이트에 상기 제3인버터의 출력을 입력받는 제4엔모스 트랜지스터가 상기 제2피모스 트랜지스터의 드레인과 출력단 사이에 병렬접속되어 그 제2피모스 트랜지스터의 드레인에 인가된 전원전압을 출력단에 인가 또는 차단하는 전송 게이트부를 구비하여 구성되는 것을 특징으로 한다.
그리고, 상기 전압제한부는 상기 저전압검출신호를 반전하는 제11인버터와; 전원전압과 접지사이에 직렬접속되며, 게이트가 서로 공통접속된 제11피모스, 제11엔모스 트랜지스터 및 게이트에 상기 제11인버터의 출력을 입력받는 제12엔모스 트랜지스터와; 상기 셀 어레이의 데이터 출력경로에 병렬접속되며, 게이트가 상기 제11피모스와 제11엔모스 트랜지스터의 드레인 접속점에 접속되는 제13엔모스 트랜지스터 및 게이트가 상기 제11인버터의 출력에 접속된 제12피모스 트랜지스터를 구비하여 구성되며, 상기 제13엔모스와 제12피모스 트랜지스터의 소스와 드레인 접속점이 상기 제11피모스와 제11엔모스 트랜지스터의 게이트 접속점에 접속되도록 구성된다.
상기한 바와같은 본 발명에 의한 이피롬의 읽기회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명에 의한 이피롬의 읽기회로를 일 실시예로 보인 회로도로서, 이에 도시한 바와같이 어드레스(ADD)를 디코딩하는 디코더부(10)와; 센스앰프 구동신호(SEN)와 저전압검출신호(LVD)를 입력받아 2*전원전압(VDD)-문턱전압(Vt) 만큼승압된 전압을 출력하는 전압 부스터부(100)와; 상기 전압 부스터부(100)의 승압된 전압을 입력받아 상기 디코더부(10)의 출력신호를 승압하여 셀 어레이(40)의 해당 셀이 선택되도록 하는 드라이버부(30)와; 상기 저전압 검출신호(LVD)의 상태에 따라 셀 데이터의 출력경로에 인가되는 전압을 선택적으로 제한하는 전압제한부(200)와; 상기 센스앰프 구동신호(SEN)에 의해 구동되어 상기 전압제한부(200)를 통하여 셀 데이터 출력경로로부터 셀 데이터를 읽는 센스앰프(50)와; 상기 센스앰프(50)에 의해 읽혀진 데이터를 인버터(INV1)를 통해 입력받아 읽기신호(READ)에 동기하여 내부 버스(BUS)에 로딩하는 입출력 버퍼(60)로 구성된다.
이때, 상기 디코더부(10), 드라이버부(30), 셀 어레이(40), 센스앰프(50) 및 입출력 버퍼(60)는 종래와 동일하게 구성되므로, 상세한 설명을 생략하기로 한다.
그리고, 상기 전압 부스터부(100)는 도4의 회로도에 도시한 바와같이 센스앰프 구동신호(SEN)와 저전압검출신호(LVD)를 앤드게이트(AND101)를 통해 입력받아 반전하는 인버터(INV101)와; 전원전압(VDD)과 접지 사이에 직렬접속된 피모스 및 엔모스 트랜지스터(PM101,NM101)로 이루어져 인버터(INV101)의 출력을 반전하여 커패시터(C101)를 통해 출력단(OUT)에 인가하는 인버터(INV102)와; 게이트가 접지되고, 소스가 전원전압(VDD)에 접속된 피모스 트랜지스터(PM102)와; 상기 피모스 트랜지스터(PM102)의 드레인과 접지 사이에 직렬접속된 피모스 및 엔모스 트랜지스터(PM103,NM102)로 이루어져 엔드게이트(AND101)의 출력을 입력받는 인버터(INV103)와; 상기 인버터(INV103)의 출력을 게이트에 각각 입력받고, 소스가 접지된 엔모스 트랜지스터(NM103) 및 드레인이 출력단(OUT)에 접속된 피모스 트랜지스터(PM104)와; 게이트가 상기 엔모스 트랜지스터(NM103)의 드레인과 피모스 트랜지스터(PM104)의 소스에 공통 접속된 피모스 트랜지스터(PM105) 및 게이트에 상기 인버터(INV103)의 출력을 입력받는 엔모스 트랜지스터(NM104)가 상기 피모스 트랜지스터(PM102)의 드레인과 출력단(OUT) 사이에 병렬 접속되어 그 피모스 트랜지스터(PM102)의 드레인에 인가된 전원전압(VDD)을 출력단(OUT)에 인가 또는 차단하는 전송 게이트부(101)를 구비하여 구성되는 것을 특징으로 한다.
그리고, 상기 전압제한부(200)는 상기 저전압검출신호(LVD)를 반전하는 인버터(INV201)와; 전원전압(VDD)과 접지사이에 직렬 접속되며, 게이트가 서로 공통접속된 피모스, 엔모스 트랜지스터(PM201,NM201) 및 게이트에 상기 인버터(INV201)의 출력을 입력받는 엔모스 트랜지스터(NM202)와; 상기 셀 어레이(40)의 데이터 출력경로에 병렬 접속되며, 게이트가 상기 피모스와 엔모스 트랜지스터(PM201,NM201)의 드레인 접속점에 공통 접속되는 엔모스 트랜지스터(NM203) 및 게이트가 상기 인버터(INV201)의 출력에 접속된 피모스 트랜지스터(PM202)를 구비하여 구성되며, 상기 엔모스와 피모스 트랜지스터(NM203,PM202)의 소스와 드레인 접속점이 상기 피모스 및 엔모스 트랜지스터(PM201,NM201)의 게이트 접속점에 접속되도록 구성된다.
상기한 바와같이 구성된 본 발명에 의한 이피롬 읽기회로의 동작과정은 다음과 같다.
먼저, 디코더부(10)의 와이디코더(11), 칼럼디코더(12) 및 로우디코더(13)가 어드레스(ADD)를 각각 디코딩한 다음 드라이버부(30)의 제1∼제3 드라이버(31∼33)를 통해 셀 어레이(40)의 해당 셀을 선택한다.
이때, 센스앰프 구동신호(SEN)가 인에이블 되기 전까지 센스앰프(50)의 피모스 트랜지스터(PM51,PM52)는 각각 셀 데이터의 출력경로와 센스앰프(50)의 출력경로를 프리차지 시키고, 전압 부스터부(100)는 입력되는 저전압검출신호(LVD)에 의해 전원전압(VDD)이 특정 레벨 이하로 떨어지는 것을 감지함과 아울러 피모스 트랜지스터(PM102), 전송게이트부(101), 커패시터(C101) 및 엔모스 트랜지스터(NM101)로 형성되는 경로를 통해 전원전압(VDD)을 커패시터(C101)에 차지시킨다.
그리고, 센스앰프 구동신호(SEN)가 인에이블 되고, 전원전압(VDD)이 특정 레벨 이상일 경우에 전압 부스터부(100)는 저전압검출신호(LVD)가 디세이블 상태이므로, 피모스 트랜지스터(PM102), 전송게이트부(101) 및 출력단(OUT)으로 형성되는 경로를 통해 드라이버부(30)의 제1∼제3 드라이버(31∼33)에 전원전압(VDD)을 공급함으로써, 셀 어레이(40)에서 선택된 셀 데이터의 프로그램 여부에 따른 전류가 셀 데이터의 출력경로로 흐르게 된다.
이때, 전압제한부(200)는 저전압검출신호(LVD)를 반전하는 인버터(INV201)에 의해 피모스 트랜지스터(PM202)가 차단됨과 아울러 엔모스 트랜지스터(NM202)가 턴온되므로, 프로그램되지 않은 셀의 경우에는 셀 데이터의 출력경로에 흐르는 전류가 많아짐에 따라 소스가 엔모스 트랜지스터(NM202)를 통해 접지된 엔모스 트랜지스터(NM201)의 턴온되는 비율이 피모스 트랜지스터(PM201)에 비해 커지게 되어 엔모스 트랜지스터(NM203)의 턴온되는 비율을 감소시킴으로써, 셀 데이터의 출력경로에 규정전압 이상이 인가되지 않도록 제한한다.
반대로, 프로그램된 셀의 경우에는 셀 데이터의 출력경로에 흐르는 전류가미세하여 전압이 미세함에 따라 소스가 전원전압(VDD)에 접속된 피모스 트랜지스터(PM201)의 턴온되는 비율이 엔모스 트랜지스터(NM201)에 비해 커지게 되어 엔모스 트랜지스터(NM203)의 턴온되는 비율을 향상시킴으로써, 전체 회로 동작에 크게 영향을 미치지 않는다.
따라서, 센스앰프(50)의 피모스 트랜지스터(PM51,PM52)는 차단되어 프리차지가 종료되며, 엔모스 트랜지스터(NM51∼NM53)가 턴온되어 전류미러(51)가 구동됨으로써, 상기 전압제한부(200)를 통해 제어되는 셀 데이터에 따른 전류와 동일한 전류가 피모스 트랜지스터(PM54)의 드레인으로부터 센스앰프(50)의 출력경로로 흐르게 되고, 이와같은 셀 데이터에 따른 전류는 인버터(INV1)를 통해 입출력 버퍼(60)에 출력된다.
한편, 상기 센스앰프 구동신호(SEN)가 인에이블 되고, 전원전압(VDD)이 특정 레벨 이하로 떨어질 경우에 전압 부스터부(100)는 저전압검출신호(LVD)가 인에이블 상태이므로, 출력단(OUT)에 인버터(INV102) 피모스 트랜지스터(PM101)의 소스에 접속된 전원전압(VDD)과 커패시터(C101)에 차지된 전압이 더해진 2*VDD-Vt의 전압이 공급되며, 이때 엔모스 트랜지스터(NM103)는 턴오프되고, 출력단(OUT)에 접속된 피모스 트랜지스터(PM104)가 턴온되므로, 상기 2*VDD-Vt의 전압이 전송게이트부(101)의 피모스 트랜지스터(PM23) 게이트에 공급되어 종래와 같은 누설경로(Ipath)가 발생하지 않게 된다.
이때, 전압제한부(200)는 저전압검출신호(LVD)를 반전하는 인버터(INV201)에 의해 피모스 트랜지스터(PM202)가 턴온됨과 아울러 엔모스 트랜지스터(NM202)가 턴오프되므로, 회로동작에 영향을 미치지 않게 된다.
한편, 센스앰프(50)의 동작과정은 상기 전원전압(VDD)이 특정 레벨 이상일 경우와 동일하다.
상기한 바와같은 본 발명에 의한 이피롬의 읽기회로는 이피롬 셀의 출력경로에 구비된 전압제한부를 통해 규정전압 이상의 전압이 인가되는 것을 방지함에 따라 고전압에서 적용이 가능함과 아울러 전원전압이 특정 레벨 이하로 떨어질 경우에 전압 부스터부의 전송게이트부에서 발생하는 누설전류 경로를 차단함에 따라 저전압에서 셀 데이터의 출력경로에 흐르는 전류특성을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 어드레스를 디코딩하는 디코더부와; 센스앰프 구동신호와 저전압검출신호의 상태에 따라 선택적으로 승압된 전압을 출력하는 전압 부스터부와; 상기 전압 부스터부의 출력 전압을 입력받아 상기 디코더부의 출력신호에 따른 전압을 인가하여 셀 어레이의 해당 셀이 선택되도록 하는 드라이버부와; 상기 저전압 검출신호의 상태에 따라 셀 데이터의 출력경로에 인가되는 전압을 선택적으로 제한하는 전압제한부와; 상기 센스앰프 구동신호에 의해 구동되어 상기 전압제한부를 통하여 셀 데이터 출력경로로부터 셀 데이터를 읽는 센스앰프와; 상기 센스앰프에 의해 읽혀진 데이터를 인버터를 통해 입력받아 읽기신호에 동기하여 내부 버스에 로딩하는 입출력 버퍼를 구비하여 구성되는 것을 특징으로 하는 이피롬의 읽기회로.
  2. 제 1 항에 있어서, 상기 전압 부스터부는 센스앰프 구동신호와 저전압검출신호를 앤드게이트를 통해 입력받아 반전하는 제1인버터와; 전원전압과 접지 사이에 직렬접속된 제1피모스 및 제1엔모스 트랜지스터로 이루어져 제1인버터의 출력을 반전하여 커패시터를 통해 출력단에 인가하는 제2인버터와; 게이트가 접지되고, 소스가 전원전압에 접속된 제2피모스 트랜지스터와; 그 제2피모스 트랜지스터의 드레인과 접지 사이에 직렬접속된 제3피모스 및 제2엔모스 트랜지스터로 이루어져 엔드게이트의 출력을 입력받는 제3인버터와; 그 제3인버터의 출력을 게이트에 각각 입력받고, 소스가 접지된 제3엔모스 트랜지스터 및 드레인이 출력단에 접속된 제4피모스 트랜지스터와; 게이트가 제3엔모스 트랜지스터의 드레인과 제4피모스 트랜지스터의 소스에 접속된 제5피모스 트랜지스터 및 게이트에 상기 제3인버터의 출력을 입력받는 제4엔모스 트랜지스터가 상기 제2피모스 트랜지스터의 드레인과 출력단 사이에 병렬접속되어 그 제2피모스 트랜지스터의 드레인에 인가된 전원전압을 출력단에 인가 또는 차단하는 전송 게이트부를 구비하여 구성되는 것을 특징으로 하는 이피롬의 읽기회로.
  3. 제 1 항에 있어서, 상기 전압제한부는 상기 저전압검출신호를 반전하는 제11인버터와; 전원전압과 접지사이에 직렬접속되며, 게이트가 서로 공통접속된 제11피모스, 제11엔모스 트랜지스터 및 게이트에 상기 제11인버터의 출력을 입력받는 제12엔모스 트랜지스터와; 상기 셀 어레이의 데이터 출력경로에 병렬접속되며, 게이트가 상기 제11피모스와 제11엔모스 트랜지스터의 드레인 접속점에 접속되는 제13엔모스 트랜지스터 및 게이트가 상기 제11인버터의 출력에 접속된 제12피모스 트랜지스터를 구비하여 구성되며, 상기 제13엔모스와 제12피모스 트랜지스터의 소스와 드레인 접속점이 상기 제11피모스와 제11엔모스 트랜지스터의 게이트 접속점에 접속되도록 구성되는 것을 특징으로 하는 이피롬의 읽기회로.
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