KR102211054B1 - 프리차지 회로 및 그것을 포함하는 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제2 데이터 라인 및 제1 데이터 라인을 통해 전송된 데이터를 저장하도록 구성된 메모리 및 라이트 신호에 근거하여, 상기 제2 데이터 라인을 제1 전압의 레벨로 프리차지하고 상기 제1 데이터 라인을 상기 제1 전압의 레벨보다 높은 제2 전압의 레벨로 프리차지하도록 구성된 프리차지부를 포함한다.

Description

프리차지 회로 및 그것을 포함하는 반도체 장치{PRECHARGE CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 데이터 라인을 프리차지하는 반도체 장치에 관한 것이다.
반도체 장치, 그 중에서도 반도체 메모리 장치는 데이터를 저장하는 용도로 사용될 수 있다. 반도체 메모리 장치는 그 타입을 크게 불휘발성과 휘발성으로 구분할 수 있다.
불휘발성 반도체 메모리 장치는 반도체 장치에 전원이 인가되지 않더라도 저장된 데이터는 소실되지 않고 유지될 수 있다. 그 예로서, 플래시 메모리 장치, FeRAM(ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등이 해당될 수 있다.
휘발성 반도체 메모리 장치는 반도체 장치에 전원이 인가되지 않는다면 전원이 인가되는 동안 저장되었던 데이터는 소실될 수 있다. 휘발성 메모리 장치는 비교적 빠른 처리 속도에 기반하여, 데이터 처리 시스템에서 일반적으로 버퍼 메모리 장치, 캐시 메모리 장치, 동작 메모리 장치 등의 용도로 사용될 수 있다. 휘발성 메모리 장치의 예로서, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등이 해당될 수 있다.
반도체 메모리 장치의 동작 성능은, 예를 들어, 처리 속도 및 전력 소모량을 기준으로 판단될 수 있다. 따라서, 반도체 메모리 장치는 더 높은 처리 속도와 더 낮은 전력 소모량을 실현시킬 수 있도록 개발되는 추세에 있다.
실시 예는 데이터 라인을 프리차지하는데 소모되는 전력량을 줄일 수 있는 반도체 장치를 제공하는데 있다.
실시 예에 따른 반도체 장치는 제2 데이터 라인 및 제1 데이터 라인을 통해 전송된 데이터를 저장하도록 구성된 메모리, 및 라이트 신호에 근거하여 상기 제2 데이터 라인을 제1 전압의 레벨로 프리차지하고 상기 제1 데이터 라인을 상기 제1 전압의 레벨보다 높은 제2 전압의 레벨로 프리차지하도록 구성된 프리차지부를 포함할 수 있다.
실시 예에 따른 반도체 장치는 데이터를 전송하는 데이터 라인, 및 리드 신호에 근거하여 상기 데이터 라인을 코어 전압의 레벨로 프리차지하도록 구성된 프리차지부를 포함하되, 상기 프리차지부는 상기 리드 신호에 근거하여, 상기 코어 전압을 공급하기 전에 설정 시간 동안 상기 데이터 라인으로 외부 전압을 공급하고, 상기 외부 전압의 레벨은 상기 코어 전압의 레벨보다 높을 수 있다.
실시 예에 따른 반도체 장치의 프리차지 회로는 라이트 신호 및 리드 신호에 근거하여 제1 내지 제4 프리차지 신호들을 생성하도록 구성된 제어부, 상기 제2 내지 제4 프리차지 신호들에 각각 응답하여 제2 데이터 라인으로 제1 내지 제3 전압들을 각각 공급하도록 구성된 제2 내지 제4 전압 공급부들, 및 상기 제1 프리차지 신호에 응답하여 제1 데이터 라인으로 상기 제2 전압을 공급하도록 구성된 제1 전압 공급부를 포함하되, 제1 내지 제3 전압들 중에서 상기 제3 전압의 레벨이 가장 높고 상기 제1 전압의 레벨이 가장 낮을 수 있다.
실시 예에 따른 반도체 장치는 데이터 라인을 프리차지하는데 소모되는 전력량을 줄일 수 있다.
도1은 실시 예에 따른 반도체 장치를 개략적으로 도시한 블록도,
도2 및 도3은 도1에 도시된 프리차지부의 동작을 간략하게 설명하기 위한 순서도,
도4는 도1에 도시된 프리차지부를 개략적으로 도시한 블록도,
도5는 도4에 도시된 제어부를 개략적으로 도시한 블록도,
도6은 도5에 도시된 제1 공급 제어부를 상세하게 도시한 회로도,
도7은 도5에 도시된 제2 공급 제어부를 상세하게 도시한 회로도,
도8은 도5에 도시된 제3 공급 제어부를 상세하게 도시한 회로도,
도9는 도5에 도시된 제4 공급 제어부를 상세하게 도시한 회로도,
도10은 도4에 도시된 제2 전압 공급부를 상세하게 도시한 회로도,
도11은 도1에 도시된 반도체 장치의 동작 방법을 설명하기 위한 타이밍도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 실시 예에 따른 반도체 장치(10)를 개략적으로 도시한 블록도이다.
반도체 장치(10)는 메모리(100), 프리차지부(200), 제1 전달부(300) 및 제2 전달부(400)를 포함할 수 있다.
메모리(100)는 적어도 하나의 제1 데이터 라인(IO1)과 전기적으로 연결될 수 있고, 외부 장치(미도시)로부터 입력되어 적어도 하나의 제3 데이터 라인(IO3), 적어도 하나의 제2 데이터 라인(IO2) 및 적어도 하나의 제1 데이터 라인(IO1)을 통해 전송된 데이터를 저장하도록 구성될 수 있다. 메모리(100)는 복수의 메모리 셀들로 구성된 메모리 셀 어레이(미도시)를 포함할 수 있다.
프리차지부(200)는 라이트 신호(WT)에 근거하여, 제2 데이터 라인(IO2)을 제1 전압(V1)의 레벨로 프리차지하고 제1 데이터 라인(IO1)을 제2 전압(V2)의 레벨로 프리차지하도록 구성될 수 있다. 프리차지부(200)는 리드 신호(RD)에 근거하여, 제2 데이터 라인(IO2)을 제2 전압(V2)의 레벨로 프리차지하도록 구성될 수 있다. 실시 예에 따라, 프리차지부(200)는 리드 신호(RD)에 근거하여, 제2 전압(V2)을 공급하기 전에 설정 시간 동안, 즉, 오버드라이빙 시간 동안 제2 데이터 라인(IO2)으로 제3 전압(V3)을 공급할 수 있다.
프리차지부(200)는 클럭 신호(CLK), 라이트 신호(WT) 및 리드 신호(RD)에 근거하여, 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)을 프리차지할 수 있다. 라이트 신호(WT)는 외부 장치로부터 제공된 라이트 커맨드에 응답하여 반도체 장치(10) 내부에서 생성된 신호일 수 있다. 리드 신호(RD)는 외부 장치로부터 제공된 리드 커맨드에 응답하여 반도체 장치(10) 내부에서 생성된 신호일 수 있다. 라이트 신호(WT) 또는 리드 신호(RD)의 인에이블 구간이 발생하는 경우, 데이터가 메모리(100)에 라이트되거나 메모리(100)로부터 리드될 수 있다.
프리차지부(200)는 라이트 신호(WT)의 인에이블 구간이 연속적으로 발생하는지 여부에 근거하여, 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)으로 전압들을 공급하지 않거나 공급할 수 있다. 다른 말로 하면, 프리차지부(200)는 라이트 신호(WT)를 참조하여 메모리(100)에 대해 라이트 동작이 연속적으로 수행되는지를 모니터함으로써, 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)에 대해 프리차지 동작을 수행하지 않거나 수행할 수 있다.
구체적으로, 프리차지부(200)는 라이트 신호(WT)의 제1 인에이블 구간이 발생하는 경우, 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)에 대해 전압 공급을 중단할 수 있다. 프리차지부(200)는 라이트 신호(WT)의 제1 인에이블 구간이 발생한 이후부터 소정의 시간 내에 라이트 신호(WT)의 제2 인에이블 구간이 발생하는 경우, 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)에 대해 전압 공급을 계속 중단할 수 있다. 프리차지부(200)는 라이트 신호(WT)의 제2 인에이블 구간이 발생한 이후에도 후속 인에이블 구간이 연속적으로 발생하는지 여부에 따라 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)에 대해 전압 공급을 계속 중단할 수 있다. 소정의 시간은 반도체 장치(10)의 스펙으로서 정의된 시간일 수 있고, 라이트 신호(WT)가 인에이블된 때로부터 그 다음으로 인에이블될 때까지 걸리는 시간일 수 있다.
프리차지부(200)는 라이트 신호(WT)의 제1 인에이블 구간이 발생한 이후부터 소정의 시간 내에 라이트 신호(WT)의 제2 인에이블 구간이 발생하지 않은 경우, 제1 데이터 라인(IO1)으로 제2 전압(V2)을 공급하고 제2 데이터 라인(IO2)으로 제1 전압(V1)을 공급할 수 있다. 제2 전압(V2)의 레벨은 제1 전압(V1)의 레벨보다 높을 수 있다. 제1 전압(V1)은, 예를 들어, 메모리(100)의 메모리 셀들과 연결된 비트라인(미도시)을 프리차지할 때 비트라인으로 공급되는 프리차지 전압일 수 있다. 제2 전압(V2)은, 예를 들어, 반도체 장치(10)의 코어 영역에 인가되는 코어 전압일 수 있다.
프리차지부(200)는 리드 신호(RD)의 인에이블 구간이 발생하는 경우 제2 데이터 라인(IO2)으로 제2 전압(V2)을 공급할 수 있다. 실시 예에 따라, 프리차지부(200)는 리드 신호(RD)에 근거하여, 제2 전압(V2)을 공급하기 전에 오버드라이빙 시간 동안 제2 데이터 라인(IO2)으로 제3 전압(V3)을 공급할 수 있다. 제3 전압(V3)의 레벨은 제2 전압(V2)의 레벨보다 높을 수 있다. 제3 전압(V3)은, 예를 들어, 외부 장치로부터 반도체 장치(10)로 인가되는 외부 전압일 수 있다.
제1 전달부(300)는 데이터 전달을 위해서 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)을 서로 연결할 수 있다. 제2 전달부(400)는 데이터 전달을 위해서 제2 데이터 라인(IO2) 및 제3 데이터 라인(IO3)을 서로 연결할 수 있다. 제1 및 제2 전달부들(300, 400) 각각은 데이터를 차동 증폭하여 전달하거나 또는 그대로 전달할 수 있다. 외부 장치로부터 입력되고 제3 데이터 라인(IO3)을 통해 전송된 데이터는 제2 전달부(400) 및 제1 전달부(300)에 의해 제2 데이터 라인(IO2) 및 제1 데이터 라인(IO1)으로 전달되고, 메모리(100)에 저장될 수 있다. 데이터가 메모리(100)로부터 독출된 경우에는 입력 경로와 반대 방향으로 전달되어 외부 장치로 출력될 수 있다.
제1 데이터 라인(IO1)은, 예를 들어, 세그먼트 데이터 라인일 수 있다. 제2 데이터 라인(IO2)은, 예를 들어, 로컬 데이터 라인일 수 있다. 제3 데이터 라인(IO3)은, 예를 들어, 글로벌 데이터 라인일 수 있다.
도2 및 도3은 도1에 도시된 프리차지부(200)의 동작을 간략하게 설명하기 위한 순서도이다.
도2는 라이트 신호의 인에이블 구간 발생 시의 프리차지부(200)의 동작을 도시한다.
S110 단계에서, 라이트 신호(WT)의 제1 인에이블 구간이 발생할 수 있다.
S120 단계에서, 프리차지부(200)는 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)에 대해 전압 공급을 중단할 수 있다. 이후, 제2 데이터 라인(IO2) 및 제1 데이터 라인(IO1)을 통해 데이터가 전송되고, 전송된 데이터는 메모리(100)에 저장될 것이다.
S130 단계에서, 라이트 신호(WT)의 후속 인에이블 구간이 제1 인에이블 구간 발생 시부터 소정의 시간 내에 발생하는지 여부에 따라 절차가 진행될 수 있다.
라이트 신호(WT)의 후속 인에이블 구간이 제1 인에이블 구간 발생 시부터 소정의 시간 내에 발생하는 경우(예), 절차는 S120 단계로 진행될 수 있다. 즉, 제2 데이터 라인(IO2) 및 제1 데이터 라인(IO1)을 통해서 후속 데이터가 전송될 것이기 때문에, 프리차지부(200)는 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)에 대해 전압 공급을 계속 중단할 수 있다. 절차는 다시 S130단계에서 라이트 신호(WT)의 후속 인에이블 구간의 발생 여부에 따라 진행될 수 있다.
라이트 신호(WT)의 후속 인에이블 구간이 소정의 시간 내에 발생하지 않은 경우(아니오), 절차는 S140 단계로 진행될 수 있다.
S140 단계에서, 프리차지부(200)는 제1 데이터 라인(IO1)을 제2 전압(V2)의 레벨로 프리차지하고, 제2 데이터 라인(IO2)을 제1 전압(V1)의 레벨로 프리차지할 수 있다. 제2 전압(V2)의 레벨은 제1 전압(V1)의 레벨보다 높을 수 있다.
도2의 절차는, S130 단계에서 라이트 신호(WT)의 후속 인에이블 구간이 제1 인에이블 구간 발생 시부터 소정의 시간 내에 발생하지 않고, 소정의 시간 이후에 발생한 경우 동일하게 반복될 수 있다. 구체적으로, S130 단계에서 후속 인에이블 구간이 소정의 시간 내에 발생하지 않았으므로, 절차는 S140 단계로 진행될 것이다. 그리고, 소정의 시간 이후에 발생한 라이트 신호(WT)의 후속 인에이블 구간은 S110 단계의 제1 인에이블 구간에 대응되고 절차가 진행될 것이다.
도3은 리드 신호의 인에이블 구간 발생 시의 프리차지부(200)의 동작을 도시한다. 예를 들어, 도3에 도시된 절차는 도2의 절차에 이어서 수행될 수 있고, 이러한 경우 S210 단계 시작 전 제1 데이터 라인(IO1)은 제2 전압(V2)의 레벨로 프리차지된 상태이고, 제2 데이터 라인(IO2)은 제1 전압(V1)의 레벨로 프리차지된 상태일 수 있다.
S210 단계에서, 리드 신호(RD)의 인에이블 구간이 발생할 수 있다.
S220 단계에서, 프리차지부(200)는 오버드라이빙 시간 동안 제2 데이터 라인(IO2)으로 제3 전압(V3)을 공급할 수 있다. 제3 전압(V3)의 레벨은 제2 전압(V2)의 레벨보다 높을 수 있다.
S230 단계에서, 프리차지부(200)는 오버드라이빙 시간 이후 제2 데이터 라인(IO2)을 제2 전압(V2)의 레벨로 프리차지할 수 있다. 이후, 메모리(100)로부터 독출된 데이터는 제2 전압(V2)의 레벨로 프리차지된 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)을 통해 전하 공유에 의해 전달되어 외부 장치로 출력될 것이다.
본 발명에서, 프리차지부(200)가 라이트 동작의 연속 수행 동안, 즉, 라이트 신호(WT)의 인에이블 구간이 발생한 이후부터 소정의 시간 내에 후속 인에이블 구간이 연속적으로 발생하는 동안, 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)에 대해 프리차지 동작을 계속 수행하지 않음으로써, 반도체 장치(10)의 소모 전력이 절감될 수 있다. 프리차지부(200)는, 라이트 동작의 연속 수행이 종료되면, 리드 동작이 개시되기 전까지 제2 데이터 라인(IO2)을 제1 데이터 라인(IO1)보다 낮은 레벨의 전압으로 약하게 프리차지함으로써, 피크 전류가 유발되지 않고 전류 누설에 의한 전압 레벨의 강하가 방지될 수 있다. 프리차지부(200)는 리드 동작 개시 시 제2 데이터 라인(IO2)을 비로소 강하게 프리차지하고, 이로써 데이터는 전하 공유에 의해 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)을 통해 전달될 수 있다. 실시 예에 따라, 프리차지부(200)는 리드 동작이 개시되는 경우 제2 데이터 라인(IO2)을 오버 드라이빙함으로써, 제2 데이터 라인(IO2)의 전압 레벨을 보다 신속하게 상승시킬 수 있다.
도4는 도1에 도시된 프리차지부(200)를 개략적으로 도시한 블록도이다.
프리차지부(200)는 제어부(210) 및 제1 내지 제4 전압 공급부들(220~250)을 포함할 수 있다.
제어부(210)는 클럭 신호(CLK), 라이트 신호(WT) 및 리드 신호(RD)에 근거하여, 제1 내지 제4 프리차지 신호들(PCG1~PCG4)을 생성할 수 있다.
제어부(210)는 라이트 신호(WT)의 인에이블 구간이 연속적으로 발생하는지 여부에 근거하여, 제1 프리차지 신호(PCG1)를 생성할 수 있다. 제어부(210)는 라이트 신호(WT)의 제1 인에이블 구간에 근거하여, 제1 프리차지 신호(PCG1)를 디스에이블시킬 수 있다. 제어부(210)는 제1 인에이블 구간이 발생한 이후부터 소정의 시간 내에 라이트 신호(WT)의 제2 인에이블 구간이 발생하는 경우, 제1 프리차지 신호(PCG1)를 계속 디스에이블시킬 수 있다. 제어부(210)는 제1 인에이블 구간이 발생한 이후부터 소정의 시간 내에 라이트 신호(WT)의 제2 인에이블 구간이 발생하지 않는 경우, 제1 프리차지 신호(PCG1)를 인에이블시킬 수 있다. 제어부(210)는 리드 신호(RD)의 인에이블 구간에 근거하여, 데이터 전송 시간 동안 제1 프리차지 신호(PCG1)를 디스에이블시킬 수 있다.
제어부(210)는 라이트 신호(WT)의 인에이블 구간이 연속적으로 발생하는지 여부에 근거하여, 제2 프리차지 신호(PCG2)를 생성할 수 있다. 제어부(210)는 라이트 신호(WT)의 제1 인에이블 구간에 근거하여, 제2 프리차지 신호(PCG2)를 디스에이블시킬 수 있다. 제어부(210)는 제1 인에이블 구간이 발생한 이후부터 소정의 시간 내에 라이트 신호(WT)의 제2 인에이블 구간이 발생하지 않는 경우, 제2 프리차지 신호(PCG2)를 인에이블시킬 수 있다. 제어부(210)는 리드 신호(RD)의 인에이블 구간에 근거하여, 제2 프리차지 신호(PCG2)를 디스에이블시킬 수 있다.
제어부(210)는 라이트 신호(WT)의 인에이블 구간에 근거하여, 제3 프리차지 신호(PCG3)를 디스에이블시킬 수 있다. 제어부(210)는 리드 신호(RD)의 인에이블 구간에 근거하여, 오버드라이빙 시간 경과 후에 제3 프리차지 신호(PCG3)를 인에이블시킬 수 있다. 제어부(210)는 리드 신호(RD)의 인에이블 구간에 근거하여, 데이터 전송 시간 동안 제3 프리차지 신호(PCG3)를 디스에이블시킬 수 있다.
제어부(210)는 리드 신호(RD)의 인에이블 구간에 근거하여, 제3 프리차지 신호(PCG3)를 인에이블시키기 전에 오버드라이빙 시간 동안 제4 프리차지 신호(PCG4)를 인에이블시킬 수 있다.
제1 전압 공급부(220)는 제1 프리차지 신호(PCG1)에 근거하여, 제1 데이터 라인(IO1)으로 제2 전압(V2)을 공급할 수 있다.
제2 전압 공급부(230)는 제2 프리차지 신호(PCG2)에 근거하여, 제2 데이터 라인(IO2)으로 제1 전압(V1)을 공급할 수 있다.
제3 전압 공급부(240)는 제3 프리차지 신호(PCG3)에 근거하여, 제2 데이터 라인(IO2)으로 제2 전압(V2)을 공급할 수 있다.
제4 전압 공급부(250)는 제4 프리차지 신호(PCG4)에 근거하여, 제2 데이터 라인(IO2)으로 제3 전압(V3)을 공급할 수 있다.
도5는 도4에 도시된 제어부(210)를 개략적으로 도시한 블록도이다.
제어부(210)는 제1 내지 제3 신호 생성부들(211~213)과 제1 내지 제4 공급 제어부들(214~217)을 포함할 수 있다.
제1 신호 생성부(211)는 클럭 신호(CLK)와 라이트 신호(WT)에 근거하여, 감지 신호(DTT)를 생성할 수 있다. 감지 신호(DTT)는 라이트 신호(WT)의 인에이블 구간의 연속적인 발생에 대한 정보를 포함할 수 있다. 다른 말로 하면, 감지 신호(DTT)는 연속적인 라이트 동작의 수행 여부에 대한 정보를 포함할 수 있다. 제1 신호 생성부(211)는 라이트 신호(WT)의 제1 인에이블 구간에 근거하여, 감지 신호(DTT)를 인에이블시킬 수 있다. 제1 신호 생성부(211)는 제1 인에이블 구간이 발생한 이후부터 소정의 시간 내에 라이트 신호(WT)의 제2 인에이블 구간이 발생하는 경우, 감지 신호(DTT)를 계속 인에이블시킬 수 있다. 제1 신호 생성부(211)는 제2 인에이블 구간이 발생한 이후부터 소정의 시간 내에 라이트 신호(WT)의 후속 인에이블 구간이 발생하는 경우, 감지 신호(DTT)를 계속 인에이블시킬 수 있다. 제1 신호 생성부(211)는 제1 인에이블 구간이 발생한 이후부터 소정의 시간 내에 라이트 신호(WT)의 제2 인에이블 구간이 발생하지 않는 경우, 감지 신호(DTT)를 디스에이블시킬 수 있다.
제2 신호 생성부(212)는 라이트 신호(WT) 및 리드 신호(RD)에 근거하여, 라이트 스트로브 신호(WTS)를 생성할 수 있다. 라이트 스트로브 신호(WTS)는 라이트 동작 또는 리드 동작의 개시 여부에 대한 정보를 포함할 수 있다. 제2 신호 생성부(212)는 라이트 신호(WT)의 인에이블 구간에 근거하여, 라이트 스트로브 신호(WTS)를 인에이블시킬 수 있다. 제2 신호 생성부(212)는 리드 신호(RD)의 인에이블 구간에 근거하여, 라이트 스트로브 신호(WTS)를 디스에이블시킬 수 있다.
제3 신호 생성부(213)는 라이트 신호(WT) 또는 리드 신호(RD)에 근거하여, 프리차지 준비 신호(PRPCG)를 생성할 수 있다. 프리차지 준비 신호(PRPCG)는 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)을 통해 데이터가 전송되는 타이밍에 대한 정보를 포함할 수 있다. 제3 신호 생성부(213)는 라이트 신호(WT) 또는 리드 신호(RD)의 인에이블 구간에 근거하여, 프리차지 준비 신호(PRPCG)를 데이터 전송 시간 동안 디스에이블시킬 수 있다.
제1 공급 제어부(214)는 감지 신호(DTT) 및 프리차지 준비 신호(PRPCG)에 근거하여, 제1 프리차지 신호(PCG1)를 생성할 수 있다. 제1 공급 제어부(214)는 라이트 신호(WT)의 인에이블 구간의 연속적인 발생 및 데이터 전송 타이밍에 근거하여, 제2 전압(V2)이 제1 데이터 라인(IO1)으로 공급되도록 제어할 수 있다. 제1 공급 제어부(214)는 인에이블된 감지 신호(DTT)에 근거하여, 제1 프리차지 신호(PCG1)를 디스에이블시킬 수 있다. 제1 공급 제어부(214)는 디스에이블된 감지 신호(DTT)에 근거하여, 제1 프리차지 신호(PCG1)를 인에이블시킬 수 있다. 제1 공급 제어부(214)는 디스에이블된 프리차지 준비 신호(PRPCG)에 근거하여, 제1 프리차지 신호(PCG1)를 데이터 전송 시간 동안 디스에이블시킬 수 있다.
제2 공급 제어부(215)는 라이트 스트로브 신호(WTS), 감지 신호(DTT) 및 프리차지 준비 신호(PRPCG)에 근거하여, 제2 프리차지 신호(PCG2)를 생성할 수 있다. 제2 공급 제어부(215)는 라이트 동작 또는 리드 동작의 개시, 라이트 신호(WT)의 인에이블 구간의 연속적인 발생 및 데이터 전송 타이밍에 근거하여, 제1 전압(V1)이 제2 데이터 라인(IO2)으로 공급되도록 제어할 수 있다. 제2 공급 제어부(215)는 디스에이블된 감지 신호(DTT)에 근거하여, 제2 프리차지 신호(PCG2)를 인에이블시킬 수 있다. 제2 공급 제어부(215)는 디스에이블된 라이트 스트로브 신호(WTS)에 근거하여, 제2 프리차지 신호(PCG2)를 디스에이블시킬 수 있다.
제3 공급 제어부(216)는 라이트 스트로브 신호(WTS), 프리차지 준비 신호(PRPCG) 및 제4 프리차지 신호(PCG4)에 근거하여, 제3 프리차지 신호(PCG3)를 생성할 수 있다. 제3 공급 제어부(216)는 라이트 동작 또는 리드 동작의 개시, 데이터 전송 타이밍 및 제2 데이터 라인(IO2)의 오버드라이빙 종료에 근거하여, 제2 전압(V2)이 제2 데이터 라인(IO2)으로 공급되도록 제어할 수 있다. 예를 들어, 제3 공급 제어부(216)는 인에이블된 라이트 스트로브 신호(WTS)에 근거하여, 제3 프리차지 신호(PCG3)를 디스에이블시킬 수 있다. 제3 공급 제어부(216)는 디스에이블된 제4 프리차지 신호(PCG4)에 근거하여, 제3 프리차지 신호(PCG3)를 인에이블시킬 수 있다. 제3 공급 제어부(216)는 디스에이블된 프리차지 준비 신호(PRPCG)에 근거하여, 제3 프리차지 신호(PCG3)를 데이터 전송 시간 동안 디스에이블시킬 수 있다.
제4 공급 제어부(217)는 라이트 스트로브 신호(WTS), 프리차지 준비 신호(PRPCG)에 근거하여, 제4 프리차지 신호(PCG4)를 생성할 수 있다. 제4 공급 제어부(217)는 라이트 동작 또는 리드 동작의 개시 및 데이터 전송 타이밍에 근거하여, 제3 전압(V3)이 제2 데이터 라인(IO2)으로 공급되도록 제어할 수 있다. 예를 들어, 제4 공급 제어부(217)는 디스에이블된 라이트 스트로브 신호(WTS)에 근거하여, 제4 프리차지 신호(PCG4)를 오버드라이빙 시간 동안 인에이블시킬 수 있다.
도6은 도5에 도시된 제1 공급 제어부(214)를 상세하게 도시한 회로도이다.
제1 공급 제어부(214)는 프리차지 준비 신호(PRPCG) 및 감지 신호(DTT)에 응답하여, 제1 프리차지 신호(PCG1)를 생성할 수 있다. 제1 공급 제어부(214)는 제1 인버터(IV1) 및 제1 앤드 게이트(AG1)를 포함할 수 있다. 제1 인버터(IV1)는 감지 신호(DTT)를 입력받고 반전시킬 수 있다. 제1 앤드 게이트(AG1)는 제1 인버터(IV1)의 출력 및 프리차지 준비 신호(PRPCG)에 응답하여, 앤드 연산을 통해 제1 프리차지 신호(PCG1)를 출력할 수 있다.
도7은 도5에 도시된 제2 공급 제어부(215)를 상세하게 도시한 회로도이다.
제2 공급 제어부(215)는 프리차지 준비 신호(PRPCG), 감지 신호(DTT) 및 라이트 스트로브 신호(WTS)에 응답하여, 제2 프리차지 신호(PCG2)를 생성할 수 있다. 제2 공급 제어부(215)는 제2 인버터(IV2)와 제2 및 제3 앤드 게이트들(AG2, AG3)을 포함할 수 있다. 제2 인버터(IV2)는 감지 신호(DTT)를 입력받고 반전시킬 수 있다. 제2 앤드 게이트(AG2)는 제2 인버터(IV2)의 출력 및 라이트 스트로브 신호(WTS)에 응답하여, 앤드 연산을 수행할 수 있다. 제3 앤드 게이트(AG3)는 프리차지 준비 신호(PRPCG) 및 제2 앤드 게이트(AG2)의 출력에 응답하여, 앤드 연산을 통해 제2 프리차지 신호(PCG2)를 출력할 수 있다.
도8은 도5에 도시된 제3 공급 제어부(216)를 상세하게 도시한 회로도이다.
제3 공급 제어부(216)는 프리차지 준비 신호(PRPCG), 라이트 스트로브 신호(WTS) 및 제4 프리차지 신호(PCG4)에 응답하여, 제3 프리차지 신호(PCG3)를 생성할 수 있다. 제3 공급 제어부(216)는 제3 인버터(IV3), 제1 낸드 게이트(NAG1) 및 제1 노어 게이트(NOG1)를 포함할 수 있다. 제3 인버터(IV3)는 라이트 스트로브 신호(WTS)를 입력받고 반전시킬 수 있다. 제1 낸드 게이트(NAG1)는 프리차지 준비 신호(PRPCG) 및 제3 인버터(IV3)의 출력에 응답하여, 낸드 연산을 수행할 수 있다. 제1 노어 게이트(NOG1)는 제1 낸드 게이트(NAG1)의 출력 및 제4 프리차지 신호(PCG4)에 응답하여, 노어 연산을 통해 제3 프리차지 신호(PCG3)를 출력할 수 있다.
도9는 도5에 도시된 제4 공급 제어부(217)를 상세하게 도시한 회로도이다.
제4 공급 제어부(217)는 라이트 스트로브 신호(WTS) 및 프리차지 준비 신호(PRPCG)에 응답하여, 제4 프리차지 신호(PCG4)를 생성할 수 있다. 제4 공급 제어부(217)는 지연부(D1), 제2 낸드 게이트(NAG2) 및 제2 노어 게이트(NOG2)를 포함할 수 있다. 제4 공급 제어부(217)는 지연부(D1)가 디스에이블된 라이트 스트로브 신호(WTS)를 지연시키는 시간만큼, 제4 프리차지 신호(PCG4)를 인에이블시킬 수 있다. 지연부(D1)는 라이트 스트로브 신호(WTS)를 입력받아 지연시킬 수 있다. 제2 낸드 게이트(NAG2)는 지연부(D1)의 출력 및 프리차지 준비 신호(PRPCG)에 응답하여, 낸드 연산을 수행할 수 있다. 제2 노어 게이트(NOG2)는 라이트 스트로브 신호(WTS) 및 제2 낸드 게이트(NAG2)의 출력에 응답하여, 노어 연산을 통해 제4 프리차지 신호(PCG4)를 출력할 수 있다.
도10은 도4에 도시된 제2 전압 공급부(230)를 상세하게 도시한 회로도이다.
도10에서, 제2 데이터 라인(IO2)은 제2 정 데이터 라인(IO2T) 및 제2 부 데이터 라인(IO2B)을 포함할 수 있다. 이러한 경우, 반도체 장치(10)는 디퍼렌셜 방식으로 신호를 전송할 수 있다.
제2 전압 공급부(230)는 제4 인버터(IV4) 및 제1 내지 제3 피모스 트랜지스터들(PM1~PM3)을 포함할 수 있다. 제4 인버터(IV4)는 제2 프리차지 신호(PCG2)를 입력받고 반전시킬 수 있다. 제1 피모스 트랜지스터(PM1)는 제4 인버터(IV4)의 출력에 응답하여, 제1 전압(V1)의 공급 단자와 제2 데이터 라인(IO2)T 사이의 전류 경로를 형성할 수 있다. 제2 피모스 트랜지스터(PM2)는 제4 인버터(IV4)의 출력에 응답하여, 제1 전압(V1)의 공급 단자와 제2 데이터 라인(IO2)B 사이의 전류 경로를 형성할 수 있다. 제3 피모스 트랜지스터(PM3)는 제4 인버터(IV4)의 출력에 응답하여, 제2 정 데이터 라인(IO2T)과 제2 부 데이터 라인(IO2B)를 연결할 수 있다.
도4의 제1, 제3 및 제4 전압 공급부들(220, 240, 250)은 도10의 제2 전압 공급부(230)와 실질적으로 유사하게 구성되고 동작할 수 있다. 도4의 제1 데이터 라인(IO1)은 제1 정 데이터 라인 및 제1 부 데이터 라인을 포함할 수 있다. 따라서, 상세한 설명은 생략될 것이다.
도11은 도1에 도시된 반도체 장치(10)의 동작 방법을 설명하기 위한 타이밍도이다.
이하, 도1 내지 도11을 참조하여, 반도체 장치(10)의 동작 방법이 상세하게 설명될 것이다.
제1 신호 생성부(211)는 라이트 신호(WT)의 제1 인에이블 구간(E1)에 근거하여, 감지 신호(DTT)를 인에이블시킬 수 있다(A1). 제1 공급 제어부(214)는 인에이블된 감지 신호(DTT)에 근거하여, 제1 프리차지 신호(PCG1)를 디스에이블시킬 수 있다(A2). 제1 전압 공급부(220)는 디스에이블된 제1 프리차지 신호(PCG1)에 근거하여, 제1 데이터 라인(IO1)에 대해 제2 전압(V2)의 공급을 중단할 것이다. 제1 데이터 라인(IO1)은 플로팅될 수 있다.
제2 신호 생성부(212)는 라이트 신호(WT)의 제1 인에이블 구간(E1)에 근거하여, 라이트 스트로브 신호(WTS)를 인에이블시킬 수 있다(A3). 제2 공급 제어부(215)는 인에이블된 라이트 스트로브 신호(WTS)에 근거하여, 제2 프리차지 신호(PCG2)를 디스에이블시킬 수 있다(A4). 제2 전압 공급부(230)는 디스에이블된 제2 프리차지 신호(PCG2)에 근거하여, 제2 데이터 라인(IO2)에 대해 제1 전압(V1)의 공급을 중단할 것이다. 제2 데이터 라인(IO2)은 플로팅될 수 있다.
제1 인에이블 구간(E1)에 대응하는 데이터(D1)는 제2 및 제1 전달부들(400, 300)에 의해 제3 데이터 라인(IO3)으로부터 제2 데이터 라인(IO2) 및 제1 데이터 라인(IO1)으로 전달될 수 있고, 메모리(100)에 저장될 수 있다.
제1 신호 생성부(211)는 라이트 신호(WT)의 제1 인에이블 구간(E1)이 발생한 이후부터 소정의 시간(tCCD, 예를 들어, 클럭 신호(CLK)의 4주기) 내에 발생한 제2 인에이블 구간(E2)에 근거하여, 감지 신호(DTT)를 계속 인에이블시킬 수 있다. 제1 공급 제어부(214) 및 제2 공급 제어부(215)는 제1 프리차지 신호(PCG1) 및 제2 프리차지 신호(PCG2)를 계속 디스에이블시킬 수 있고, 따라서, 제1 전압 공급부(220) 및 제2 전압 공급부(230)는 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)에 대해 전압 공급을 계속 중단할 것이다.
제2 인에이블 구간(E2)에 대응하는 데이터(D2)는 제2 및 제1 전달부들(400, 300)에 의해 제3 데이터 라인(IO3)으로부터 제2 데이터 라인(IO2) 및 제1 데이터 라인(IO1)으로 전달될 수 있고, 메모리(100)에 저장될 수 있다.
정리하면, 프리차지부(200)는 라이트 신호(WT)의 연속적인 제1 및 제2 인에이블 구간들(E1, E2)에 근거하여, 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)에 대해 전압 공급을 계속 중단할 수 있다. 프리차지부(200)가 라이트 동작의 연속 수행 동안 제1 데이터 라인(IO1) 및 제2 데이터 라인(IO2)에 대해 프리차지 동작을 계속 수행하지 않음으로써, 반도체 장치(10)의 소모 전력이 절감될 수 있다.
제1 신호 생성부(211)는 라이트 신호(WT)의 제2 인에이블 구간(E2)이 발생한 이후부터 소정의 시간(tCCD) 내에 후속 인에이블 구간의 발생이 없으므로, 감지 신호(DTT)를 디스에이블시킬 수 있다.
제1 공급 제어부(214)는 디스에이블된 감지 신호(DTT)에 근거하여, 제1 프리차지 신호(PCG1)를 인에이블시킬 수 있다(A5). 제1 전압 공급부(220)는 인에이블된 제1 프리차지 신호(PCG1)에 근거하여, 제1 데이터 라인(IO1)으로 제2 전압(V2)을 공급할 것이다(A6). 제1 데이터 라인(IO1)은 제2 전압(V2)의 레벨로 프리차지될 수 있다.
제2 공급 제어부(215)는 디스에이블된 감지 신호(DTT)에 근거하여, 제2 프리차지 신호(PCG2)를 인에이블시킬 수 있다(A7). 제2 전압 공급부(230)는 인에이블된 제2 프리차지 신호(PCG2)에 근거하여, 제2 데이터 라인(IO2)으로 제1 전압(V1)을 공급할 것이다(A8). 제2 데이터 라인(IO2)은 제1 전압(V1)의 레벨로 프리차지될 수 있다.
정리하면, 라이트 동작의 연속 수행이 종료되면, 프리차지부(200)가 리드 동작이 개시되기 전까지 제2 데이터 라인(IO2)을 제1 데이터 라인(IO1)보다 낮은 레벨의 전압으로 약하게 프리차지함으로써, 피크 전류가 유발되지 않고 전류 누설에 의한 전압 레벨의 강하가 방지될 수 있다.
제2 신호 생성부(212)는 리드 신호(RD)의 인에이블 구간에 근거하여, 라이트 스트로브 신호(WTS)를 디스에이블시킬 수 있다(A9). 제2 공급 제어부(215)는 디스에이블된 라이트 스트로브 신호(WTS)에 근거하여, 제2 프리차지 신호(PCG2)를 디스에이블시킬 수 있다(A10). 제4 공급 제어부(217)는 디스에이블된 라이트 스트로브 신호(WTS)에 근거하여, 오버드라이빙 시간(tOVD) 동안 제4 프리차지 신호(PCG4)를 인에이블시킬 수 있다(A11). 제4 전압 공급부(250)는 인에이블된 제4 프리차지 신호(PCG4)에 근거하여, 제2 데이터 라인(IO2)으로 오버드라이빙 시간(tOVD) 동안 제3 전압(V3)을 공급할 것이다(A12). 제2 데이터 라인(IO2)은 제3 전압(V3)의 레벨로 오버드라이빙될 수 있다.
제3 공급 제어부(216)는 디스에이블된 제4 프리차지 신호(PCG4)에 근거하여, 제3 프리차지 신호(PCG3)를 인에이블시킬 수 있다(A13). 제3 전압 공급부(240)는 인에이블된 제3 프리차지 신호(PCG3)에 근거하여, 제2 데이터 라인(IO2)으로 제2 전압(V2)을 공급할 것이다(A14). 제2 데이터 라인(IO2)은 제2 전압(V2)의 레벨로 프리차지될 수 있다.
정리하면, 리드 동작이 개시되는 경우, 프리차지부(200)는 제2 데이터 라인(IO2)을 비로소 강하게 프리차지할 수 있다. 이때, 프리차지부(200)가 제2 데이터 라인(IO2)을 오버 드라이빙함으로써, 제2 데이터 라인(IO2)의 전압 레벨을 보다 신속하게 상승시킬 수 있다.
제3 신호 생성부(213)는 리드 신호(RD)의 인에이블 구간에 근거하여, 데이터 전송 시간 동안 프리차지 준비 신호(PRPCG)를 디스에이블시킬 수 있다. 제1 공급 제어부(214) 및 제3 공급 제어부(216)는 프리차지 준비 신호(PRPCG)의 디스에이블 구간에 근거하여, 제1 프리차지 신호(PCG1) 및 제3 프리차지 신호(PCG3)를 디스에이블시킬 수 있다. 메모리(100)로부터 리드되어 제1 데이터 라인(IO1)으로 로딩된 데이터(D3)는 제1 및 제2 전달부들(300, 400)에 의해 제2 데이터 라인(IO2) 및 제3 데이터 라인(IO3)으로 전달될 수 있고, 외부 장치로 출력될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 반도체 장치
100 : 메모리
200 : 프리차지부
300 : 제1 전달부
400 : 제2 전달부

Claims (19)

  1. 제2 데이터 라인 및 제1 데이터 라인을 통해 전송된 데이터를 저장하도록 구성된 메모리; 및
    라이트 신호에 근거하여, 상기 제2 데이터 라인을 제1 전압의 레벨로 프리차지하고 상기 제1 데이터 라인을 상기 제1 전압의 레벨보다 높은 제2 전압의 레벨로 프리차지하도록 구성된 프리차지부를 포함하되,
    상기 프리차지부는 상기 라이트 신호의 제1 인에이블 구간에 근거하여 상기 제1 및 제2 데이터 라인들의 프리차지를 중단하고, 상기 제1 인에이블 구간 이후에 소정의 시간 내에 상기 라이트 신호의 제2 인에이블 구간이 발생하는지 여부에 따라 상기 프리차지를 계속 중단하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 프리차지부는,
    상기 라이트 신호의 인에이블 구간이 연속적으로 발생하는지 여부에 근거하여, 상기 제1 및 제2 데이터 라인들로 전압들을 공급하지 않거나 공급하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 프리차지부는,
    상기 소정의 시간 내에 상기 제2 인에이블 구간이 발생하지 않은 경우 상기 제1 및 제2 데이터 라인들로 전압들을 공급하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 프리차지부는,
    상기 소정의 시간 내에 상기 제2 인에이블 구간이 발생하는 경우 상기 제1 및 제2 데이터 라인들에 대해 전압 공급을 계속 중단하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 프리차지부는,
    리드 신호에 근거하여, 상기 제2 데이터 라인을 상기 제2 전압의 레벨로 프리차지하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 프리차지부는 상기 리드 신호에 근거하여, 상기 제2 전압을 공급하기 전에 설정 시간 동안 상기 제2 데이터 라인으로 제3 전압을 공급하고,
    상기 제3 전압의 레벨은 상기 제2 전압의 레벨보다 높은 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 연결되고, 상기 메모리로부터 리드되어 상기 제1 데이터 라인으로 로딩된 데이터를 상기 제1 데이터 라인으로부터 상기 제2 데이터 라인으로 전달하도록 구성된 전달부를 더 포함하는 반도체 장치.
  8. 데이터를 전송하는 데이터 라인; 및
    리드 신호에 근거하여, 상기 데이터 라인을 코어 전압의 레벨로 프리차지하도록 구성된 프리차지부를 포함하되,
    상기 프리차지부는 상기 리드 신호에 근거하여, 상기 코어 전압을 공급하기 전에 설정 시간 동안 상기 데이터 라인으로 외부 전압을 공급하고,
    상기 외부 전압의 레벨은 상기 코어 전압의 레벨보다 높고,
    상기 프리차지부는, 라이트 신호에 근거하여, 상기 데이터 라인을 상기 코어 전압의 레벨보다 낮은 프리차지 전압의 레벨로 프리차지하는 반도체 장치.
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 프리차지부는,
    상기 라이트 신호의 인에이블 구간이 연속적으로 발생하는지 여부에 근거하여, 상기 데이터 라인으로 상기 프리차지 전압을 공급하지 않거나 공급하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 프리차지부는,
    상기 라이트 신호의 제1 인에이블 구간에 근거하여, 상기 데이터 라인에 대해 상기 프리차지 전압의 공급을 중단하고, 상기 제1 인에이블 구간이 발생한 이후부터 소정의 시간 내에 상기 라이트 신호의 제2 인에이블 구간이 발생하지 않은 경우 상기 데이터 라인으로 상기 프리차지 전압을 공급하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    입출력 데이터 라인을 더 포함하되,
    상기 프리차지부는 상기 라이트 신호에 근거하여, 상기 입출력 데이터 라인을 상기 코어 전압의 레벨로 프리차지하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 프리차지부는,
    상기 라이트 신호의 인에이블 구간이 연속적으로 발생하는지 여부에 근거하여, 상기 입출력 데이터 라인으로 상기 코어 전압을 공급하지 않거나 공급하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 프리차지부는,
    상기 라이트 신호의 제1 인에이블 구간에 근거하여 상기 입출력 데이터 라인에 대해 상기 코어 전압의 공급을 중단하고, 상기 제1 인에이블 구간이 발생한 이후부터 소정의 시간 내에 상기 라이트 신호의 제2 인에이블 구간이 발생하지 않은 경우 상기 입출력 데이터 라인으로 상기 코어 전압을 공급하는 반도체 장치.
  15. 라이트 신호 및 리드 신호에 근거하여, 제1 내지 제4 프리차지 신호들을 생성하도록 구성된 제어부;
    상기 제2 내지 제4 프리차지 신호들에 각각 응답하여 제2 데이터 라인으로 제1 내지 제3 전압들을 각각 공급하도록 구성된 제2 내지 제4 전압 공급부들; 및
    상기 제1 프리차지 신호에 응답하여 제1 데이터 라인으로 상기 제2 전압을 공급하도록 구성된 제1 전압 공급부를 포함하되,
    제1 내지 제3 전압들 중에서 상기 제3 전압의 레벨이 가장 높고 상기 제1 전압의 레벨이 가장 낮은 반도체 장치의 프리차지 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제어부는,
    상기 라이트 신호의 인에이블 구간이 연속적으로 발생하는지 여부에 근거하여, 상기 제1 및 제2 프리차지 신호들을 생성하는 반도체 장치의 프리차지 회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제어부는,
    상기 라이트 신호의 제1 인에이블 구간에 근거하여, 상기 제1 및 제2 프리차지 신호들을 디스에이블시키고, 상기 제1 인에이블 구간이 발생한 이후부터 소정의 시간 내에 상기 라이트 신호의 제2 인에이블 구간이 발생하지 않은 경우 상기 제1 및 제2 프리차지 신호들을 인에이블시키는 반도체 장치의 프리차지 회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제어부는,
    상기 리드 신호의 인에이블 구간에 근거하여, 상기 제3 프리차지 신호를 인에이블시키는 반도체 장치의 프리차지 회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제어부는,
    상기 리드 신호의 인에이블 구간에 근거하여, 상기 제3 프리차지 신호를 인에이블시키기 전에 설정 시간 동안 상기 제4 프리차지 신호를 인에이블시키는 반도체 장치의 프리차지 회로.
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