KR100482737B1 - 에스램의라이트드라이버회로 - Google Patents

에스램의라이트드라이버회로 Download PDF

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Abstract

본 발명의 일 측면에 따르면, 라이트 인에이블신호에 응답하여 입력 데이터를 메모리 셀의 비트라인으로 구동하기 위한 에스램의 라이트 드라이버 회로에 있어서, 상기 라이트 드라이버 회로를 구성하는 다수의 버퍼의 풀업전원단에 전원전압 보다 높은 펌핑전압을 인가하기 위한 부스트랩 회로를 구비하는 것을 특징으로 하는 에스램의 라이트 드라이버 회로가 제공된다.

Description

에스램의 라이트 드라이버 회로
본 발명은 반도체 메모리 설계 기술에 관한 것으로서, 특히 SRAM의 라이트 드라이버 회로에 관한 것이다.
일반적으로, 에스램(SRAM) 셀은 기억용 플립플롭 회로와 2개의 스위치로 구성되어 있으며, 워드라인에 펄스를 인가하여 셀 트랜지스터를 턴온시키면 비트라인쌍과 더미라인 사이에 데이터의 전달이 가능하다. 또한, DRAM에서와는 달리 전원이 인가되어 있는 한 플립플롭의 궤환효과에 의해 리프레쉬 동작이 없이도 스태틱한 데이터의 보존이 가능하다.
이러한 SRAM에서 라이트 드라이버는 글로벌 데이터 버스를 통해 전달된 입력 데이터를 코어 영역(로컬 데이터 버스 및 메모리 셀을 포함)으로 구동하는 회로이다.
도 1은 종래기술에 따른 SRAM 회로를 나타낸 도면이다.
도 1을 참조하면, 종래의 SRAM은 라이트 인에이블 제어신호(WREN)에 의해 입력단(IN)을 통해 입력된 데이터신호(DATA)를 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)으로 전달하고, 칼럼선택 제어신호(COS)에 의해 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)을 각각 통해 전달된 데이터신호(DATA)를 비트라인(BL)과 반전 비트라인(/BL)으로 전달하는 라이트 드라이버(10)와, 비트라인(BL)과 반전 비트라인(/BL)을 각각 통해 전달된 서로 상반된 데이터신호(DATA)의 정보를 저장하기 위한 에스램 셀(30)을 구비한다.
라이트 드라이버(10)는 입력단(IN)을 통해 입력된 데이터신호(DATA)를 반전시키기 위한 인버터(IV11)와, 인버터(IV11)를 통해 반전된 데이터신호(/DATA)를 다시 반전시키기 위한 인버터(IV12)와, 일입력단으로 라이트 인에이블 제어신호(WREN)가 인가되고 타입력단으로 인버터(IV11)의 출력신호가 인가되는 노아게이트(NOR11)와, 일입력으로 라이트 인에이블 제어신호(WREN)가 인가되고 타입력단으로 인버터(IV12)의 출력신호가 인가되는 노아게이트(NOR12)와, 게이트에 노아게이트(NOR11)의 출력신호가 인가되며, 전원전압(Vcc)과 접지사이에 순차적으로 직렬 연결된 PMOS 트랜지스터(PM11) 및 NMOS 트랜지스터(NM11)로 구성된 CMOS 인버터로 이루어진 버퍼(11)와, 게이트에 노아게이트(NOR12)의 출력신호가 인가되며, 전원전압과 접지사이에 순차적으로 직렬 연결된 PMOS 트랜지스터(PM12) 및 NMOS 트랜지스터(NM12)로 구성된 CMOS 인버터로 이루어진 버퍼(12)를 구비한다.
또한, 라이트 드라이버(10)는 게이트에 라이트 인에이블 제어신호(WREN)가 인가되며, 전원전압과 접지사이에 순차적으로 직렬 연결된 PMOS 트랜지스터(PM13) 및 NMOS 트랜지스터(NM13)로 구성된 CMOS 인버터로 이루어진 버퍼(13)와, 버퍼(13)의 출력신호를 반전시키기 위한 인버터(IV13)와, N형 및 P형 게이트에 각각 버퍼(13) 및 인버터(IV13)의 출력신호가 인가되며, 버퍼(11)의 출력신호를 반전 데이터 버스라인(/DBL)에 전달하기 위한 트랜스미션게이트(TRG11)와, N형 및 P형 게이트에 각각 버퍼(13) 및 인버터(IV13)의 출력신호가 인가되며, 버퍼(12)의 출력신호를 데이터 버스라인(DBL)에 전달하기 위한 트랜스미션게이트(TRG11)를 구비한다.
또한, 라이트 드라이버(10)는 게이트에 칼럼선택 제어신호(COS)가 인가되며, 전원전압과 접지사이에 순차적으로 직렬 연결된 PMOS 트랜지스터(PM21) 및 NMOS 트랜지스터(NM21)로 구성된 CMOS 인버터로 이루어진 버퍼(21)와, 게이트에 반전 칼럼선택 제어신호(/COS)가 인가되며, 전원전압과 접지사이에 순차적으로 직렬 연결된 PMOS 트랜지스터(PM22) 및 NMOS 트랜지스터(NM22)로 구성된 CMOS 인버터로 이루어진 버퍼(22)와, N형 및 P형 게이트에 각각 버퍼(21, 22)의 출력신호가 인가되며, 반전 데이터 버스라인(/DBL)을 통해 전달된 데이터신호(DATA)를 반전 비트라인(/BL)으로 전달하기 위한 트랜스미션게이트(TRG21)와, N형 및 P형 게이트에 각각 CMOS 인버터(21, 22)의 출력신호가 인가되며, 데이터 버스라인(DBL)을 통해 전달된 데이터신호(DATA)를 비트라인(BL)으로 전달하기 위한 트랜스미션게이트(TRG22)를 구비한다.
에스램 셀(30)은 게이트에 워드라인 인에이블신호(WLEN)가 인가되며, 비트라인(BL)과 저장노드(N31) 사이에 연결된 패스용 NMOS 트랜지스터(PNM31)와, 게이트에 워드라인 인에이블신호(WLEN)가 인가되며, 반전비트라인(/BL)과 저장노드(N32) 사이에 연결된 패스용 NMOS 트랜지스터(PNM32)와, 게이트가 각각 패스용 NMOS 트랜지스터(NM32)의 소오스에 연결되고, 저장노드(N31)가 패스용 NMOS 트랜지스터(NM31)의 소오스에 연결되며, 전원전압과 접지사이에 순차적으로 직렬 연결된 PMOS 트랜지스터(PM31)와 NMOS 트랜지스터(NM31)로 구성된 CMOS 인버터(31)와, 게이트가 각각 패스용 NMOS 트랜지스터(PNM31)의 소오스에 연결되고, 저장노드(N32)가 패스용 NMOS 트랜지스터(PNM32)의 소오스에 연결되며, 전원전압과 접지사이에 순차적으로 직렬 연결된 PMOS 트랜지스터(PM32)와 NMOS 트랜지스터(NM32)로 구성된 CMOS 인버터(32)로 구성된다.
상기와 같은 구조를 갖는 종래의 SRAM의 동작을 설명하면 다음과 같다.
입력단(IN)을 통해 데이터신호(DATA)를 입력하고, 로우상태의 라이트 인에이블 제어신호(WREN)을 입력하면, 트랜스미션게이트(TRG11, TRG12)들의 N형게이트에는 각각 버퍼(13)를 통해 전달된 하이상태의 라이트 인에이블 제어신호(RWEN)가 인가되고, 또한 트랜스미션게이트(TRG11, TRG12)들의 P형게이트에는 각각 인버터(IV13)를 통해 다시 반전된 로우상태의 라이트 인에블신호(WREN)가 인가되어 트랜스미션게이트(TRG11, TRG12)들은 턴온된다.
이때, 노아게이트(NOR11)는 로우상태의 라이트 인에이블 제어신호(WREN)에 의해 인에이블되어 인버터(IV11)를 통해 반전된 데이터신호(/DATA)를 CMOS 인버터(11)로 출력하고, 또한 노아게이트(NOR12)는 로우상태의 라이트 인에이블 제어신호(WREN)에 의해 인에이블되어 인버터(12)통해 전달된 데이터신호(DATA)를 버퍼(12)로 출력하며, 이어서 버퍼(11)는 반전 데이터신호(/DATA)를 다시 반전시켜 비반전 데이터신호(DATA)를 트랜스미션게이트(TRG11)를 통해 반전 데이터 버스라인(/DBL)으로 전달하며, 또한 버퍼(12)는 데이터신호(DATA)를 다시 반전시켜 반전 데이터신호(/DATA)를 트랜스미션게이트(TRG12)를 통해 데이터 버스라인(DBL)으로 전달한다.
이어서, 로우상태의 칼럼선택 제어신호(COS)와 하이상태의 반전 칼럼선택 제어신호(/COS)가 인가되면, 버퍼(21)는 칼럼선택 제어신호(COS)를 반전시켜 하이상태의 반전 칼럼선택 제어신호(/COS)를 트랜스미션게이트(TRG21, TRG22)들의 N형게이트에 각각 인가하고, 또한 버퍼(22)는 로우상태의 칼럼선택 제어신호(COS)를 트랜스미션게이트(TRG21, TRG22)들의 P형게이트에 각각 인가하여 트랜스미션게이트(TRG21, TRG22)들을 턴온시킨다. 따라서, 트랜스미션게이트(TRG21)는 반전 데이터 버스라인(/DBL)에 실린 데이터신호(DATA)를 반전 비트라인(/BL)으로 전달하고, 또한 트랜스미션게이트(TRG22)는 데이터 버스라인(DBL)에 실린 반전 데이터신호(/DATA)를 비트라인(BL)으로 전달한다.
이어서, 에스램 셀(30)에, 하이상태의 워드라인 인에이블신호(WLEN)가 인가되면, 패스용 NMOS 트랜지스터(PNM31)가 턴온되어 비트라인(BL)에 실린 반전 데이터신호(/DATA)가 저장노드(N31)에 저장되고, 또한 패스용 NMOS 트랜지스터(PNM32)가 턴온되어 반전 비트라인(/BL)에 실린 데이터신호(DATA)가 저장노드(N32)에 저장된다.
도 2 및 도 3은 종래의 SRAM의 특성도이다.
도 2에서, (a1)은 입력단을 통해 입력된 데이터신호(DATA)의 특성, (b1)은 노아게이트(NOR11, NOR12)들의 일입력단에 각각 인가되는 라이트 인에이블 제어신호(WREN)의 특성, (c1)은 버퍼(13)에 인가되는 라이트 인에이블 제어신호(WREN)의 특성, (d1)은 트랜스미션게이트(TRG11, TRG12)의 N형게이트에 각각 인가되는 라이트 인에이블 제어신호(WREN)의 특성, (e1)은 패스용 NMOS 트랜지스터(PNM31, PNM32)의 게이트에 각각 인가되는 워드라인 인에이블신호(WLEN)의 특성, (f1)은 버퍼(21)에 인가되는 칼럼선택 제어신호(COS)의 특성, (g1)은 트랜스미션게이트(TRG21, TRG22)의 N형게이트에 각각 인가되는 칼럼선택 제어신호(COS)의 특성, (h1)은 버퍼(22)에 인가되는 반전 칼럼선택 제어신호(/COS)의 특성, (i1)은 트랜스미션게이트(TRG21, TRG22)들의 P형게이트에 각각 인가되는 칼럼선택 제어신호(COS)의 특성, (j1)은 데이터 버스라인(DBL)에 실린 데이터신호(DATA)의 특성, (k1)은 반전 데이터 버스라인(/DBL)에 실린 데이터신호(DATA)의 특성, (11)은 비트라인(BL)에 실린 데이터신호(DATA)의 특성, (m1)은 반전 비트라인(/BL)에 실린 데이터신호(DATA)의 특성, (n1)은 저장노드(N31)에 저장된 데이터신호(DATA)의 특성, (o1)저장노드(N32)에 저장된 데이터신호(DATA)의 특성이다.
도 3에서, (a2)는 입력단을 통해 입력된 데이터신호(DATA)의 특성, (b2)는 비트라인(BL)의 데이터신호(DATA)의 특성, (e2)는 반전 비트라인(/BL)의 데이터신호의 특성, (d2)는 저장노드(N31)에 저장된 데이터신호(DATA)의 특성, (c2)는 저장노드(N32)에 저장된 데이터신호(DATA)의 특성이다.
그러나, 상기와 같은 종래의 SRAM은, 라이트 동작시 일반적인 전원전압을 이용하기 때문에 라이트 동작이 불안정해지고 속도가 지연되는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로서, 메모리 셀에 인가되던 종래의 전원전압 레벨 보다 소정 레벨 큰 전압을 인가하여 라이트 동작을 수행함으로써 메모리 셀에 안정된 데이터를 저장할 수 있는 에스램의 라이트 드라이버 회로를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 라이트 인에이블신호에 응답하여 입력 데이터를 메모리 셀의 비트라인으로 구동하기 위한 에스램의 라이트 드라이버 회로에 있어서, 상기 라이트 드라이버 회로를 구성하는 다수의 버퍼의 풀업전원단에 전원전압 보다 높은 펌핑전압을 인가하기 위한 부스트랩 회로를 구비하는 것을 특징으로 하는 에스램의 라이트 드라이버 회로가 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4는 본 발명의 일 실시예에 따른 SRAM의 회로도이다.
도 4를 참조하면, 본 실시예에 따름 SRAM은 상기 도 1과 마찬가지로, 인버터(IV11, IV12, IV13)들, 노아게이트(NOR11, NOR12)들, PMOS 트랜지스터(PM11) 및 NMOS 트랜지스터(NM11)로 구성된 CMOS 인버터(11), PMOS 트랜지스터(PM12) 및 NMOS 트랜지스터(NM12)로 구성된 CMOS 인버터로 이루어진 버퍼(12), PMOS 트랜지스터(PM13) 및 NMOS 트랜지스터(NM13)로 구성된 CMOS 인버터로 이루어진 버퍼(13) 및 트랜스미션게이트들(TRG11, TRG12), PMOS 트랜지스터(PM21) 및 NMOS 트랜지스터(NM21)로 구성된 CMOS 인버터로 이루어진 버퍼(21), PMOS 트랜지스터(PM22) 및 NMOS 트랜지스터(NM22)로 구성된 CMOS 인버터로 이루어진 버퍼(22) 및 트랜스미션 게이트(TRG21, TRG22)를 구비하는 라이트 드라이버(10)와, 패스용 NMOS 트랜지스터(PNM31, PNM32), 저장노드(N31, N32)들, PMOS 트랜지스터(PM31)와 NMOS 트랜지스터(NM31)로 구성된 CMOS 인버터(31), PMOS 트랜지스터(PM32)와 NMOS 트랜지스터(NM32)로 구성된 CMOS 인버터(32)로 이루어진 에스램 셀(30)을 구비한다.
이상의 구성은 상기 도 1에 도시된 종래의 SRAM과 동일하다.
그러나, 본 실시예에 따른 버퍼(11, 12, 13, 21, 22)들의 풀업전원단에 전원전압(Vcc) 레벨 보다 소정 레벨 큰 펌핑전압(BOOT)을 공급하기 위한 부스트랩회로(100)를 더 구비한다.
부스트랩회로는 통상적으로 알려진 전압 펌핑회로이므로, 그에 대한 자세한 설명은 생략하기로 한다.
상기와 같은 구조를 갖는 본 발명의 SRAM의 동작을 설명함에 있어서, 도 1에서 설명된 동작 설명은 생략하고, 본 발명에 따른 동작 상의 차이점만을 부각시켜 설명한다.
라이트 드라이버(10)의 버퍼(11, 12, 13)에 부스트랩회로(100)로부터 출력된 펌핑전압(BOOT)이 인가되어 서로 상반된 데이터신호(DATA)가 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)으로 각각 강하게 드라이브되며, 또한 버퍼(21, 22)에도 역시 펌핑전압(BOOT)이 인가되어 데이터 버스라인(DBL) 반전 데이터 버스라인(/DBL)에 각각 실린 서로 상반된 데이터신호(DATA)가 비트라인(BL)과 반전 비트라인(/BL)으로 보다 강하게 전달된다.
이어서, 비트라인(BL)에 실린 강한 데이터신호(DATA)가 저장노드(N31)에 저장되고, 또한 비트라인(BL)의 데이터신호(DATA)와 서로 상반된 반전 비트라인(/BL)에 실린 강한 데이터신호(DATA)가 저장노드(N32)에 저장된다.
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 메모리 소자의 동작 특성을 도시한 것이다.
도 5에서, (a3)은 부스트랩회로(100)로부터 출력된 펌핑전압(BOOT)의 특성, (b3)은 입력단을 통해 입력된 데이터신호(DATA)의 특성, (c3)은 노아게이트(NOR11, NOR12)들의 일입력단에 각각 인가되는 라이트 인에이블 제어신호(WREN)의 특성, (d3)은 버퍼(13)에 인가되는 라이트 인에이블 제어신호(WREN), (e3)은 트랜스미션 게이트(TRG11, TRG12)의 N형게이트에 각각 인가되는 라이트 인에이블 제어신호(WREN)의 특성, (f3)은 패스용 NMOS 트랜지스터(PNM31, PNM32)의 게이트에 각각 인가되는 워드라인 인에이블신호(WLEN)의 특성, (g3)은 버퍼(21)에 인가되는 칼럼선택 제어신호(COS)의 특성, (h3)은 트랜스미션게이트(TRG21, TRG22)의 N형게이트에 각각 인가되는 칼럼선택 제어신호(COS)의 특성, (i3)은 버퍼(22)에 인가되는 반전칼럼선택 제어신호(/COS)의 특성, (j3)은 트랜스미션게이트(TRG21, TRG22)들의 P형게이트에 각각 인가되는 칼럼선택 제어신호(COS)의 특성, (k3)은 데이터 버스라인(DBL)에 실린 데이터신호(DATA)의 특성, (k3)은 반전 데이터 버스라인(/DBL)에 실린 데이터신호(DATA)의 특성, (m3)은 비트라인(BL)에 실린 데이터신호(DATA)의 특성, (n3)은 반전 비트라인(/BL)에 실린 데이터신호(DATA)의 특성, (o3)은 저장노드(N31)에 저장된 데이터신호(DATA)의 특성, (p3)은 저장노드(N32)에 저장된 데이터신호(DATA)의 특성이다.
도 6에서, (a4)는 입력단을 통해 입력된 데이터신호(DATA)의 특성, (b4)는 비트라인(BL)의 데이터신호(DATA)의 특성, (e4)는 반전 비트라인(/BL)의 데이터신호의 특성, (d4)는 저장노드(N31)에 저장된 데이터신호(DATA)의 특성, (c4)는 저장노드(N32)에 저장된 데이터신호(DATA)의 특성이다.
이상에서 설명한 바와 같이 본 발명은 SRAM의 라이트 드라이버를 구성하는 버퍼의 풀업전원으로서 종래의 전원전압(Vcc)보다 높은 펌핑전압을 사용함으로써 입력 데이터를 보다 강하게 드라이빙 할 수 있게 되며, 데이터의 구동 속도를 향상시켜 라이트 타이밍을 안정화시킬 수 있는 효과가 있다.
도 1은 종래의 SRAM의 회로도.
도 2 및 도 3은 종래의 SRAM의 특성도.
도 4는 본 발명의 일 실시예에 따른 SRAM의 회로도.
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 메모리 소자의 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 에스램 셀 100: 부스트랩회로

Claims (1)

  1. 라이트 인에이블신호에 응답하여 입력 데이터를 메모리 셀의 비트라인으로 구동하기 위한 에스램의 라이트 드라이버 회로에 있어서,
    상기 라이트 드라이버 회로를 구성하는 다수의 버퍼의 풀업전원단에 전원전압 보다 높은 펌핑전압을 인가하기 위한 부스트랩 회로를 구비하는 것을 특징으로 하는 에스램의 라이트 드라이버 회로.
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