KR100864626B1 - 반도체 메모리 소자와 그의 구동 방법 - Google Patents

반도체 메모리 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 입출력스트로브신호에 응답하여 제1 데이터라인에 인가된 데이터를 감지증폭하기 위한 감지증폭수단과, 프리차지신호에 응답하여 상기 감지증폭수단의 출력단을 프리차징하기 위한 프리차징수단과, 상기 감지증폭수단의 감지증폭구간 이전에 상기 제1 데이터라인과 상기 출력단의 차지쉐어링을 일으키기 위한 차지쉐어링수단 및 상기 감지증폭수단의 출력신호에 응답하여 제2 데이터라인을 구동하기 위한 구동수단을 구비하는 반도체 메모리 소자를 제공한다.
입출력 감지 증폭기, 차지쉐어링, 로컬 입출력 라인

Description

반도체 메모리 소자와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
도 1은 종래의 입출력 감지 증폭기를 설명하기 위한 회로도.
도 2는 도 1의 각 신호들의 동작 타이밍을 설명하기 위한 타이밍도.
도 3은 본 발명에 따른 입출력 감지 증폭기를 설명하기 위한 회로도.
도 4는 신호생성부를 설명하기 위한 블록도.
도 5는 도 4의 각 신호들의 활성화 및 비활성화 시점을 설명하기 위한 타이밍도.
도 6은 도 4의 프리차지신호 생성부를 설명하기 위한 회로도.
도 7은 도 4의 입출력스트로브신호 생성부를 설명하기 위한 회로도.
도 8a 내지 도 8c는 도 4의 차지쉐어링신호 생성부를 설명하기 위한 회로도.
도 9는 도 3의 각 신호들의 동작 타이밍를 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 감지증폭부 312 : 차동입력부
314 : 차동증폭부 316 : 활성화부
330 : 프리차징부 360 : 구동부
372 : 제1 차지쉐어링부 374 : 제2 차지쉐어링부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 로컬 입출력 라인(Local Input Output line : LIO)에 인가된 데이터를 감지 증폭하여 글로벌 입출력 라인(Global Input Output line : GIO)에 빠르게 실어주기 위한 반도체 메모리 소자에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자 내에는 다수개의 메모리 뱅크가 설계되어 있고, 각각의 메모리 뱅크는 셀 트랜지스터와 셀 커패시터로 구성된 다수의 메모리 셀(cell)의 집합으로 구성된다. 여기서, 메모리 뱅크가 위치하는 영역을 코어영역이라 하며, 메모리 뱅크에 데이터를 입/출력하기 위해서 구성된 영역을 페리영역이라 한다. 쓰기(write) 동작시 페리영역으로부터 전달되는 데이터는 코어영역 경계에 위치하는 라이트 드라이버(write driver)를 통해 코어영역 내부로 입력되고, 읽기(read) 동작시 출력할 데이터는 코어영역 경계에 위치하는 입출력 감지 증폭기(input output sense amplifier)를 통해 페리영역으로 출력된다.
통상적으로 데이터 입출력 핀과 입출력 감지 증폭기에 연결된 데이터 라인을 글로벌 입출력 라인(GIO)라 하며, 입출력 감지 증폭기와 코어영역 내부와 연결되는 데이터 라인을 로컬 입출력 라인(LIO)라고 한다.
도 1은 종래의 입출력 감지 증폭기를 설명하기 위한 회로도이다.
도 1을 참조하면, 종래의 입출력 감지 증폭기는 입출력 스트로브 신호(IOSTP)에 응답하여 정/부 로컬 입출력 라인(LIO, LIOb)에 인가된 데이터를 감지증폭하기 위한 감지증폭부(110)와, 입출력 스트로브 신호(IOSTP)에 응답하여 감지증폭부(110)의 제1 및 제2 출력단(OUT, OUTb)을 프리차징(precharging)하기 위한 프리차징부(130), 및 감지증폭부(110)의 제1 및 제2 출력단(OUT, OUTb)의 전압레벨에 따라 글로벌 입출력 라인(GIO)을 풀 업(pull up) 또는 풀 다운(pull down) 구동하기 위한 풀업/풀다운 구동부(150)를 구비한다.
감지증폭부(110)는 정/부 로컬 입출력 라인(LIO, LIOb)에 인가된 차동 데이터를 입력받는 차동 입력부(112)와, 차동 입력부(112)로 부터 입력된 차동 데이터를 증폭하기 위한 차동 증폭부(114), 및 입출력 스트로브 신호(IOSTP)에 응답하여 차동 입력부(112)를 활성화시키기 위한 활성화부(116)를 구비한다.
참고로, 입출력 감지 증폭기는 정/부 로컬 입출력 라인(LIO, LIOb)에 인가되는 차동 데이터의 미소한 전압레벨 차이를 감지하여 증폭하는 회로이다. 그래서, 입출력 감지 증폭기가 미소한 전압레벨 차이를 제대로 감지하려면 정 로컬 입출력 라인(LIO)의 전압레벨과 부 로컬 입출력 라인(LIOb)의 전압레벨이 최소한의 전압레벨 차이(Δt)를 가져야한다.
그래서, 입출력 감지 증폭기는 Δt의 전압레벨을 확보한 이후 활성화되어 정 /부 로컬 입출력 라인(LIO, LIOb)에 인가된 데이터를 증폭하여 글로벌 입출력 라인(GIO)에 실어 주게 된다.
도 2는 도 1의 각 신호들의 동작 타이밍을 설명하기 위한 타이밍도이다.
도 2에는 정/부 로컬 입출력 라인(LIO, LIOb)과, 입출력 스트로브 신호(IOSTP)와, 제1 및 제2 출력단(OUT, OUTb), 및 글로벌 입출력 라인(GIO)의 전압레벨이 나타나 있다.
도 1과 도 2를 참조하여, 종래 기술에 따른 입출력 감지 증폭기의 간단한 동작을 살펴보도록 한다. 설명의 편의를 위해 정 로컬 입출력 라인(LIO)을 통해 논리'하이'(high) 데이터가 전달되고, 부 로컬 입출력 라인(LIOb)을 통해 논리'로우'(low) 데이터가 전달된다고 가정하기로 한다.
우선, 반도체 메모리 소자에 읽기 명령(ReaD command : RD)이 입력되기 전에 입출력 스트로브 신호(IOSTP)는 논리'로우'를 유지한다. 그래서, 활성화부(116)의 NMOS 트랜지스터(NM1)가 턴 오프(turn off)되고, 접지전압단(VSS)으로 흐르는 전류가 차단되어 입출력 감지 증폭기는 대기(standby)상태가 된다. 그리고, 프리차징부(130)의 두 개의 PMOS 트랜지스터(PM1, PM2)가 턴 온(turn on)되어 제1 및 제2 출력단(OUT, OUTb)은 외부전압단(VDD)의 전압레벨로 프리차징된다.
읽기 명령(RD)이 입력되면, 부 로컬 입출력 라인(LIOb)의 전압레벨은 점점 낮아지게 된다. 정 로컬 입출력 라인(LIO)의 전압레벨과 부 로컬 입출력 라인(LIOb)의 전압레벨과의 차이가 Δt이상 확보될 만큼의 시간(tA)이 보장된 다음 입출력 스트로브 신호(IOSTP)가 논리'하이'로 활성화된다.
이때, 프리차징부(130)의 두 개의 PMOS 트랜지스터(PM1, PM2)가 턴 오프 되어 제1 및 제2 출력단(OUT, OUTb)은 더 이상 외부전압단(VDD)의 전압레벨로 프리차징 되지 않게 된다. 그리고, 활성화부(116)의 NMOS 트랜지스터(NM1)가 턴 온 되고, 감지증폭부(110)는 Δt만큼의 전압레벨 차이가 있는 차동 데이터를 감지증폭하여 제1 및 제2 출력단(OUT, OUTb)을 통해 출력하게 된다.
이하, 감지증폭부(110)의 감지증폭 동작을 살펴보기로 하다.
입출력 스트로브 신호(IOSTP)가 논리'로우'에서 논리'하이'로 천이 하게되면, 부 로컬 입출력 라인(LIOb)과 게이트 연결된 NMOS 트랜지스터(NM2)가 점점 턴 오프되어, 정 로컬 입출력 라인(LIO)에 연결된 NMOS 트랜지스터(NM3)보다 적은 전류를 흐르게 된다. 그래서, 차동증폭부(114)의 제1 출력단(OUT)과 연결된 NMOS 트래지스터(NM5)가 제2 출력단(OUTb)과 연결된 NMOS 트랜지스터(NM4)에 비해 점점 턴 오프되어, 제2 출력단(OUTb)의 전압레벨은 외부전압단(VDD)과 제1 출력단(OUT) 사이에 소오스-드레인 연결된 PMOS 트랜지스터(PM3)를 점점 턴 온시켜 제1 출력단(OUT)의 전압레벨을 올려주고, 제1 출력단(OUT)의 전압레벨은 제2 출력단(OUTb)에 연결된 NMOS 트랜지스터(NM4)를 점점 턴 온 시켜 제2 출력단(OUTb)의 전압레벨을 낮쳐준다.
결국, 제1 출력단(OUT)의 논리'하이'는 풀업/풀다운 구동부(150)의 NMOS 트랜지스터(NM6)를 턴 오프시키고, 제2 출력단(OUTb)의 논리'로우'는 풀업/풀다운 구동부(150)의 PMOS 트랜지스터(PM4)를 턴 온시킴으로써, 풀업/풀다운 구동부(150)는 글로벌 입출력 라인(GIO)을 풀 업 구동한다.
반대로, 정 로컬 입출력 라인(LIO)을 통해 논리'로우' 데이터가 전달되고, 부 로컬 입출력 라인(LIOb)을 통해 논리'하이' 데이터가 전달되는 경우에는 이와 반대되는 동작을 통해 제1 출력단(OUT)은 논리'로우'가 되고 제2 출력단(OUTb)은 논리'하이'가 되어, 풀업/풀다운 구동부(150)는 글로벌 입출력 라인(GIO)을 풀 다운 구동한다.
한편, 도 2에는 입출력 스트로브 신호(IOSTP)가 논리'로우'에서 논리'하이'로 천이하는 시점에서 글로벌 입출력 라인(GIO)이 풀 업 구동되는데 까지 걸리는 시간을 'tD'로 도시하였다.
다시 설명하면, 'tA'는 정 로컬 입출력 라인(LIO)의 전압레벨과 부 로컬 입출력 라인(LIOb)의 전압레벨 차이가 안정적인 감지증폭을 위해 Δt만큼을 확보하기 위한 시간이고, 'tD'는 입출력 스트로브 신호(IOSTP)가 활성화된 후 감지증폭을 통해 글로벌 입출력 라인(GIO)이 풀 업 또는 풀 다운 구동되는데 까지 걸리는 시간을 의미한다. 그래서, 읽기 명령(RD) 이후 정/부 로컬 입출력 라인(LIO, LIOb)에 인가된 차동 데이터가 글로벌 입출력 라인(GIO)에 전달되는데 걸리는 시간은 'tA+tD'만큼이라고 할 수 있다.
여기서, 'tA+tD' 시간이 길어지게 되면 반도체 메모리 소자의 읽기 동작이 느려지게 되고, 결국, 칩 전체의 동작 속도가 느려지는 문제점이 발생하게 될 것이다. 반도체 메모리 소자의 고속동작이 요구되고 있는 요즈음 상황에서 이를 충족하기 위한 여러가지 방안들이 제시되고 있으며, 'tA+tD'시간을 줄이는 것 역시 고속동작을 실현시키기 위한 것으로 이에 대한 새로운 개선책이 제시되어야 할 것이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 로컬 입출력 라인에 인가된 데이터를 빠르게 감지증폭하여 글로벌 입출력 라인에 전달하기 위한 반도체 메모리 소자를 제공하는데 그 목적이 있다.
또한, 입출력 감지 증폭기의 빠른 감지증폭 동작을 통한 반도체 메모리 소자의 동작 속도를 단축시 킬 수 있는 반도체 메모리 소자를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 입출력스트로브신호에 응답하여 제1 데이터라인에 인가된 데이터를 감지증폭하기 위한 감지증폭수단; 프리차지신호에 응답하여 상기 감지증폭수단의 출력단을 프리차징하기 위한 프리차징수단; 상기 감지증폭수단의 감지증폭구간 이전에 상기 제1 데이터라인과 상기 출력단의 차지쉐어링을 일으키기 위한 차지쉐어링수단; 및 상기 감지증폭수단의 출력신호에 응답하여 제2 데이터라인을 구동하기 위한 구동수단을 구비하는 반도체 메모리 소자가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 제1 데이터라인에 인가된 데이터를 감지하여 증폭하기 위한 감지증폭수단을 구비하는 반도체 메모리 소자에 있어서, 프리차지신호에 응답하여 상기 감지증폭수단의 출력단을 프리차징하는 단계; 입출력스트로브신호에 응답하여 상기 제1 데이터라인에 인가된 데 이터를 감지하여 증폭하는 단계; 및 상기 증폭하는 단계 이전에 활성화되는 차지쉐어링신호에 응답하여 상기 제1 데이터라인과 상기 출력단을 차지쉐어링하는 단계를 포함하는 반도체 메모리 소자의 구동 방법이 제공된다.
본 발명에 따르면 차지쉐어링부를 추가로 삽입하여 감지증폭 동작 이전에 로컬 입출력 라인에 인가된 데이터를 제1 및 제2 출력단에 미리 제공함으로써, 보다 빠른 감지증폭 동작을 가능하게 해줄 수 있다. 또한, 로컬 입출력 라인에 인가된 차동 데이터를 빠르고 안전하게 글로벌 입출력 라인에 전달할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 입출력 감지 증폭기를 설명하기 위한 회로도이다.
도 3에는 입출력 스트로브 신호(IOSTP)에 응답하여 정/부 로컬 입출력 라인(LIO, LIOb)에 인가된 데이터를 감지증폭하기 위한 감지증폭부(310)와, 프리차지 신호(CTR_PCG)에 응답하여 감지증폭부(310)의 출력단(OUT, OUTb)을 프리차징하기 위한 프리차징부(330)와, 감지증폭부(310)의 감지증폭 구간 이전에 정/부 로컬 입출력 라인(LIO, LIOb)과 각각 대응하는 제1 및 제2 출력단(OUT, OUTb)의 차지쉐어링을 일으키기 위한 차지쉐어링부(372, 374), 및 감지증폭부(310)의 출력신호에 응답하여 글로벌 입출력 라인(GIO)을 풀 업 또는 풀 다운 구동하기 위한 풀업/풀다운 구동부(350)가 도시되어 있다.
감지증폭부(310)는 정/부 로컬 입출력 라인(LIO, LIOb)에 인가된 차동 데이터를 입력받는 차동입력부(312)와, 차동입력부(312)로 부터 입력된 차동 데이터를 증폭하기 위한 차동 증폭부(314), 및 입출력 스트로브 신호(IOSTP)에 응답하여 차동입력부(312)를 활성화시키기 위한 활성화부(316)를 구비할 수 있다. 여기서, 차동증폭부(314)는 크로스 커플(cross couple) 증폭기를 구비할 수 있다.
프리차징부(330)는 프리차지 신호(CTR_PCG)에 응답하여 감지증폭부(310)의 제1 출력단(OUT)을 외부전압단(VDD)의 전압레벨로 프리차징하기 위한 제1 PMOS 트랜지스터(PM11)와, 프리차지 신호(CTR_PCG)에 응답하여 제2 출력단(OUTb)을 외부전압단(VDD)의 전압레벨로 프리차징하기 위한 제2 PMOS 트랜지스터(PM12)를 구비할 수 있다.
차지쉐어링부(372, 374)는 차지쉐어링 신호(CTR_CGS)에 응답하여 정 로컬 입출력 라인(LIO)과 제1 출력단(OUT)의 차지쉐어링을 위한 제1 차지쉐어링부(372)와, 차지쉐어링 신호(CTR_CGS)에 응답하여 부 로컬 입출력 라인(LIOb)과 제2 출력단(OUTb)의 차지쉐어링을 위한 위한 제2 차지쉐어링부(374)를 구비할 수 있다.
여기서, 제1 차지쉐어링부(372)는 제1 출력단(OUT)과 정 로컬 입출력 라인(LIO) 사이에 소오스-드레인 연결되고 차지쉐어링 신호(CTR_CGS)를 게이트 입력받는 제3 PMOS 트랜지스터(PM13)를 구비할 수 있고, 제2 차지쉐어링부(374)는 제2 출력단(OUTb)과 부 로컬 입출력 라인(LIOb) 사이에 소오스-드레인 연결되고 차지쉐어링 신호(CTR_CGS)를 게이트 입력받는 제4 PMOS 트랜지스터(PM14)를 구비할 수 있다.
본 발명에 따르면 차지쉐어링부(372, 374)를 추가로 삽입하여 감지증폭부(310)의 감지증폭 동작 이전에 정/부 로컬 입출력 라인(LIO, LIOb)에 인가된 데이터를 제1 및 제2 출력단(OUT, OUTb)에 미리 제공함으로써, 보다 빠른 감지증폭 동작을 가능하게 해줄 수 있다. 또한, 정/부 로컬 입출력 라인(LIO, LIOb)에 인가된 차동 데이터를 빠르고 안전하게 글로벌 입출력 라인(GIO)에 전달할 수 있다.
여기서, 차지쉐어링 신호(CTR_CGS)는 입출력 스트로브 신호(IOSTP)가 활성화되기 이전에 활성화되고, 프리차지 신호(CTR_PCG)가 활성화되기 이전에 비활성화되는 신호이다. 이에 대한 좀 더 자세한 설명은 도 5에서 다시 설명하도록 한다.
한편, 본 발명에 따르면 읽기 명령(RD)에 응답하여 프리차지 신호(CTR_PCG)와, 차지쉐어링 신호(CTR_CGS), 및 입출력 스트로브 신호(IOSTP)를 생성하기 위한 신호생성부(도면에 미도시)를 더 구비할 수 있으며, 도 4는 신호생성부를 설명하기 위한 블록도이다.
도 4를 참조하면, 신호생성부는 읽기 명령(RD)에 응답하여 제1 및 제2 출력단(OUT, OUTb)의 차지쉐어링 시점정보를 가지고 있는 제1 펄스신호(PUL1)와, 감지증폭부(310)의 활성화 시점정보를 가지고 있는 제2 펄스신호(PUL2)를 생성하기 위한 펄스신호 생성부(410)와, 제1 및 제2 펄스신호(PUL1, PUL2)에 응답하여 프리차지 신호(CTR_PCG)를 생성하기 위한 프리차지신호 생성부(430)와, 제1 및 제2 펄스신호(PUL1, PUL2)에 응답하여 차지쉐어링 신호(CTR_CGS)를 생성하기 위한 차지쉐어링신호 생성부(450), 및 제2 펄스신호(PUL2)에 응답하여 입출력 스트로브 신호(IOSTP)를 생성하기 위한 입출력스트로브신호 생성부(470)를 구비할 수 있다. 여 기서, 제1 펄스신호(PUL2)는 제2 펄스신호(PUL2)보다 먼저 활성화되는 신호가 될 수 있다.
도 5는 도 4의 각 신호들의 활성화 및 비활성화 시점을 설명하기 위한 타이밍도이다. 여기서, 차지쉐어링 신호(CTR_CGS)는 제1 및 제2 펄스신호(PUL1, PUL2)에 의해 생성될 수 있는 3가지 경우를 예로 들었으며, 첫 번째, 두 번째, 세 번째 경우의 차지쉐어링 신호(CTR_CGS)를 각각 'CTR_CGS1', 'CTR_CGS2, 'CTR_CGS2'로 참조부호를 도시하였다.
다시, 도 3 내지 도 5를 참조하여 본 발명의 따른 간단한 동작 설명을 하기로 한다. 그리고, 설명의 편의를 위해 첫 번째 차지쉐어링 신호(CTR_CGS1)를 대표하여 설명하기로 한다.
읽기 명령(RD)에 응답하여 펄스신호 생성부(410)는 제1 및 제2 펄스신호(PUL1, PUL2)를 생성한다. 제1 펄스신호(PUL1)가 논리'로우'에서 논리'하이'로 천이하는 활성화 시점에 응답하여 프리차지 신호(CTR_PCG)는 논리'하이'로 비활성화 되고, 프리차징부(330)의 제1 및 제2 PMOS 트랜지스터(PM11, PM12)가 턴 오프되어 제1 및 제2 출력단(OUT, OUTb)의 프리차징 동작은 멈추게 된다.
그리고, 차지쉐어링 신호(CTR_CGS1)는 제1 펄스신호(PUL1)의 활성화 시점에 응답하여 활성화되고, 제2 펄스신호(PUL2)의 활성화 시점에 응답하여 비활성화되는 신호로써, 차지쉐어링 신호(CTR_CGS1)의 활성화 구간동안 제1 차지쉐어링부(372)의 제3 PMOS 트랜지스터(PM13)가 턴 온되고, 제2 차지쉐어링부(374)의 제4 PMOS 트랜지스터(PM14)가 턴 온된다. 그래서, 차지쉐어링 신호(CTR_CGS1)의 활성화 구간에서 정/부 로컬 입출력 라인(LIO, LIOb)과 그에 대응하는 각각의 제1 및 제2 출력단(OUT, OUTb)의 차지쉐어링 동작이 일어나게 된다.
이후, 입출력 스트로브 신호(IOSTP)는 제2 펄스신호(PUL2)에 응답하여 논리'하이'로 천이하여 활성화부(316)의 NMOS 트랜지스터(NM11)를 턴 온시킴으로써, 감지증폭부(310)의 감지증폭 동작을 활성화시킨다.
이후, 프리차지 신호(CTR_PCG)는 제2 펄스신호(PUL2)의 비활성화 시점에 응답하여 논리'로우'로 활성화되어 프리차징부(330)의 제1 및 제2 PMOS 트랜지스터(PM11, PM12)를 턴 온시킴으로써, 제1 및 제2 출력단(OUT, OUTb)의 프리차징 동작을 활성화시킨다.
결국, 입출력 스트로브 신호(IOSTP)가 활성화되기 이전에 정/부 로컬 입출력 라인(LIO, LIOb)에 인가된 차동 데이터는 각각 대응하는 제1 및 제2 출력단(OUT, OUTb)에 제공된다. 때문에, 입출력 스트로브 신호(IOSTP)가 활성화된 후에 제1 및 제2 출력단(OUT, OUTb)은 풀업/풀다운 구동부(350)를 구동 가능하게 할 수 있는 전압레벨을 보다 빠르게 확보할 수 있다.
여기서, 두 번째 차지쉐어링 신호(CTR_CGS2)는 제1 펄스신호(PUL1)에 응답하는 신호로써, 제1 펄스신호(PUL1)의 활성화 시점에 응답하여 활성화되고 제1 펄스신호(PUL1)의 비활성화 시점에 응답하여 비활성화된다. 그리고, 세 번째 차지쉐어링 신호(CTR_CGS3)는 제1 펄스신호(PUL1)의 활성화 시점에 응답하여 활성화되고 제2 펄스신호(PUL2)의 비활성화 시점에 응답하여 비활성화된다. 그리고, 세 번째 차지쉐어링 신호(CTR_CGS3)는 프리차지 신호(CTR_PCG)에 응답하는 신호가 될 수 있으 며, 이 경우 차지쉐어링 신호(CTR_CGS3)는 프리차지 신호(CTR_PCG)의 활성화 시점에 응답하여 활성화되고 프리차지 신호(CTR_PCG)의 비활성화 시점에 응답하여 비활성화된다.
두 번째 차지쉐어링 신호(CTR_CGS2)와 세 번째 차지쉐어링 신호(CTR_CGS3) 역시 첫 번째 차지쉐어링 신호(CTR_CGS1)와 마찬가지로 제1 및 제2 출력단(OUT, OUTb)이 풀업/풀다운 구동부(350)를 구동 가능하게 할 수 있는 전압레벨을 빠르게 확보하기 위함이다.
도 6은 도 4의 프리차지신호 생성부(430)를 설명하기 위한 회로도이다.
도 6을 참조하면, 프리차지신호 생성부(430)는 제1 및 제2 펄스신호(PUL1, PUL2)를 입력받는 제1 노아게이트(NOR1)와, 제1 노아게이트(NOR1)의 출력신호를 반전하여 프리차지 신호(CTR_PCG)를 출력하는 제1 인버터(INV1)를 구비할 수 있다. 그래서, 프리차지 신호(CTR_PCG)는 제1 펄스신호(PUL1)가 활성화되는 시점에 응답하여 논리'하이'로 비활성화되고, 제2 펄스신호(PUL2)가 비활성화되는 시점에 응답하여 논리'로우'로 활성화된다. 이러한 구성에서 안전한 프리차지 신호(CTR_PCG)를 생성하기 위해서는 제1 및 제2 펄스신호(PUL1, PUL2)의 활성화 구간이 서로 오버랩(overlap)되는 것이 바람직하다.
도 7은 도 4의 입출력스트로브신호 생성부(470)를 설명하기 위한 회로도이다.
도 7을 참조하면, 입출력 스트로브신호 생성부(470)는 제2 펄스신호(PUL2)를 입력받는 제2 인버터(INV2)와, 제2 인버터(INV2)의 출력신호를 입력받아 입출력 스 트로브 신호(IOSTP)를 출력하는 제3 인버터(INV3)를 구비할 수 있다.
도 8a 내지 도 8c는 도 4의 차지쉐어링신호 생성부(450)를 설명하기 위한 회로도이다.
도 8a는 첫 번째 차지쉐어링 신호(CTR_CGS1)를 생성하기 위한 차지쉐어링신호 생성부(450)로써, 제2 펄스신호(PUL2)를 입력받아 반전하기 위한 제4 인버터(INV4)와, 제1 펄스신호(PUL1)와 제4 인버터(INV4)의 출력신호를 입력받는 낸드게이트(NAN1)와, 낸드게이트(NAN1)의 출력신호를 입력받는 제5 인버터(INV5), 및 제5 인버터(INV5)의 출력신호를 입력받아 첫 번째 차지쉐어링 신호(CTR_CGS1)를 출력하는 제6 인버터(INV6)를 구비할 수 있다.
도 8b는 두 번째 차지쉐어링 신호(CTR_CGS2)를 생성하기 위한 차지쉐어링신호 생성부(450)로써, 제1 펄스신호(PUL1)를 입력받아 반전하기 위한 제7 인버터(INV7)와, 제7 인버터(INV7)의 출력신호를 입력받는 제8 인버터(INV8), 및 제8 인버터(INV8)의 출력신호를 입력받아 두 번째 차지쉐어링 신호(CTR_CGS2)를 생성하기 위한 제9 인버터(INV9)를 구비할 수 있다.
도 8c는 세 번째 차지쉐어링 신호(CTR_CGS3)를 생성하기 위한 차지쉐어링신호 생성부(450)로써, 제1 및 제2 펄스신호(PUL1, PUL2)를 입력받는 제2 노아게이트(NOR2)와, 제2 노아게이트(NOR2)의 출력신호를 입력받는 제10 인버터(INV10), 및 제10 인버터(INV10)의 출력신호를 입력받아 세 번째 차지쉐어링 신호(CTR_CGS3)를 출력하는 제11 인버터(INV11)를 구비할 수 있다.
상술한 첫 번째 차지쉐어링 신호(CTR_CGS1)와, 두 번째 차지쉐어링 신 호(CTR_CGS2), 세 번째 차지쉐어링 신호(CTR_CGS3) 모두 본 발명의 목적을 달성할 수 있다. 이 세 가지 경우 모두 프리차지 신호(CTR_PCG)의 비활성화 시점에서 부터 입출력 스트로브 신호(IOSTP)의 활성화 시점 이내에 활성화되어 제1 및 제2 출력단(OUT, OUTb)과 그에 각각 대응하는 정/부 로컬 입출력 라인(LIO, LIOb)의 차지쉐어링 동작을 하고, 프리차지 신호(CTR_PCG)의 활성화 시점 이전에 비활성화되어 차지쉐어링 동작을 멈추게 한다.
도 9는 본 발명에 따른 정/부 로컬 입출력 라인(LIO, LIOb)과, 차지쉐어링 신호(CTR_CGS2)와, 프리차지 신호(CTR_PCG)와, 입출력 스트로브 신호(IOSTP)와, 제1 및 제2 출력단(OUT, OUTb), 및 글로벌 입출력 라인(GIO)의 동작 타이밍을 설명하기 위한 타이밍도이다. 설명의 편의를 위해, 두 번째 차지쉐어링 신호(CTR_CGS2)를 적용하기로 한다. 그리고, 정 로컬 입출력 라인(LIO)을 통해 논리'하이' 데이터가 전달되고, 부 로컬 입출력 라인(LIOb)을 통해 논리'로우' 데이터가 전달된다고 가정하기로 한다.
도 9를 참조하면, 읽기 명령(RD)이 입력되기 전에 프리차지 신호(CTR_PCG)는 논리'로우'를 유지되고, 제1 및 제2 출력단(OUT, OUTb)은 외부전압단(VDD)의 전압레벨로 프리차징된다. 이때, 입출력 스트로브 신호(IOSTP)는 논리'로우'를 유지하기 때문에 입출력 감지 증폭기는 대기 상태가 된다.
이후, 읽기 명령(RD)이 입력되면 프리차지 신호(CTR_PCG)가 논리'하이'로 천이하여 제1 및 제2 출력단(OUT, OUTb)의 프리차징 동작을 멈추게 되고, 차지쉐어링 신호(CTR_CGS2)가 논리'로우'로 활성화되어 정/부 로컬 입출력 라인(LIO, LIOb)과 이에 각각 대응하는 제1 및 제2 출력단(OUT, OUTb)의 차지쉐어링이 일어나게 된다. 즉, 부 로컬 입출력 라인(LIOb)의 전압레벨이 점점 낮아지는 상황에서 제2 출력단(OUTb)과 차지쉐어링이 일어나기 때문에 제2 출력단(OUTb)의 전압레벨은 부 로컬 입출력 라인(LIOb)의 전압레벨을 따라 낮아지게 된다.
이어서, 정 로컬 입출력 라인(LIO)의 전압레벨과 부 로컬 입출력 라인(LIOb)의 전압레벨과의 차이가 Δt이상 확보될 만큼의 시간(tA)이 보장된 다음 입출력 스트로브 신호(IOSTP)가 논리'하이'로 활성화되어 감지증폭 동작이 수행된다. 제2 출력단(OUTb)은 이러한 감지증폭 동작을 통해 논리'로우'쪽의 전압레벨을 가지게 된다.
도면에서 볼 수 있듯이, 제2 출력단(OUTb)은 차지쉐어링 동작을 통해 미리 논리'로우'쪽의 전압레벨을 가지게 된다. 때문에, 제1 및 제2 출력단(OUT, OUTb)은 'NEW_tD'의 시간만큼의 감지증폭 동작을 통해 글로벌 입출력 라인(GIO)을 구동할 수 있는 전압레벨을 가지게 된다. 그래서, 읽기 명령(RD) 이후 정/부 로컬 입출력 라인(LIO, LIOb)에 인가된 차동 데이터가 글로벌 입출력 라인(GIO)에 전달되는데 걸리는 시간은 'tA+NEW_tD'만큼의 시간이 소요되게 된다.
전술한 바와 같이, 본 발명에 따르면, 입출력 감지 증폭기가 동작하기 이전에 제1 및 제2 출력단(OUT, OUTb)을 각각에 대응하는 정/부 로컬 입출력 라인(LIO, LIOb)과 차지쉐어링 시켜 줌으로써, 감지증폭 구간을 단축할 수 있고, 글로벌 입출력 라인(GIO)의 풀 업 또는 풀 다운 동작하는데 소요되는 시간 역시 단축할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 차지쉐어링부(372, 374)에 NMOS 트랜지스터를 구비하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 종류의 트랜지스터로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 첫 번째 차지쉐어링 신호(CTR_CGS1)와 두 번째 차지쉐어링 신호(CTR_CGS2)와 세 번째 차지쉐어링 신호(CTR_CGS3)를 사용하는 예를 설명하였으나, 본 발명은 프리차지 신호(CTR_PCG)의 비활성화 시점에서 부터 입출력 스트로브 신호(IOSTP)의 활성화 시점 이내에 활성화되고, 프리차지 신호(CTR_PCG)의 활성화 시점 이전에 비활성화되는 신호를 사용할 수 있다.
상술한 본 발명은 입출력 감지 증폭기가 동작하기 이전에 입출력 감지 증폭기의 출력단을 로컬 입출력 라인과 차지쉐어링 시켜 줌으로써, 글로벌 입출력 라인의 풀 업 또는 풀 다운 동작하는데 소요되는 시간을 단축할 수 있는 효과를 얻을 수 있다.
또한, 입출력 감지 증폭기의 빠른 감지증폭 동작을 통한 반도체 메모리 소자의 동작 속도를 단축시킬 수 있는 효과를 얻을 수 있다.

Claims (31)

  1. 입출력스트로브신호에 응답하여 제1 데이터라인에 인가된 데이터를 감지증폭하기 위한 감지증폭수단;
    프리차지신호에 응답하여 상기 감지증폭수단의 출력단을 프리차징하기 위한 프리차징수단;
    상기 감지증폭수단의 감지증폭구간 이전에 상기 제1 데이터라인과 상기 출력단의 차지쉐어링을 일으키기 위한 차지쉐어링수단; 및
    상기 감지증폭수단의 출력신호에 응답하여 제2 데이터라인을 구동하기 위한 구동수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 데이터라인은 정 제1 데이터라인과 부 제1 데이터라인을 구비하고 있으며, 상기 감지증폭수단의 출력단은 상기 정/부 제1 데이터라인에 각각 대응하는 제1 및 제2 출력단을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 감지증폭수단은,
    상기 정/부 제1 데이터라인에 인가된 차동 데이터를 입력받는 차동 입력부;
    상기 차동 입력부로 부터 입력된 차동 데이터를 감지증폭하여 상기 제1 및 제2 출력단을 통해 출력하는 차동 증폭부; 및
    상기 입출력스트로브신호에 응답하여 상기 차동 입력부를 활성화시키기 위한 활성화부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 차지쉐어링수단은,
    상기 감지증폭수단의 감지증폭구간 이전에 활성화되는 차지쉐어링신호에 응답하여 상기 정 제1 데이터라인과 상기 제1 출력단의 차지쉐어링을 위한 제1 차지쉐어링부와,
    상기 차지쉐어링신호에 응답하여 상기 부 제1 데이터라인과 상기 제2 출력단의 차지쉐어링을 위한 제2 차지쉐어링부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 제1 차지쉐어링부는,
    상기 제1 출력단과 상기 정 제1 데이터라인 사이에 소오스-드레인 연결되고 상기 차지쉐어링신호를 게이트 입력받는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제4항에 있어서,
    상기 제2 차지쉐어링부는,
    상기 제2 출력단과 상기 부 제1 데이터라인 사이에 소오스-드레인 연결되고 상기 차지쉐어링신호를 게이트 입력받는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제4항에 있어서,
    상기 차지쉐어링신호는 상기 입출력스트로브신호가 활성화되기 이전에 활성화고 상기 프리차지신호가 활성화되기 이전에 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제4항에 있어서,
    상기 차지쉐어링신호는 상기 프리차지신호에 응답하는 신호인 것을 특징으로 하는 반도체 메모리 소자.
  9. 제4항에 있어서,
    읽기명령신호에 응답하여 상기 프리차지신호와 상기 차지쉐어링신호와 상기 입출력스트로브신호를 생성하기 위한 신호생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 신호생성부는,
    상기 읽기명령신호에 응답하여 상기 제1 및 제2 출력단의 차지쉐어링 시점 정보를 가지고 있는 제1 펄스신호와, 상기 감지증폭수단의 활성화 시점 정보를 가지고 있는 제2 펄스신호를 생성하기 위한 펄스신호 생성부;
    상기 펄스신호 생성부의 출력신호에 응답하여 상기 프리차지신호를 생성하기 위한 프리차지신호 생성부;
    상기 펄스신호 생성부의 출력신호에 응답하여 상기 차지쉐어링신호를 생성하기 위한 차지쉐어링신호 생성부; 및
    상기 펄스신호 생성부의 출력신호에 응답하여 상기 입출력스트로브신호를 생성하기 위한 입출력스트로브신호 생성부를 구비하는 것을 특징으로 하는 반도체 메 모리 소자.
  11. 제10항에 있어서,
    상기 제1 펄스신호는 상기 제2 펄스신호보다 먼저 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제10항에 있어서,
    상기 제1 펄스신호의 활성화 구간과 상기 제2 펄스신호의 활성화 구간은 서로 오버랩 구간을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제10항에 있어서,
    상기 프리차지신호는 상기 제1 펄스신호의 활성화 시점에 응답하여 비활성화되고, 상기 제2 펄스신호의 비활성화 시점에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제10항에 있어서,
    상기 차지쉐어링신호는 상기 제1 펄스신호의 활성화 시점에 응답하여 활성화되고, 상기 제2 펄스신호의 활성화 시점에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제10항에 있어서,
    상기 차지쉐어링신호는 상기 제1 펄스신호에 응답하는 신호인 것을 특징으로 하는 반도체 메모리 소자.
  16. 제10항에 있어서,
    상기 차지쉐어링신호는 상기 제1 펄스신호의 활성화 시점에 응답하여 활성화되고, 상기 제2 펄스신호의 비활성화 시점에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제10항에 있어서,
    상기 입출력스트로브신호는 상기 제2 펄스신호에 응답하는 신호인 것을 특징으로 하는 반도체 메모리 소자.
  18. 제1항에 있어서,
    상기 감지증폭수단은 크로스 커플 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  19. 제1 데이터라인에 인가된 데이터를 감지하여 증폭하기 위한 감지증폭수단을 구비하는 반도체 메모리 소자의 구동 방법에 있어서,
    프리차지신호에 응답하여 상기 감지증폭수단의 출력단을 프리차징하는 단계;
    입출력스트로브신호에 응답하여 상기 제1 데이터라인에 인가된 데이터를 감지하여 증폭하는 단계; 및
    상기 증폭하는 단계 이전에 활성화되는 차지쉐어링신호에 응답하여 상기 제1 데이터라인과 상기 출력단을 차지쉐어링하는 단계
    를 포함하는 반도체 메모리 소자의 구동 방법.
  20. 제19항에 있어서,
    상기 차지쉐어링신호는 상기 입출력스트로브신호가 활성화되기 이전에 활성화되고 상기 프리차지신호가 활성화되기 이전에 비활성화되는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  21. 제19항에 있어서,
    상기 차지쉐어링신호는 상기 프리차지신호에 응답하는 신호인 것을 특징으로하는 반도체 메모리 소자의 구동 방법.
  22. 제19항에 있어서,
    읽기명령신호에 응답하여 상기 프리차지신호와 상기 차지쉐어링신호와 상기 입출력스트로브신호를 생성하는 신호생성 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  23. 제22항에 있어서,
    상기 신호생성 단계는,
    상기 읽기명령신호에 응답하여 상기 출력단의 차지쉐어링 시점 정보를 가지고 있는 제1 펄스신호를 생성하는 단계와,
    상기 읽기 명령신호에 응답하여 상기 감지증폭수단의 활성화 시점 정보를 가지고 있는 제2 펄스신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  24. 제23항에 있어서,
    상기 제1 펄스신호는 상기 제2 펄스신호보다 먼저 활성화되는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  25. 제23항에 있어서,
    상기 제1 펄스신호의 활성화 구간과 상기 제2 펄스신호의 활성화 구간은 서로 오버랩 구간을 가지는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  26. 제23항에 있어서,
    상기 프리차지신호는 상기 제1 펄스신호의 활성화 시점에 응답하여 비활성화되고, 상기 제2 펄스신호의 비활성화 시점에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  27. 제23항에 있어서,
    상기 차지쉐어링 신호는 상기 제1 펄스신호의 활성화 시점에 응답하여 활성화되고, 상기 제2 펄스신호에 활성화 시점에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  28. 제23항에 있어서,
    상기 차지쉐어링 신호는 상기 제1 펄스신호에 응답하는 신호인 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  29. 제23항에 있어서,
    상기 차지쉐어링 신호는 상기 제1 펄스신호의 활성화 시점에 응답하여 활성화되고, 상기 제2 펄스신호에 비활성화 시점에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  30. 제23항에 있어서,
    상기 입출력스트로브신호는 상기 제2 펄스신호에 응답하는 신호인 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  31. 제19항에 있어서,
    상기 감지증폭수단은 크로스 커플 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101090469B1 (ko) * 2009-07-31 2011-12-06 주식회사 하이닉스반도체 데이터제어회로
US10242720B2 (en) * 2010-03-25 2019-03-26 Qualcomm Incorporated Dual sensing current latched sense amplifier
US8477549B1 (en) 2010-12-22 2013-07-02 Lattice Semiconductor Corporation Triggered sense amplifier
US8351287B1 (en) 2010-12-22 2013-01-08 Lattice Semiconductor Corporation Bitline floating circuit for memory power reduction
US8970256B2 (en) * 2013-03-14 2015-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. Sense amplifier
US9679619B2 (en) * 2013-03-15 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier with current regulating circuit
US10224101B2 (en) * 2016-10-04 2019-03-05 Rohm Co., Ltd. Data holding device, nonvolatile data holding device, and data reading method
WO2019222605A1 (en) * 2018-05-18 2019-11-21 Northwestern University Devices and methods for light delivery

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040015616A (ko) * 2002-08-13 2004-02-19 삼성전자주식회사 데이터 라인을 프리차지하는 회로를 구비하는 반도체메모리장치
KR20060004138A (ko) * 2004-07-08 2006-01-12 삼성전자주식회사 결함 셀을 스크린할 수 있는 반도체 메모리 장치 및스크린 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0166044B1 (ko) 1995-10-10 1999-02-01 김주용 감지증폭기 어레이
US5615161A (en) * 1996-02-22 1997-03-25 Hal Computer Systems, Inc. Clocked sense amplifier with positive source feedback
JP3597655B2 (ja) * 1996-04-17 2004-12-08 株式会社ルネサステクノロジ 半導体集積回路
KR100189750B1 (ko) * 1996-07-29 1999-06-01 구본준 네가티브 피드백 수단을 갖는 래치타입 감지 증폭부
US5963495A (en) * 1998-02-17 1999-10-05 International Business Machines Corporation Dynamic sense amplifier with embedded latch
US6107839A (en) * 1999-02-01 2000-08-22 Compaq Computer Corporation High input impedance, strobed CMOS differential sense amplifier with double fire evaluate
US6400186B1 (en) * 1999-04-21 2002-06-04 Compaq Information Technologies Group, L.P. Settable digital CMOS differential sense amplifier
DE19961518B4 (de) * 1999-12-20 2007-03-29 Infineon Technologies Ag Verfahren zum Betreiben eines Strom-Leseverstärkers
US6445621B1 (en) * 2000-01-21 2002-09-03 Mosel Vitelic, Inc. Dynamic data amplifier with built-in voltage level shifting
US6492844B2 (en) * 2000-02-02 2002-12-10 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
KR100546184B1 (ko) * 2000-10-20 2006-01-24 주식회사 하이닉스반도체 센스 앰프 회로
KR100378685B1 (ko) 2000-12-29 2003-04-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 센스 앰프 제어 회로
KR100394573B1 (ko) * 2001-05-31 2003-08-14 삼성전자주식회사 반도체 메모리장치의 센스앰프회로
KR100550631B1 (ko) 2003-05-29 2006-02-10 주식회사 하이닉스반도체 메모리 셀 데이터의 고속 액세스를 위한 메모리 장치
KR100587639B1 (ko) 2003-05-30 2006-06-08 주식회사 하이닉스반도체 계층화된 출력배선의 감지증폭기 드라이버를 구비한반도체 메모리 소자
US7050346B2 (en) * 2003-07-29 2006-05-23 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same
US7088630B2 (en) * 2004-04-23 2006-08-08 Macronix International Co., Ltd. Circuit and method for high speed sensing
US7046045B2 (en) * 2004-05-25 2006-05-16 Kabushiki Kaisha Toshiba SOI sense amplifier with cross-coupled bit line structure
US7263016B1 (en) * 2004-06-07 2007-08-28 Virage Logic Corporation Method and system for pre-charging and biasing a latch-type sense amplifier
US7209399B2 (en) * 2004-07-13 2007-04-24 Samsung Electronics Co., Ltd. Circuit and method of driving bitlines of integrated circuit memory using improved precharge scheme and sense-amplification scheme
US7298180B2 (en) * 2005-11-17 2007-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Latch type sense amplifier
KR100831678B1 (ko) * 2006-11-24 2008-05-22 주식회사 하이닉스반도체 반도체 장치의 센스 앰프

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040015616A (ko) * 2002-08-13 2004-02-19 삼성전자주식회사 데이터 라인을 프리차지하는 회로를 구비하는 반도체메모리장치
KR20060004138A (ko) * 2004-07-08 2006-01-12 삼성전자주식회사 결함 셀을 스크린할 수 있는 반도체 메모리 장치 및스크린 방법

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