KR100417572B1 - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR100417572B1
KR100417572B1 KR10-2002-0001401A KR20020001401A KR100417572B1 KR 100417572 B1 KR100417572 B1 KR 100417572B1 KR 20020001401 A KR20020001401 A KR 20020001401A KR 100417572 B1 KR100417572 B1 KR 100417572B1
Authority
KR
South Korea
Prior art keywords
memory
electro
bit
data
elements
Prior art date
Application number
KR10-2002-0001401A
Other languages
English (en)
Other versions
KR20020060604A (ko
Inventor
누마오타카지
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20020060604A publication Critical patent/KR20020060604A/ko
Application granted granted Critical
Publication of KR100417572B1 publication Critical patent/KR100417572B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0828—Several active elements per pixel in active matrix panels forming a digital to analog [D/A] conversion circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0857—Static memory circuit, e.g. flip-flop
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of El Displays (AREA)

Abstract

표시장치에서, 액티브소자(A)가 선택선에 의해 선택되어 있는 동안에 액티브소자(A)를 통해 신호선의 데이터를 메모리소자에 취입하고, 상기 메모리소자의 기억내용에 대응하여, 전기광학소자를 구성하는 액티브소자가 참조선의 전압을 유기 EL 소자에 인가함으로써, 화소마다 기억유지동작을 행하고, 동일 데이터의 재기입을 방지함으로써, 전력 소비를 감소시킨다. 다계조표시를 실현하기 위해, 상기 표시장치는 배선수 및 소비전력을 감소시킨다. 상기 목적을 달성하기 위해, 보다 구체적으로는, 상기 메모리소자를, 표시해야 할 계조에 따라 복수개 제공한다. 또한, 상기 메모리소자에 개별적으로 대응하는 액티브소자(B), 및 서로 비트순위가 동등한 액티브소자(B)의 제어입력단에 의해 액티브 소자가 공유되도록 인회되고, 택일적으로 선택되는 비트선택선을 제공한다. 선택선의 비선택기간 동안에는 데이터를 기입하고, 선택기간 동안에는 비트선택선을 비트의 무게의 기간동안만 선택한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은, 액정디스플레이, EL(Electro Luminescence) 디스플레이 등으로서 바람직하게 실현되는 평판 표시장치에 관한 것으로, 특히 화소에 메모리기능을 갖는 표시장치에 관한 것이다.
최근, 상기 액정디스플레이, EL 디스플레이, FED(Field Emission Device) 디스플레이 등의 평판 표시장치의 연구 및 개발이 활발히 행해지고 있다. 특히, 액정디스플레이나 유기 EL 디스플레이는, 그 경량성 및 저소비전력성을 이용하여, 휴대전화나 휴대형의 퍼스널 컴퓨터 등의 표시장치로서 주목받고 있다. 한편, 상기 휴대기기가 보다 많은 기능을 탑재하게 됨에 따라, 전원용 배터리의 고용량화는 물론, 표시장치에 대해서도, 저소비전력화에 의한 사용시간의 장시간화가 강하게 요구되고 있다.
표시장치의 저소비전력화를 위한 방법으로서, 전형적인 종래 기술인 일본 공개특허공보 제96-194205호(공개일: 1996년 07월30일))에는, 계조표시를 저소비전력으로 행하기 위해, 각 화소마다 메모리기능을 갖게 하고, 화소의 기억내용에 대응하는 기준전압을 스위칭함으로써, 동일화상을 표시하는 경우의 주기적인 재기입을 방지하여, 구동회로의 소비전력을 감소시킬 수 있는 방법이 개시되어 있다.
즉, 도17에 도시된 바와 같이, 제1 유리기판상에는 화소전극(1)이 매트릭스 형태로 배치되어 있고, 그 화소전극(1) 사이에는, 가로방향으로 주사선(2)이, 세로방향으로 신호선(3)이 배치되어 있다. 또한, 주사선(2)과 평행하게, 참조선(4)이 배치되어 있다. 주사선(2)과 신호선(3)의 교차부에는, 메모리소자(5)가 제공되어 있고, 상기 메모리소자(5)와 화소전극(1) 사이에는 스위칭소자(6)가 개재되어 있다.
상기 주사선(2)은 1수직주기마다 주사선 드라이버(7)에 의해 선택적으로 제어되는 반면, 상기 신호선(3)은 1수평주기마다 신호선 드라이버(8)에 의해 일괄적으로 제어되며, 상기 참조선(4)은 참조선 드라이버(9)에 의해 일괄적으로 제어된다. 상기 제1 유리기판 위에는, 소정거리를 두고 제2 유리기판이 대향배치되어 있고, 상기 제2 유리기판의 대향면에는 제1 유리기판과 대향하는 대향전극이 형성되어 있다. 또한, 제1 및 제2 유리기판 사이에, 표시재료로서, 전기광학소자인 액정이 봉입되어 있다.
도18은, 도17에 있어서의 각 화소부의 구성을 상세히 나타낸 회로도이다. 서로 수직으로 배치된 주사선(2)과 신호선(3)의 교차부에, 2진 데이터를 기억하는 상기 메모리소자(5)가 형성되어 있고, 이 메모리소자(5)에 기억되어 있는 정보는, TFT로 이루어지는 3단자의 상기 스위칭소자(6)를 통해 출력된다. 스위칭소자(6)의 제어입력단에는 상기 메모리소자(5)로부터의 출력이 주어지고, 일단에는 상기 참조선(4)의 기준전압 Vref가 주어지며, 타단에는 상기 화소전극(1)으로부터 액정층(10)을 통해 상기 대향전극(11)의 공통전압 Vcom이 주어진다. 따라서, 메모리소자(5)의 출력에 따라 스위칭소자(6)에 걸리는 저항치가 제어되는 것에 의해, 액정층(10)의 바이어스상태가 조정되고 있다.
상기 도18의 구성에서는, 메모리소자(5)에는, 각각 Poly-Si TFT로 이루어지는 2단의 인버터(12,13), 및 정 귀환형의 메모리회로, 즉 스태틱 메모리소자가 제공된다. 상기 주사선(2)의 주사전압 Vg가 하이 레벨로 되어, 상기 주사선(2)이 선택되면, TFT(14)가 도통(이하, "ON")상태로 되어, 신호선(3)으로부터 주어지는 신호전압 Vsig는, 상기 TFT(14)를 통해 인버터(12)의 게이트단자에 입력된다. 상기 인버터(12)의 출력은, 인버터(13)에 의해 반전된 후, 상기 인버터(12)의 게이트단자에 재입력된다. 이에 의해, TFT(14)가 ON일 때 인버터(12)에 기입된 데이터가, 동극성으로 상기 인버터(12)에 귀환되고, 다시 상기 TFT(14)가 ON될 때까지 유지된다.
또한, 상기 구성과 같이 Poly-Si TFT를 사용하여 스태틱 메모리 소자를 각 화소에 제공하는 또 다른 구성이, 다른 종래 기술인 일본 공개특허공보 제1990-148687호(공개일: 1990년 06월07일)에 개시되어 있다. 도19는, 상기 종래 기술에 있어서의 각 화소부의 구성을 도시한 회로도이다. 이 종래 기술에서는, 각 화소는, 복수의 메모리셀 m1, m2, …, mn (도19에서는, n=4), 정전류회로(21) 및 상기 각 메모리셀 m1∼mn의 데이터에 의해 제어된다. 상기 화소는, 상기 정전류회로(21)의 기준전류를 작성하는 FET q1∼qn, 및 상기 정전류회로(21)로부터의 전류로 구동되는 유기 EL 소자(22)를 포함한다. 동일한 화소에 대응하는 메모리셀 m1∼mn에는, 공통으로 행 전극 제어신호 v1이 주어지고, 또한 각각 n비트의 열 전극 제어신호 b1∼bn이 주어진다.
정전류회로(21)는, FET(23,24)를 사용한 커런트 미러회로이기 때문에, 유기 EL 소자(22)에 흐르는 전류는, 서로 병렬로 접속된 FET q1∼qn을 흐르는 전류의 총합인 상기 기준전류에 의해 결정된다. 또한, 이 FET q1∼qn을 흐르는 전류는, 메모리셀 m1∼mn에 기억된 데이터에 의해 결정된다.
각 메모리셀 m1∼mn은, 예컨대 도20에 도시된 바와 같이 구성되어 있다. 즉, 입력용의 인버터(25), 유지용의 인버터(26), 귀환용의 인버터(27), 및 상기 행 전극 제어신호 v1과 입력용의 인버터(25)의 출력에 응답하여, 상기 유지용의 인버터(26)의 게이트에 대해, 상기 열 전극 제어신호 b1∼bn을 입력할 지, 귀환용의 인버터(27)의 출력을 귀환할 지를 제어하는 MOS 전송게이트(28,29)를 포함하고 있다. 따라서, 유지용의 인버터(26)의 출력이 귀환용의 인버터(27) 및 MOS 전송게이트(29)를 통해 상기 유지용의 인버터(26)의 게이트에 귀환되는 스태틱 메모리 소자구성으로 되어있다.
또한, 다른 종래 기술로서, 화상메모리를 표시부 이외에 배치한 액정표시장치의 회로구성이, 일본 공개특허공보 제2000-227608호(공개일: 2000년 08월15일)에 개시되어 있다. 도21은, 종래 기술의 표시기판을 나타낸 블록도이다. 이 종래 기술에서는, 표시부(31)는, 라인버퍼(32)를 통해 화상메모리(33)에 접속되어 있다. 상기 화상메모리(33)는, 메모리셀이 매트릭스 형태로 배열된 랜덤 액세스 메모리(random access memory)의 구성으로 되어 있고, 표시부(31)의 화소와 동일한 어드레스공간을 갖는 비트맵 구성을 갖는다. 어드레스신호(34)는, 메모리 제어회로(35)를 통해, 메모리라인 선택회로(36) 및 열선택회로(37)에 입력된다. 상기 어드레스신호(34)에 의해 지정된 메모리셀이, 도시하지 않은 열선 및 행선에 의해 선택되고, 그 메모리셀에 표시데이터(38)가 기입된 후 선택된다. 이와 같이 기입된 표시데이터(38)는, 선택화소를 포함하는 1라인분의 데이터로서 라인버퍼(32)에 출력된다. 라인버퍼(32)는, 표시부(31)의 신호배선에 접속되어 있기 때문에, 상기 독출 표시데이터(38)는, 도시하지 않은 신호배선으로 출력된다.
한편, 상기 어드레스신호(34)는 어드레스라인 변환회로(39)에도 입력되기 때문에, 표시부(31)의 도시하지 않은 모든 라인선택배선들중, 상기 어드레스 신호(34)를 변환하여 얻어진 라인선택배선이, 표시라인 선택회로(40)에 의해 선택되고, 선택전압이 인가된다. 이러한 동작에 의해, 화상메모리(33)내의 표시데이터(38)가, 표시부(31)에 기입된다.
도22는, 상기 표시부(31)에 있어서의 각 화소의 회로구성의 일례를 도시한 회로도이다. 라인선택배선(41)의 선택은 상기 표시라인 선택회로(40)에 의해 이루어지며, 상기 선택에 의해, 상기 라인선택배선(41)에 접속되는 제어 TFT(42)가 제어되고; 신호배선(43)을 통해 상기 라인버퍼(32)로부터 주어지는 표시데이터(38)가, 공통배선(44)과 상기 제어 TFT(42) 사이에 제공되는 커패시터(45)에 기억되며; 상기 커패시터(45)의 단자전압에 의해서, 구동 TFT(46)의 ON/OFF가 제어된다. 상기 구동 TFT(46)가 ON 또는 OFF되는 도통상태의 결정에 의해, 액정기준배선(48)으로부터 주어지는 전압이, 화소전극(47)에 직접 인가될 지, 또는 상기 구동 TFT(46)의 단자들 사이에 제공되는 커패시터(49)를 통해 간접적으로 인가될지가 결정된다.
또한, 도23은, 상기 표시부(31)에 있어서의 각 화소의 회로구성의 다른 예를 도시한 회로도이다. 상기 구성에서는, 액정을 구동하는 TFT로서, 아날로그 스위치(51)가 사용되고 있다. 상기 아날로그 스위치(51)는, p형 TFT(52) 및 n형 TFT(53)로 구성되어 있다. 상기 아날로그 스위치(51)를 구동하기 위해, 각각 샘플링 커패시터(54,55) 및 샘플링 TFT(56,57)로 이루어지는 2 계통의 메모리회로가, 상기 각 TFT(52,53)에 대응하여 제공된다.
상기 샘플링 TFT(56,57)은, 서로 극성이 다른 2개의 데이터배선(58,59)에 각각 접속됨과 동시에, 동일한 라인선택배선(41)에 접속되어 있다. 상기 라인선택배선(41)에 의해 상기 샘플링 TFT(56,57)의 ON 또는 OFF가 제어되고, 샘플링 커패시터(54,55)에 상기 데이터배선(58,59)의 전압 D, /D가 각각 기억된다. 또, 상기 공보에는, (i) 아날로그 스위치(51)를 구동하기 위해 사용되는, 극성이 상이한 전압 D, /D가, 상기한 바와 같이 2계통의 메모리회로를 제공하지 않고, 화소내부의 인버터회로에서 생성되며, (ii) 메모리회로가, 반도체에 사용되는 메모리회로의 구성을채용함으로써 TFT을 사용하여 표시부(31)상에 구성되는 있다고 기재되어 있다.
이와 같이, 2000-227608호 공보에는, 액정 디스플레이용의 표시부(31)외에 화상메모리(33)를 갖는 폴리실리콘 TFT 기판의 구성이 개시되어 있다.
그러나, 공개특허공보 제1996-194205호에 기재된 종래 기술에 의하면, 도18에 나타낸 바와 같이, 1개의 화소가, 액정층(10), 액정구동용의 스위칭소자(6) 및 1비트의 메모리소자(5)로 구성되어 있다. 이에 의해, 1개의 액정소자당 흑백 2진 표시를 행할 수 있어도, 3계조 이상의 다계조 표시를 행할 수 없다고 하는 문제가 있다.
이와 같이, 2000-227608호 공보에 기재된 종래 기술에서도, 도22에 나타낸 바와 같이, 1개의 화소는, 액정소자, 및 커패시터(45)로 이루어지는 1비트의 메모리소자로만 구성되기 때문에, 상기 1개의 액정소자에 대해, 흑백 2진 표시밖에 행할 수 없다고 하는 문제가 있다.
이 점에 있어서, 일본 공개특허공보 제1990-148687호의 종래 기술에서는, 도19에 나타낸 바와 같이, 1개의 화소가, 유기 EL 소자(22), 커런트 미러회로(21) 및 복수의 메모리셀 m1∼mn로 구성되어 있다. 따라서, 상기 메모리셀 m1∼mn의 상태를 재기입함으로써, 메모리셀의 수 n에 따른 다계조 표시를 실현할 수 있다.
그러나, 도19의 구성에서는, 다계조표시에 필요한 메모리셀의 갯수 n과 동일한 수의, 데이터 배선에 대응하는 열 전극 제어신호 b1∼bn이 필요하게 된다. 따라서, 다계조표시에 있어서 계조의 레벨이 증가함에 따라 화소가 보다 많은 배선으로 덮어진다. 이에 의해, 메모리셀 등을 작성하기 위한 영역이 좁게 된다고 하는 새로운 문제가 생긴다.
또한, 상기 2000-227608호 공보에 기재된 구성에서는, 화상메모리(33)로부터 1주사라인분의 데이터가 병렬로 독출된 후, 라인버퍼(32)에 송출된다. 이와 같이 화상메모리(33)로부터 버퍼회로(또는 신호선드라이버)에 데이터를 병렬로 송출하는 것의 장점은, 1라인분의 데이터에 대해 일단 패럴렐/시리얼 변환을 행하고, 시리얼 데이터로서, 상기 데이터를 도17의 신호선드라이버(8)의 도시하지 않은 시프트 레지스터 내부를 통해 전송한 후, 상기 전송된 데이터에 대해 다시 시리얼/패럴렐 변환을 행할 필요가 없게 되는 것에 있다. 상기 구성에 의해, 저소비전력화가 가능해지고 있다.
그러나, 이와 같은 구성에 의해, 화소당 3계조 이상의 다계조표시를 행하는 경우, 화상메모리(33)로부터 독출되는 데이터를 신호선드라이버(8) 내의 D/A 변환회로에서 아날로그전압으로 변환하는 구성으로 되어 있어, D/A 변환에 따른 전력소비가 크다고 하는 문제가 있다.
또한, 일본 공개특허공보 제1990-148687호와 같은 구성에서도, FET q1∼qn에 의해 작성된 후, 커런트 미러회로(21)의 FET(23)측을 흐르는 상기기준전류가 불필요해지기 때문에, 이 커런트 미러회로(21)를 일종의 D/A 변환회로라고 생각하면, D/A 변환에 따른 소비전력의 문제가 있다.
본 발명의 목적은, 다계조표시를 실현하는 데 있어서, 표시영역에서의 배선수를 감소시키고, 소비전력을 감소시킬 수 있는 표시장치를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 의한 표시장치는, 매트릭스 형태로 구획된 각 영역에 설치된 전기광학소자; 상기 각 영역에 제공된 액티브소자(A); 및 신호선의 데이터를 상기 액티브소자(A)를 통해 취입하여, 그 출력에 의해 상기 각 전기광학소자를 표시구동하는 메모리소자를 포함하며, 각 전기광학소자에 대응하는 상기 2개 이상의 메모리소자가, 상기 각 신호선에 대해 제공되고, 상기 각 전기광학소자는, 상기 전기광학소자에 대응하여 제공된 2개 이상의 상기 메모리소자의 일부 또는 전부의 출력에 의해 표시구동되는 구성으로 되어있다.
상기 구성에 의하면, 액티브 소자(A)가 선택선에 의해 선택되어 있는 동안에 액티브소자(A)를 통해 신호선의 데이터를 메모리소자에 취입하고, 그 메모리소자의 기억내용에 따라 참조선의 전압을 전기광학소자에 인가함으로써, 전기광학소자마다 기억유지동작을 행하고; 동일한 데이터의 재기입을 방지함으로써, 신호선구동회로의 전력 소비를 감소시키는 표시장치에 있어서, 다계조표시나 상이한 영상의 표시를 실현하는 데 있어서, 각 전기광학소자에 대응하여 형성되는 메모리소자를, 동일한 신호선에 대해, 표시해야 할 계조나 영상에 대응하는 비트수, 예컨대 8계조에 대해서는 3개의 메모리 소자를 제공한다. 그리고, 메모리 소자의 일부 또는 전부의 출력에 의해 상기 전기광학소자를 표시구동한다.
따라서, 일부의 출력을 사용한 경우, 비트의 무게에 따라 출력을 스위칭함으로써, 시순차 디지털 계조제어를 행할 수 있다. 또한, 일부의 출력과 나머지의 출력을 사용하여 상이한 표시를 행할 수 있다. 예컨대, n비트의 데이터에서는, 2n개의 계조 영상을 표시하거나, 2계조(1비트계조)의 n개의 영상을 스위칭에 의해 표시하는 것은 물론, 2n-1의 계조의 표시와 2계조(1비트계조)의 표시 사이에서의 절환도 가능해진다. 한편, 전부의 출력을 동시에 사용하는 경우, 각 비트의 출력의 가산전압이나 전류에 의해 아날로그 계조제어를 행할 수 있다.
이에 의해, 공통의 신호선을 사용하여 각 비트의 데이터가 대응하는 메모리소자에 취입되고, 또한 상기 비트들을 각각 선택하는 비트선택선은 서로 비트순위가 동등한 액티브 소자에 의해 공유되도록 인회되기 때문에, 배선수를 감소시킬 수 있다. 또한, 멀티 비트의 데이터에 의해 전기광학소자를 시분할 계조법에 따라 구동하기 때문에, D/A 변환에 따른 전력소비도 감소시킬 수 있다.
또한, 상기의 목적을 달성하기 위해, 본 발명의 다른 표시장치는, 선택선 및 신호선에 접속된 액티브소자(A); 상기 액티브소자(A)를 통해 신호선의 데이터를 취입하는 메모리소자; 상기 메모리소자의 기억내용에 따라 표시를 행하는 전기광학소자; 및 상기 각 메모리소자에 대응하여 제공되는 액티브소자(B)를 포함하며, 각 전기광학소자에 대응하여 형성되는 상기 메모리소자의 수는, 상기 신호선에 대하여, 표시해야 할 계조 및/또는 영상의 종류의 적어도 일부분에 대응하는 비트수와 동일하고, 서로 동등한 비트순위의 액티브소자(B)의 제어입력단에 의해 공유되도록 인회되고, 각 비트순위마다 택일적으로 선택되어, 상기 선택선이 선택된 기간 동안에는 상기 액티브소자(A)를 통해 데이터를 대응하는 메모리소자에 격납시키고, 상기 선택선이 선택되지 않는 기간 동안에는 대응하는 메모리소자의 데이터를 상기 전기광학소자에 대해 출력하도록 상기 액티브소자(B)를 구동시키는 비트선택선을 더 포함하는 구성으로 되어있다.
상기 구성에 의하면, 액티브 소자(A)가 선택선에 의해 선택되어 있는 동안에 액티브소자(A)를 통해 신호선의 데이터를 메모리소자에 취입시키고, 그 메모리소자의 기억내용에 따라 참조선의 전압을 전기광학소자에 인가함으로써, 전기광학소자마다 기억유지동작을 행하고; 동일 데이터의 재기입을 방지함으로써, 신호선구동회로의 전력 소비를 감소시키는 표시장치에 있어서, 다계조표시 및/또는 상이한 영상의 표시를 실현하기 위해, 각 전기광학소자에 대응하여 형성되는 메모리소자를, 상기 신호선에 대하여, 표시해야 할 계조 및/또는 영상의 적어도 일부분에 대응하는 비트수만큼 제공한다. 예컨대 8계조가 필요한 경우에는, 각 전기광학소자에 대응하여 2개의 메모리 소자가 제공되고, 예컨대 외부의 RAM에 1개 이상의 메모리 소자를 제공함으로써, 각 전기광학소자에 대응하는 메모리 소자의 총 수는 3개로 조정된다.
한편, 각 메모리소자에 대응하여, 상기 액티브소자(A) 및 전기광학소자에 대응하는 메모리소자 사이에, 액티브소자(B)가 개재되어 있다. 상기 선택선이 선택되어 있는 동안, 이 액티브소자(B)가 비트선택선에 의해 택일적으로 선택되고, 각 비트의 데이터가 대응하는 메모리소자에 기억된다. 한편, 상기 선택선이 선택되어 있지 않은 기간 동안, 상기 액티브소자(B)가 비트선택선에 의해 택일적으로 선택되고, 대응하는 메모리소자에 기억된 데이터는 전기광학소자에 출력된다.
보다 구체적으로, 예컨대 상기 다계조표시를 실현하는 경우, 3비트의 데이터의 제1∼제3 비트의 데이터가 1이라고 하면, 우선 제1 비트에 대응하는 메모리소자로부터의 1의 데이터가 단위기간 T동안만 액티브소자(B)를 통해 전기광학소자에 주어진다. 다음, 제2 비트에 대응하는 메모리소자로부터의 1의 데이터가 기간 2T동안만 액티브소자(B)를 통해 전기광학소자에 주어진다. 그 후, 계속해서 제3 비트에 대응하는 메모리소자로부터의 1의 데이터가 기간 4T동안만 액티브소자(B)를 통해 전기광학소자에 주어진다. 이 경우, 상기 참조선의 전압은, 계조 레벨이 0∼7의 상기 8계조중의 7계조인 경우, 전기광학소자에 인가되어, 시순차 디지털 다계조표시를 실현할 수 있다.
또한, 상기와 같이, 액티브소자(B)에 의해 일부의 메모리소자의 출력을 바꾸는 경우, 그 일부의 출력과 나머지의 출력을 사용하여 상이한 영상을 표시할 수 있다. 즉, n비트의 데이터인 경우, 표시는 상기 2n계조의 영상의 표시로 한정되지 않는다. 예컨대, 2계조(1비트계조)의 n개의 영상을 바꾸어 간단한 동화상을 표시하고, 또는 2n-1계조 영상의 표시와, 2계조(1비트계조) 영상의 표시를 바꿀 수 있다.
이에 의해, 멀티 비트의 데이터는, 공통의 신호선을 시분할로 사용하여 각 메모리소자에 의해 순차로 취입되고, 또한 비트선택선은 서로 동등한 비트순위를 갖는 액티브소자들에 의해 공유되도록 인회되기 때문에, 배선수가 감소될 수 있다. 또한, 그 멀티 비트의 데이터를 사용하여, 전기광학소자를 시분할 계조법에 의해 구동하기 때문에, D/A 변환에 필요한 전력소비도 감소할 수 있다. 또한, 상이한 영상 표시로 바꿀 때, 일시적으로 메모리소자에 데이터를 기입함으로써, 외부의 CPU 등의 동작이 필요하지 않게 되어, 저소비전력으로 실현할 수 있다.
상기 목적을 달성하기 위해, 본 발명의 또 다른 표시장치는, 선택선 및 신호선에 접속된 액티브소자(A); 상기 액티브소자(A)가 선택선에 의해 선택되어 있는 동안, 상기 액티브소자(A)를 통해 신호선의 데이터를 취입하는 메모리소자; 상기 메모리소자의 기억내용에 따라 표시를 행하는 전기광학소자; 및 상기 메모리소자와 상기 전기광학소자 사이에, 상기 각 메모리소자에 대응하여 제공되는 액티브소자(C)를 포함하며, 각 전기광학소자에 대응하여 제공된 상기 메모리소자의 수는, 상기 각 신호선에 대하여, 표시해야 할 계조 및/또는 영상의 종류의 적어도 일부분에 대응하는 비트수와 동일하고, 상기 메모리소자는, 상이한 액티브소자(A)를 통해 상이한 선택선에 대응하여 각각 제공되고, 서로 동등한 비트순위의 액티브소자(C)의 제어입력단에 의해 공유되도록 인회되고, 각 비트순위마다 택일적으로 선택되어, 대응하는 메모리소자의 데이터를 상기 전기광학소자에 대해 출력하도록 상기 액티브소자(C)를 구동시키는 비트선택선을 더 포함하는 구성으로 되어있다.
상기 구성에 의하면, 액티브소자(A)가 선택선에 의해 선택되어 있는 동안에 액티브소자(A)를 통해 신호선의 데이터를 메모리소자에 취입하고, 그 메모리소자의 기억내용에 따라 참조선의 전압을 전기광학소자에 인가함으로써, 전기광학소자마다 기억유지동작을 행하고; 동일한 데이터의 재기입을 방지함으로써, 신호선구동회로의 전력 소비를 감소시키도록 한 표시장치에 있어서, 다계조표시나 상이한 영상의 표시를 실현하는 경우, 각 전기광학소자에 대응하여 형성되는 메모리소자의 수를, 동일의 신호선에 대하여, 표시해야 할 계조나 영상에 대응하는 비트수와 동일하게, 예컨대 8계조로 하면 3개의 메모리 소자를 제공한다.
한편, 상기 액티브소자(A) 및 그 선택선도 각 메모리소자에 개별적으로 대응하여 제공하고, 각 메모리소자와 전기광학소자 사이에는, 비트선택선에 의해 택일적으로 선택되는 액티브소자(C)를 각각 개재한다. 따라서, 시순차 디지털 다계조표시 및/또는 상이한 영상의 표시를 실현할 수 있다.
이에 의해, 멀티 비트의 데이터는, 공통의 신호선을 시간 분할에 의해 사용하여, 각 메모리소자에 순차로 취입되고, 또한 비트선택선은 서로 비트순위가 동등한 액티브소자에 의해 공유되도록 인회되기 때문에, 배선수를 감소시킬 수 있다. 또한, 그 멀티 비트의 데이터를 사용하여, 전기광학소자를 시분할의 계조법으로 구동하기 때문에, D/A 변환에 필요한 전력소비를 감소시킬 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명의 또 다른 표시장치는, 선택선 및 신호선에 접속된 액티브소자(A); 상기 액티브소자(A)가 선택선에 의해 선택되어 있는 동안, 상기 액티브소자(A)를 통해 신호선의 데이터를 취입하는 메모리소자; 및 상기 메모리소자의 기억내용에 따라 표시를 행하는 전기광학소자를 포함하며, 상기 각 전기광학소자에 대응하여 형성되는 상기 메모리소자의 수는, 상기 각 신호선에 대해, 표시해야 할 계조의 적어도 일부분에 대응하는 비트수와 동일하고, 상기 메모리소자는, 상이한 상기 액티브소자(A)를 통해 상이한 선택선에 대응하여 각각 제공되고, 상기 각 전기광학소자는, 상기 전기광학소자에 대응하여 형성되는 복수의 상기 메모리소자의 총 출력에 의해 표시구동되는 구성으로 되어있다.
상기 구성에 의하면, 액티브 소자(A)가 선택선에 의해 선택되어 있는 동안에 액티브소자(A)를 통해 신호선의 데이터를 메모리소자에 취입하고, 그 메모리소자의 기억내용에 따라 참조선의 전압을 전기광학소자에 인가함으로써, 전기광학소자마다기억유지동작을 행하고; 동일데이터의 재기입을 방지함으로써, 신호선구동회로의 전력 소비를 감소시키도록 한 표시장치에 있어서, 다계조표시를 실현하는 경우, 각 전기광학소자에 대응하여 형성되는 메모리소자의 수를, 동일의 신호선에 대하여, 표시해야 할 계조수에 대응하는 비트수와 동일하게 제공하고, 액티브소자(A) 및 그 선택선도 각 메모리소자에 대응하여 제공된다.
따라서, 각 비트의 출력의 가산전압이나 전류에 의해 아날로그 계조제어를 행할 수 있다. 이에 의해, 공통의 신호선을 시간 분할로 사용하여, 멀티 비트의 데이터는 각 메모리소자에 순차로 취입되고, 또한 비트선택선은 서로 비트순위가 동등한 액티브 소자들에 의해 공유되도록 인회되기 때문에, 배선수를 삭감할 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명의 또 다른 표시장치는, 선택선 및 신호선에 접속되는 액티브소자(A); 상기 액티브소자(A)를 통해 신호선의 데이터를 취입하는 메모리소자; 상기 메모리소자의 기억내용에 따라 표시를 행하는 전기광학소자; 및 각 메모리소자에 대응하여 제공되는 액티브소자(B)를 포함하며, 각 전기광학소자에 대응하는 상기 메모리소자의 수는, 상기 각 신호선에 대해, 표시해야 할 계조의 적어도 일부분에 대응하는 비트수와 동일하고, 서로 동등한 비트순위의 액티브소자(B)의 제어입력단에 의해 공유되도록 인회되고, 각 비트순위마다 택일적으로 선택되어, 상기 선택선이 선택되어 있는 동안에는 상기 액티브소자(A)를 통해 데이터를, 대응하는 메모리소자에 기억시키도록 상기 액티브소자(B)를 구동하는 비트선택선을 더 포함하고, 상기 각 전기광학소자는, 상기 전기광학소자에 대응하여 형성되는 복수의 상기 메모리소자의 총 출력에 의해 표시구동되는 구성으로 되어있다.
상기 구성에 의하면, 액티브소자(A)가 선택선에 의해 선택되어 있는 동안에 액티브소자(A)를 통해 신호선의 데이터를 메모리소자에 취입하고, 그 메모리소자의 기억내용에 대응하여 참조선의 전압을 전기광학소자에 인가함으로써, 전기광학소자마다 기억유지동작을 행하고; 동일 데이터의 재기입을 방지함으로써, 신호선구동회로의 전력 소비를 감소시키도록 한 표시장치에 있어서, 다계조표시를 실현하는 경우, 각 전기광학소자에 대응하여 형성되는 메모리소자의 수를, 동일의 신호선에 대하여, 표시해야 할 계조나 영상의 종류에 대응하는 비트수와 동일하게 제공하고, 각 메모리소자에 대응하여, 상기 액티브소자(A) 및 전기광학소자와 대응하는 메모리소자 사이에 액티브소자(B)를 개재하여, 이 액티브소자(B)를 비트선택선에 의해 택일적으로 선택함으로써, 대응하는 메모리소자에 데이터를 기억시킬 수 있다.
따라서, 각 비트의 출력의 가산전압이나 전류에 의해 아날로그 계조제어를 행할 수 있다. 이에 의해, 멀티 비트의 데이터는, 시분할로 사용하여 공통의 신호선을 각 메모리소자에 순차로 취입하고, 또한 비트선택선은 서로 비트순위가 동일한 액티브 소자에 의해 공유되도록 인회되기 때문에, 배선수를 감소시킬 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 나타낸 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이익은, 첨부도면을 참조한 상세한 설명에 의해 명백하게 될 것이다.
도1은, 본 발명의 실시예 1에 의한 표시장치의 개략적 구성을 도시한 도면이다.
도2는, 도1의 표시장치에 있어서의 SRAM의 1구성예를 나타낸 블록도이다.
도3은, 도1의 표시장치에 있어서의 메모리소자의 구성을 설명하기 위한, 1개의 화소영역의 전기회로를 도시한 도면이다.
도4는, 도1의 표시장치에 있어서의, 비트선택선 및 선택선에의 인가신호파형을 나타낸 도면이다.
도5는, 본 발명의 실시예 2에 의한 표시장치에 있어서의 1개의 화소영역의 전기회로를 도시한 도면이다.
도6은, 도5의 표시장치에 있어서의, 비트선택선, 선택선 및 신호선에의 인가신호파형을 나타낸 도면이다.
도7은, 본 발명의 실시예 3에 의한 표시장치에 있어서의 1개의 화소영역의 전기회로를 도시한 도면이다.
도8은, 상기 본 발명의 실시예 3에 의한 표시장치에 있어서의, 저소비전력화를 실현가능한 D/A 변환회로의 전기회로구성을 나타낸 도면이다.
도9는, 본 발명의 실시예 4에 의한 표시장치에 있어서의 1개의 화소영역의전기회로를 도시한 도면이다.
도10은, 도9의 표시장치에 있어서의, 비트선택선, 선택선 및 신호선에의 인가신호파형을 나타낸 도면이다.
도11은, 도9의 구성을 채용하여, 전류구동형 전기광학소자에 대해, 시간 분할 계조를 사용하지 않고 전류치를 제어하도록 설정한 경우의 가장 단적인 전기회로구성을 도시한 도면이다.
도12는, 본 발명의 실시예 5에 의한 표시장치에 있어서의 1개의 화소영역의 전기회로를 도시한 도면이다.
도13은, 본 발명의 실시예 6에 의한 표시장치에 있어서의 4개의 화소영역의 전기회로를 도시한 도면이다.
도14는, 도13의 표시장치에 있어서의 비트선택선 및 선택선에의 인가신호파형을 나타낸 도면이다.
도15는, 본 발명의 실시예 7에 의한 표시장치에 있어서의 4개의 화소영역의 전기회로를 도시한 도면이다.
도16은, 본 발명의 실시예 8에 의한 표시장치에 있어서의 2개의 화소영역의 전기회로를 도시한 도면이다.
도17은, 전형적인 종래 기술에 의한 표시장치의 개략구성을 나타낸 블록도이다.
도18은, 도17의 표시장치에 있어서의 각 화소부의 회로구성을 상세히 나타낸 도면이다.
도19는, 다른 종래 기술에 의한 표시장치에 있어서의 각 화소부의 구성을 도시한 도면이다.
도20은, 도19의 표시장치에 있어서의 메모리셀의 회로구성을 상세히 도시한 도면이다.
도21은, 또 다른 종래기술에 의한 표시장치의 구성을 도시한 블록도이다.
도22는, 도21의 표시장치에 있어서의 각 화소의 회로구성의 일례를 도시한 도면이다.
도23은, 도21의 표시장치에 있어서의 각 화소의 회로구성의 다른 예를 도시한 도면이다.
[실시예 1]
본 발명의 실시예 1에 관해, 도1∼도4를 참조하여 설명하면, 이하와 같다.
도1은, 본 발명의 실시에 1에 따른 표시장치(61)의 개략적인 구성을 도시하는 도면이다. 상기 표시장치(61)는, 전기광학소자를 유기 EL 소자(62)로서 사용한 EL 디스플레이지만, 상기 액정소자나 FED 소자를 사용하여 실현될 수도 있다. 단, 본 구성의 기판(63)상에 형성되는 TFT(박막 트랜지스터) 소자는, CGS(Continuous Grain Silicon) TFT 제조 프로세스나, 일반적으로 사용되는 Poly-Si TFT 프로세스 등으로 제조될 수 있다. 상기 CGS TFT 제조 프로세스는, 예컨대 일본 공개특허공보 제 98-301536호(공개일 : 1998년 11월 13일))등에 설명되어 있다.
상기 표시장치(61)에서, 대략적으로, CPU(중앙 처리 유닛)(64)는, 플래시 메모리와 SRAM(스태틱 랜덤 액세스 메모리)으로 기능하는 메모리(65)에 의해 데이터를 교환함으로써, 표시해야 할 데이터를 상기 기판(63)상의 SRAM(66)에 기억시킨다. SRAM(66)내에 기억된 상기 데이터는, CPU(64)의 제어하에 있는 컨트롤러 드라이버(67)로부터 지시가 주어지면, 기입되고, 정기적으로 독출되며, 그 후 각 화소영역 A내에 형성되는 메모리소자 M에 기억된다. 또한, 이 메모리소자 M에 기억되어 있는 데이터에 따라 참조선(전원선) R의 전압 VDD가 상기 유기 EL 소자(62)에 인가되면, 화소마다 기억 유지 동작에 필요한 전원을 얻을 수 있다. 또한, 동일한 데이터의 재기입을 방지하여, 신호선구동회로인 상기 SRAM(66)의 전력을 세이브할 수 있다. 유사하게, 상기 CPU(64)의 전원을 OFF로 스위칭함으로써, 전력이 세이브된다.
상기 컨트롤러 드라이버(67)로부터 선택선(게이트 신호선) Gi (i = 1,2,∼,m; 총칭할 때는, 이하 참조 부호 G로 나타냄)가 나오고, 상기 SRAM(66)로부터 신호선(데이터 신호선) Sj (j = 1,2,∼,n; 총칭할 때는, 이하 참조 부호 S로 나타냄)가 나온다. 상기 선택선과 신호선의 교차부에는, 제1 액티브 소자(액티브 소자 A)인 n형 TFT Q1이 형성되어 있다. 그리고, 컨트롤러 드라이버(67)는 선택 전압을 선택선 G에 인가한다. 선택선 G에 게이트가 접속되어 있는 TFT Q1은, SRAM(66)로부터 신호선 S에 출력되어 있는 데이터를 메모리 소자 M에 인가한다. 또한, 메모리 소자 M으로부터의 출력은, 상기 유기 EL 소자(62)와 동시에 전기광학소자를 형성하는 p형 TFT Q2의 게이트에 인가된다. 상기 TFT Q2는 상기 참조선 R의 전압 VDD를 상기 유기 EL 소자(62)에 인가한다.
단, 메모리 소자 M은, 후술하는 스태틱 메모리를 사용하여 실현된다. 이 경우, 상기 SRAM(66)를, CPU(64)로부터 출력되는 데이터의 데이터 전송속도, 및 화소영역 A에 배치된 메모리 소자 M으로 전송되는 데이터의 데이터 전송속도를 조정하는 버퍼라고 가정하면, 상기 SRAM(66)은 단지 일시적으로 데이터를 유지하기 위해 필요하다. 따라서, SRAM(66) 대신, DRAM 구성이 채용되어도 좋다. 이 경우, 메모리 소자 M에 기억된 데이터와 동시에, 갱신된 데이터상의 정보, 즉 어떤 화소에 해당하는 데이터가 갱신되었는지를 나타내는 데이터를 DRAM 구성에 기억시킴으로써, 갱신된 데이터에 해당되는 메모리 소자 M의 데이터만을 재기입하는 구성을 실현할 수 있다.
특히, 표시장치(61)의 화소영역 A에 배치된 메모리 소자 M의 데이터는 신호선 S 등을 통해 재기입된다. 그러나, 일반적으로 신호선 S 등의 부유 용량은 통상의 RAM에 비해 크기 때문에, 이 경우의 재기입 속도는 통상의 RAM에 비해 느려진다. 따라서, CPU(64)로부터의 데이터가 일시적으로 유지되도록 하기 위해, 통상의 RAM과 동일한 RAM이 표시영역 외부에 제공된다. 여기서, 화소영역 A 외부의 RAM은 DRAM 구성으로 해도 좋다.
또한, 상기 화소영역 외부에 배치되는 RAM은, 후술과 같이, 화소영역 A내의 메모리소자 M에 기입될 수 없는 데이터를 저장하는 역할을 한다. 예컨대, 원하는 표시의 계조가 6비트 계조인 경우에는, 화소에 4비트 계조만이 사용될 수 있으면, 다른 2비트 계조의 데이터는 화소영역 A 외부의 RAM에 배치된다.
또한, 후술과 같이, 스위칭에 의해 복수의 영상이 표시되는 경우, 필요한 메모리 소자의 수는 증가한다. 이 경우, 상기와 같이, 화소영역 A내에 배치될 수 없는 메모리 데이터를 화소영역 A 외부의 RAM에 배치해도 좋다. 즉, 화소영역 A내의 메모리 소자 M과 화소영역 A 외부의 RAM 사이에서 표시 데이터가 교환되고; 여기서, 통상은 화소영역 A내에 메모리 데이터가 표시되고, 다른 화면으로 바뀌면, 화소영역 A 외부의 RAM 데이터가 화소영역 A내의 메모리 소자 M으로 이동되는 것에 의해, (또한, 화소영역 A내의 메모리 데이터를 화소 외부의 RAM으로 되돌림으로써), 표시가 행해진다.
또한, 상기 SRAM(66), 컨트롤러 드라이버(67) 및 CPU(64)는, 기판(63)상에 집적되어 형성되어도 좋다. 이 경우, 상기 CGS TFT 제조 프로세스로 기판(63)상에 형성되거나, 또는 이러한 집적 회로가 단결정 반도체 제조 공정으로 생성된 후, 별도로 준비된 기판(63)상에 설치되어도 가능하다. 또한, 상기 단결정 반도체 제조 공정에 의해 생성된 집적회로가 별도로 준비된 기판(63)에 설치되는 후자의 경우, 상기 집적회로가 기판(63)에 직접 설치되어도 좋다. 이와 달리, TAB(Tape Automated Bonding) 기술에 의해, 동박 패턴을 사용하여 배선된 테이프상에 일시적으로 집적회로를 설치한 후, TCP(테이프 캐리어 패키지)를 접합함으로써, 집적회로를 기판(63)에 준비할 수 있다.
본 발명에 따른 중요한 구성은, (i) 다계조 표시를 행할 때, 표시에 사용되는 계조에 대응하는 비트수만큼의 메모리 소자 M, (ii) 표시하고자 하는 복수의 영상에 필요한 비트수만큼의 메모리 소자 M, 또는 (iii) (i)에서 요구되는 비트수와 (ii)에서 요구되는 비트수의 조합을 포함하는 전체 비트수 이하(도1에서는, 설명의 편의상, 2개의 메모리 소자 M이 참조 부호 M1, M2로 도시됨)의 메모리 소자 M이 제공되는 것이다. 각 화소영역 A내에 형성되는 메모리 소자 M의 개수가, 상기 요구되는 개수 미만인 경우에는, 상기 필요한 메모리 소자들 M 중 나머지를 상기 SRAM(66)내에 제공할 수 있고, 요구되는 화소영역 A와 SRAM(66) 사이에서, 데이터를 교환할 수 있다. 이하의 설명은, 다계조 표시를 가정한 것이고, 복수의 영상 표시에 관해서는 후술한다.
도1에 도시된 구성에서, 메모리 소자 M1, M2는 상기 TFT Q1, Q2 사이를 접속하는 라인에 대응하여 제공된다. 그 후, 상기 라인과 상기 메모리 소자 M1, M2를 연결하도록 제2 액티브 소자(액티브 소자 B)인 TFT Q31, Q32가 제공되어, 개별적으로 메모리 소자 M1, M2에 대응한다. 또한, 한번에 상기 TFT Q31, Q32 중 어느 하나를 선택하기 위해, 비트 선택선 B1, B2 및 그 비트 선택선 B1, B2에서 선택 전압을 발생시키는 비트 컨트롤러(68)가 제공되어 있다. 상기 비트 컨트롤러(68)는, 상기 SRAM(66) 등과 같이, 기판(63)상에 집적되어 형성되어도 좋다.
도2는, 상기 SRAM(66)의 1 구성예를 도시하는 블록도이다. 상기 SRAM(66)은, CPU(64)에 대해 시리얼 IN 컨트롤 회로(71) 및 시리얼 OUT 컨트롤 회로(72)로 이루어지는 시리얼 I/O 포트와는 별도로, 패럴렐 OUT 컨트롤 회로(73)를 포함한다. 상기 패럴렐 OUT 컨트롤 회로(73)는 각 신호선(S)과 대응하여 기판(63)의 세그먼트측의 1라인(l,2,…,m)의 화소에 대응하는 데이터를 병렬로 출력하는 포트이다. 또한, 상기 패럴렐 OUT 컨트롤 회로(73)는 각 화소마다, R, G, B의 3개의 포트를 더 갖는다. 또한, 통상의 SRAM 회로에서와 같이, 상기 SRAM(66)은 어드레스 버퍼(74,75), 행 디코더(76), 열 디코더(77), 셀렉터(78), 메모리 어레이(79), 및 칩 셀렉트 또는 각종 인에이블 신호와 연관된 게이트(80,81) 및 버퍼(82)를 포함한다.
도3은, 임의로 선택된 i번째 행, j번째 열의 1개의 화소영역 Aij의 전기회로인 상기 메모리 소자 M의 구성을 설명하기 위한 도면이다. 도3에서는, 도1에서와 같이, 간략화를 위해, 2개의 메모리 소자 M1, M2가 메모리 소자 M으로서 도시된다. 이하, 상기 i번째 행, j번째 열을 나타내는 첨자 i, j는, 특별히 필요한 경우에만 부기하고, 그렇지 않은 경우에는, 설명의 편의상 생략한다.
상기 메모리 소자 M1, M2는, p형 TFT P1과 n형 TFT N1으로 이루어지는 CMOS 인버터 INV1, 및 유사하게 p형 TFT P2와 n형 TFT N2로 이루어지는 CMOS 인버터 INV2가 조합하여 제공되는 2단 인버터 구성을 갖는다. 특히, 상기 메모리 소자 M1,M2는, TFT Q31, Q32가 인버터 INV1의 입력단자에 접속되고; 인버터 INV1의 출력단자가 인버터 INV2의 입력단자에 접속되며; 인버터 INV2의 출력단자가 인버터 INV1의 입력단자 및 TFT Q31, Q32에 접속되는 SRAM 구성을 갖는다.
따라서, 상기 SRAM(66)으로부터의 데이터는, TFT Q1 및 TFT Q31, Q32를 통해 인버터 INV1의 입력단자에 입력된 후, 상기 인버터 INV1에 의해 반전되고, 차례로 인버터 INV2에 의해 반전된다. 상기 인버터 INV1의 입력단자에 정(positive)의 피드백이 된 후, 자기-유지 동작(self-holding operation)이 행해지고, 그 출력이 TFT Q31, Q32를 통해 전기광학소자를 구성하는 상기 TFTQ2에 인가된다.
단, 메모리 소자 M1, M2를 구성하는 인버터 INV2의 출력 임피던스는, 신호선 S와 TFT Q1, Q31, Q32를 통해 SRAM(66)으로부터 출력되는 신호의 임피던스에 비해 높게 설정된다.
이와 달리, 인버터 INV2의 출력단자와 인버터 INV1의 입력단자 사이에 별도의 액티브 소자(도시되지 않음)가 삽입되어, 신호선 S와 TFT Q1, Q31, Q32를 통해 SRAM(66)으로부터의 데이터(신호)가 인가된다. 그 때, 인버터 INV2로부터의 출력이 인버터 INV1의 입력단자에 되돌아가지 않도록 설정된다.
이러한 구성에 의해, 인버터 INV2로부터의 출력에 관계없이, 인버터 INV1의 입력전압을 SRAM(66)으로부터 설정할 수 있다.
도4는, 상기 비트 선택선 B1, B2 및 선택선 G에 인가되는 신호의 파형을 도시하는 도면이다. 도4에 도시된 예에서는, 1 프레임 기간 Tf가 127 기간으로 나누어져 있다. 데이터를 인가하는 타이밍 1에서는, 선택선 G는 하이 레벨(선택 전압)로 되고, 비트 선택선 B1, B2는 택일적으로 하이 레벨로 상승하기 때문에, 각 메모리 소자 M1, M2에 의해, 동일한 신호선 S를 통해, SRAM(66)으로부터의 데이터가 취입된다. 데이터를 표시하는 그 이외의 타이밍 2∼127에서는, 선택선 G는 로우 레벨(비선택 전압)로 강하되고, 계속 유지된다. 또한, 비트선택선 B1, B2는 그 비트의 무게 비율에 따라 택일적으로 하이 레벨로 상승하여, 각 메모리 소자 M1, M2의 데이터가 TFT Q2에 출력된다.
특히, 그 비트의 무게에 따라, 단위기간 T에 대해 비트선택선 B1이 선택되는 반면, 기간 2T에 대해 비트선택선 B2가 선택된다. 또한, 도4에 도시된 예에서는, 상기 단위기간 T를 1 프레임기간 Tf 중 7/127로 설정한다. 즉, 1 프레임기간 Tf내에, 비트선택선 B1, B2는 6회, 즉 (127-1)/{(1+2)×7} = 6회가 교대로 선택된다.
따라서, 전술한 바와 같이, 타이밍 1에서는, 메모리소자 M1, M2에 의해 데이터가 취입된다. 타이밍 2∼8에서는, 비트선택선 B1이 선택되어, 메모리소자 M1으로부터의 데이터가 TFT Q2에 출력된다. 타이밍 9∼22에서는, 비트선택선 B2가 선택되어, 메모리소자 M2의 데이터가 TFT Q2에 출력된다. 이하, 동일한 방식으로 선택이 행해진다. 예컨대, 타이밍 23∼29에서는, 비트선택선 B1이 선택된다. 타이밍 30∼43에서는, 비트선택선 B2가 선택된다. 타이밍 107∼113에서는, 비트선택선 B1이 선택된다. 타이밍 114∼127에서는, 비트선택선 B2가 선택된다.
또한, 선택선 G는, 상기 1 프레임기간 중, 1/127의 기간에 대해서만, 순차로 선택된다. CPU(64)로부터 SRAM(66)에 전송되는 데이터를 컨트롤러 드라이버(67)가 모니터하는 경우, 표시 화상을 변경할 필요가 없을 때에는, 상기 SRAM(66)이 컨트롤러 드라이버(67)로부터의 제어출력에 따라 데이터를 출력하지 않으므로, 전술한 바와 같이 전력이 세이브된다.
단, 타이밍 1에서도, 메모리소자 M1, M2의 각 데이터는 TFT Q2에 출력된다. 따라서, 표시기간이 타이밍 2∼127에 한정된다고 가정하면, 계조 에러가 발생한다. 한편, 타이밍 1이 표시기간에 포함되는 경우, SRAM(66)으로부터의 데이터에 의해 직접 TFT Q2가 구동된다. 그러나, 그 경우, 메모리소자 M1, M2로의 데이터 기입에 의해 전압 변동의 악영향이 발생한다. 따라서, 선택선 G가 하이 레벨이고, 또한 비트선택선 B1 또는 B2가 하이 레벨로 상승하는 기간의 영향을 고려하면, 상기 선택선 G가 로우 레벨이고, 비트선택선 B1 또는 B2가 하이 레벨인 기간을 조정하는 것이 요구된다. 선택시의 상기 참조선 R의 전압 VDD 및 신호선 S의 전압은, 예컨대, 5V와 6V 사이의 범위에서 동일하다.
따라서, 메모리소자 M을 채용하여 전력을 세이브하는 표시장치(61)에서는, 다계조 표시를 실현하기 위해, 상기 메모리소자 M1,M2를 메모리 소자 M으로서 제공하고, 메모리 소자의 수는 원하는 표시 계조를 달성하기 위해 필요한 비트수와 동일하고; 상기 TFT Q1, Q2와 메모리 소자 M1, M2 사이에 TFT Q31, Q32를 각각 제공하고; 선택선 G가 선택되어 있는 동안에는, TFT Q1을 통해 각 비트의 데이터를 시분할에 따라 순차 메모리소자 M1, M2에 기억시키고; 선택선 G가 선택되어 있지 않은 동안에는, 상기 기억되어 있는 데이터를 비트의 무게 비율에 따라 TFT Q2에 인가함으로써, 참조선 R의 전압 VDD를 시분할에 따라 인가한다. 이러한 구성에 의해, 전기광학소자(62)의 디지털 다계조 표시를 실현할 수 있다.
전술한 것을 고려하여, 다계조 표시를 위해 유사하게 복수의 메모리셀 m1∼mn을 사용하는 상기 도19에 도시된 구성과 본 발명을 이하에 비교한다. 한편, 본 발명은, 각 색(R,G,B)에 1개의 신호선 S, 및 색 R, G, B 사이에서 공용되어 있는 선택선 G와 비트선택선 B1, B2가 필요하고; 비트수가 x(특히, x≥2)이면, 1라인 × 3(R,G,B) + 1라인 + x라인 = 4라인 + x라인이다. 한편, 도19의 구성에서는, x라인 × 3(R,G,B) + 1라인(행 전극 제어 신호선) = 3x라인 + 1라인이고; 이에 의해 배선수를 크게 감소시킬 수 있다. 따라서, 각 화소영역(A)의 배선 면적이 축소되고, 계조수가 증가하는 경우에도, 메모리소자 M1, M2 등을 생성하기 위한 영역을 충분히 확보할 수 있다.
또한, 데이터가 CPU(64)로부터 표시영역 외부에 제공되는 SRAM(66)에 기입되고, CPU(64)로부터의 데이터의 기입 속도와 메모리소자 M1, M2로의 데이터의 기입 속도가 조정된 후, SRAM(66)으로부터의 복수의 데이터가 메모리소자 M1, M2에 병렬로 직접 기입된다. 이에 의해, 종래의 신호선 구동회로와 달리, SRAM(66)으로부터의 데이터를 시리얼 변환하여 전송할 필요가 없게 된다. 또한, 각 화소에 대해 디지털 데이터를 사용한 계조 표시가 실현되기 때문에, SRAM(66)과 화소들 사이에 소비전력이 큰 D/A 컨버터가 필요 없게 되어, 따라서 저소비전력화를 실현할 수 있다.
특히, 때론 정지화상을 표시하는 휴대전화 등의 경우에는, 데이터 전송의 소비전력에 비해 데이터의 D/A 변환의 소비전력이 크다. 따라서, 계조 데이터를 시리얼 전송하는 경우에 비해, 계조 데이터로부터 아날로그 전압을 발생시키는데 보다많은 전력이 필요하다. 따라서, 상기 결점을 충분히 보충하는 효과가 기대된다.
또한, 메모리소자 M1, M2는, 통상의 SRAM과 같이, 2단의 CMOS 인버터 INV1, INV2로 구성된다. 따라서, 인버터 INV1, INV2에 각각 속하는 p형 TFT P1, P2와 n형 TFT N1, N2가 택일적으로 ON된다. 따라서, 메모리 상태를 유지하고 있는 동안, 적은 양의 전류만이 각 인버터 INV1, INV2를 통해 흐르기 때문에, 저소비전력화가 실현된다.
단, 상기 구성에서, 신호선 S는 복수의 비트에 의해 공용된다. 따라서, 메모리소자의 수만큼 신호선 S를 확보한 도19의 경우와 비교하여, 데이터의 전송주파수가 비트수의 배수가 되는 등의 결점이 있다. 그러나, 표시장치의 화소수를 m×n으로 하면, 데이터가 SRAM(66)으로부터 종래의 신호선구동회로에 시리얼 전송된 후에, 필요한 전송주파수가 신호선 S의 패럴렐 수의 n배로 된다. 통상, n은 80 이상이다. 한편, 비트수 x는 8 정도이다. 따라서, 상기 구성의 경우에도, 데이터의 패럴렐 전송에 의해 메모리소자 M1, M2로의 데이터 전송속도가 감소하는 악영향이 남아있다.
한편, 다음은 상기 복수의 화상 표시에 관해 설명한다. 예컨대, 메모리소자 M의 개수를 k로 하면, 정지화상을 표시하는 경우, 변환후에 그 메모리소자 M으로부터 데이터를 독출함으로써, 영상이 1비트 계조(2계조)이면, k개의 영상이 변환되어 표시될 수 있다. 특히, 2계조 표시의 경우에는 k개의 영상이 표시되고, 4계조 표시의 경우에는 k/2개의 영상이 표시되도록, 표시가 행해질 수 있다. 또한, 각 영상은 계조수가 동일할 필요가 없으며, 예컨대 j(j<k) 비트 계조의 영상과, 그 이외의 k-j 비트 계조 사이에서 절환이 가능하다. 이에 의해, 간단한 동화상을, 정지화상을 표시하는 것과 실질적으로 동일한 정도의 소비전력으로 표시하는 것도 가능하다.
또한, 상기 정지화상을 표시할 때, 예컨대 6비트 계조를 표시하고 싶지만, 화소에 4비트에 대해서만 메모리소자가 배치될 수 있는 경우, 전술한 바와 같이 화소 외부의 SRAM(66)으로부터 그 이외의 2비트 데이터가 독출되도록 구성할 수 있다. 이 경우, SRAM 구성에 의해 화소 외부의 SRAM(66)이 2비트의 데이터(바람직하게는, 3비트의 데이터)를 기억하는 것이 바람직하다(나머지는 DRAM 구성을 가져도 좋다).
또한, 복수의 화상이 표시되는 경우, 보다 많은 수의 메모리소자가 요구된다. 여기서, 상기와 같이, 화소 외부의 RAM으로부터 필요한 비트 데이터를 화소 내부의 메모리소자로 독출하는 것에 의해, 표시가 행해지는 것이 요구된다. 또한, 복수의 영상 표시에 필요한 전체 데이터 중, 일부의 영상 표시에 필요한 데이터만이 메모리소자에 미리 기억되고, 그 후 그 이외의 영상을 표시할 때는, 화소 외부의 RAM으로부터 신규 데이터가 입력되는 것에 의해(동시에, 메모리소자에 기억된 데이터가 화소 외부의 RAM으로 되돌아감), CPU의 전원을 ON시키지 않고도, 복수의 화상 또는 간단한 동화상을 표시할 수 있다.
〔실시예 2]
본 발명의 실시예 2에 관해, 도5 및 도6을 참조하여 설명하면, 다음과 같다.
도5는, 본 발명의 실시예 2에 따른 표시장치의 1개의 화소영역(A)의 전기회로를 도시하는 도면이다. 도5는 도3과 구성이 유사하므로, 대응하는 소자에는 동일한 참조 부호를 부기하고, 그 설명을 생략한다. 도3에서와 같이, 설명의 편의상, 도5는 메모리소자 M으로서 제공된 2개의 메모리소자 M1, M2만을 도시한다. 그러나, 3개 이상의 메모리소자를 제공해도 좋다.
도5의 구성에서 주목해야 할 점은, 메모리소자 M1, M2 각각에 대해, 동일한 신호선 S로부터 데이터를 수신하기 위한 제1 액티브소자(액티브소자 A)를 구성하는 TFT Q11, Q12, 및 메모리소자 M1, M2의 출력을 상기 전기광학소자의 TFT Q2에 전송하기 위한 제3 액티브소자(액티브소자 C)를 구성하는 TFT Q51, Q52를 제공하는 것이다. 선택선 Ga에 선택전압을 인가하면, 신호선 S로부터의 데이터를 메모리소자 M1에 인가하도록 상기 TFT Q11를 활성화시키고, 선택선 Gb에 선택전압을 인가하면, 신호선 S로부터의 데이터를 메모리소자 M2에 인가하도록 상기 TFT Q12를 활성화시킨다.
참조부호 B로 나타낸 상기 비트선택선은, 2개의 메모리소자 M1, M2에 의해 공용되고 있다. 따라서, 메모리소자 M1, M2의 출력을 상기 TFT Q2에 택일적으로 인가하기 위해, 메모리소자 M1의 TFT Q51 및 메모리소자 M2의 TFT Q52는 각각 p형 및 n형이다. 따라서, 상기 TFT Q51 및 TFT Q52의 게이트에 상기 비트선택선 B로부터의 선택전압을 인가하면, 메모리소자 M1, M2 중 일방만이 TFT Q2에 신호가 출력되어, 상기 기간에 대해서만 유기 EL 소자(62)를 통해 전류가 흐른다.
도6은, 상기 비트선택선 B, 선택선 Ga, Gb, 및 신호선 S로의 신호의 파형을 도시한다. 또한, 상기 예에서와 같이, 1 프레임기간 Tf도 도6의 127기간으로 나누어져 있다. 데이터를 인가하는 타이밍 1에서는, 선택선 Ga, Gb가 신호선 S로부터의비트데이터에 따라 순차 하이 레벨(선택전압)로 되어, 메모리소자 M1, M2에 SRAM(66)으로부터의 데이터가 인가된다. 데이터를 표시하는 그 이외의 타이밍 2∼127에서는, 선택선 Ga, Gb가 로우레벨(비선택전압)로 되고, 비트선택선 B의 전압이 그 비트의 무게 비율에 따라 메모리소자 M1의 선택전압 V1 및 메모리소자 M2의 선택전압 V2 사이에서 절환되어, 메모리소자 M1, M2의 데이터가 택일적으로 TFT Q2에 출력된다.
따라서, 비트선택선 B로 송출된 선택전압 V1, V2의 1:2 비율에 의해, 다계조 표시가 행해진다. 또한, 상이한 2진 데이터(문자나 화상)가 메모리소자 M1, M2에 기억될 수 있다. 이 경우, 상기 비트선택선 B의 전압 V1 및 전압 V2를 1 이상의 프레임 단위에 걸쳐 주기적으로 절환함으로써, 2개의 2진 데이터의 주기적인 화상, 즉 간단하고 반복적인 동화상이 표시될 수 있다. 이러한 기능은, 휴대전화 등의 대기 화면을 생성하기 위해 적절하게 채용될 수 있다.
〔실시예 3〕
본 발명의 실시예 3에 관해, 도7 및 도8을 참조하여 설명하면, 이하와 같다.
도7은, 본 실시예 3에 따른 표시장치의 1개의 화소영역 A의 전기회로를 도시한다. 도7은, 도5와 구성이 유사하므로, 상기 소자에 동일한 참조 부호를 부기하고, 그 설명을 생략한다. 도3에서와 같이, 간략화를 위해, 도7은 메모리소자 M으로서 제공된 2개의 메모리 소자 M1, M2만을 도시한다. 그러나, 3개 이상의 메모리소자를 제공해도 좋다.
상기 도1 내지 도5의 구성에서는, 계조 표시를 실현하기 위해 시분할계조표시를 채용하고 있다. 그러나, 계조 표시를 실현하는 모드는 본 발명에 한정되지 않고, 다른 전기광학소자도 유기 EL 소자(62)에 대해 사용될 수 있다. 이러한 예에서와 같이, 본 실시예는, 전기광학소자로서 액정(91)이 사용되고, 상기 액정(91)에 아날로그 전압을 인가함으로써 계조 표시가 실현되는 경우를 설명한다.
상기 액정(91)은, 저항 R11, R12로 이루어진 병렬회로와 저항 R2가 직렬 접속됨으로써, 전원 전압 VDD의 참조선(전원선) R과 GND 사이에 배치되어 있다. 이 구성에서는, 상기 비트선택선 B(B1,B2)가 제공되지 않고, 메모리소자 M1, M2의 출력이 p형 TFT Q61, Q62에 각각 전송되어, 그 ON 또는 OFF의 절환이 제어된다. TFT Q61은 상기 저항 R11, R12와 병렬로 제공되고, TFT Q62는 상기 저항 R2와 병렬로 제공된다. 액정(91)은 저항 R3와 병렬이다.
상기 저항 R11, R12가 병렬로 형성되는 이유는, 1/2 저항치의 저항을 준비하기 위해서이다. 이는, 에칭 조건 등의 다양한 프로세스의 영향에 의해, 본래 동일한 값의 저항을 준비하는 것은 비교적 용이하지만, 그 자체가 1/2 저항치인 저항을 준비하는 것은 어렵다는 사실을 고려한 것이다. 따라서, 저항 R11, R12, R2, R3의 저항치는 서로 동일한 것이 바람직하다.
TFT Q61, Q62의 ON 저항을 무시하면, 상기 TFT Q61, Q62가 모두 OFF일 때, 액정(91)은
VDD × (R3/((R11//R12) + R2 + R3))
의 전압을 수신하고, TFT Q61이 ON이고 TFT Q62가 OFF일 때, 액정(91)은
VDD × (R3/(R2 + R3))
의 전압을 수신하며, TFT Q61이 OFF이고 TFT Q62가 ON일 때, 액정(91)은
VDD × (R3/((R11//R12) + R3))
의 전압을 수신한다. 액정(91)은, TFT Q61, Q62가 모두 ON일 때, 전압 VDD를 직접 수신한다. 단, 상기 식에서, (R11//R12)는, 저항 R11, R12의 병렬 저항치를 나타내며, 이는 (R11 × R12)/(R11 + R12)로서 표현될 수 있다.
따라서, 상기 저항 R11, R12, R2, R3가 모두 동일한 값을 갖는 경우, TFT Q61, Q62가 모두 OFF일 때는, 전압 2VDD/5가 인가되고, TFT Q61이 ON이고 TFT Q62가 OFF일 때는, 전압 VDD/2가 인가되며, TFT Q61이 OFF이고 TFT Q62가 ON일 때는, 전압 2VDD/3가 인가된다. 이러한 방식으로, 화소영역 A내에 간단한 D/A 컨버터가 생성되는 것도 가능하다.
참조선(전원선) R으로부터 인가되는 전원 전압 VDD를 분배하여, 전압 변환후에 전기광학소자에 인가하는 상기 방식으로 메모리소자 M1, M2의 TFT Q61, Q62의 ON/OFF를 절환하는 것이, 전기광학소자가 액정(91)인 경우에, 특히 유효하다. 또한, 상기 저항 R11, R12, R2, R3 대신에, 커패시터가 전압을 분배하기 위해 사용되어도 좋다.
단, 상기 도7의 구성에서는, 표시를 위해 복수의 화상을 바꿀 수 없다. 그러나, 메모리소자 M1, M2와 TFT Q61, Q62 사이에 제3 액티브소자(액티브소자 C)를 제공하고, 또한 상기 제3 액티브소자를 메모리소자 M1, M2와 결합하여 사용함으로써, 화상이 바뀔 수 있다. 또한, 상기 구성의 제어 타이밍은, 비트선택선 B가 이 구성에 제공되지 않은 점을 제외하면, 전술한 도6의 제어타이밍과 동일하다. 따라서, 여기서는 그 설명을 생략한다.
상기 도7의 구성은, 표시영역 A의 배선수가 감소한다는 점에서 유효하지만, 소비 전력을 감소시킬 때는 유효하지 않다. 도8은, 소비전력도 감소시킬 수 있는 D/A 컨버터의 보다 바람직한 구성의 예를 도시한다. 도8의 구성에서, 도7의 구성에 대응하는 소자는 동일 참조 부호에 의해 표시된다. 상기 구성에서 주목해야 할 점은, 메모리소자 M1, M2의 출력이, 커패시터 C11, C21를 통해 액정(91)에 전송된다는 점이다. 즉, 본 구성에서는, 저항을 사용하지 않기 때문에, 전력이 적게 소비되어, 저소비전력화에 기여한다.
이 구성에서, 액정(91)의 정전용량이 CLC이고, 커패시터 C11, C21의 정전용량이 각각 C11 및 C21이면, 메모리소자 M1, M2의 출력이 GND 전위일 때, 액정(91)에는 0전압이 인가된다. 메모리소자 M1의 출력이 VDD 전위이고, 메모리소자 M2의 출력이 GND 전위일 때는,
VDD × C11/(CLC + C11 + C21)
의 전압이 인가된다. 메모리소자 M1의 출력이 GND 전위이고, 메모리소자 M2의 출력이 VDD 전위일 때는,
VDD × C21/(CLC + C11 + C2l)
의 전압이 인가된다. 메모리소자 M1, M2의 출력이 VDD 전위일 때는,
VDD × (C11 + C21)/(CLC + C11 + C21)
의 전압이 인가된다.
따라서, 예컨대 C21 = 2 × C11로 설정하고, C11을 CLC만큼 크게 증가시키고, 또한 전원 전압 VDD에 대해 적절한 값을 설정함으로써, 액정(91)을 사용하여 다계조 표시를 실현할 수 있다.
[실시예 4〕
본 발명의 실시예 4에 관해, 도9 내지 도11을 참조하여 설명하면, 이하와 같다.
도9는, 본 실시예에 따른 표시장치의 l 화소영역(A)의 전기회로를 도시한다. 도9는, 도1, 도5, 및 도8과 구성이 유사하다. 도9에 도시한 상기 구성에서는, 커패시터의 D/A 변환기능에 의해, TFT Q2가 유기 EL 소자(62)를 구동하는 게이트전압을 발생시킨다. 이러한 목적을 위해, 커패시터 C21, C22 중 일방의 단자는 전압의 출력단상에 있는 상기 TFT Q2의 게이트에 접속된다. 커패시터 C21의 타방의 단자는 메모리소자 M2의 출력에 접속되고, 커패시터 C22의 타방의 단자는 커패시터 C11, C12 중 일방의 단자에 접속된다. 커패시터 C11의 타방의 단자는 메모리소자 M1의 출력에 접속되고, 커패시터 C12의 타방의 단자는 전원 전압 VDD의 참조선 R에 접속된다.
여기서, 정전용량은 C21 = C11 = C12이고, 정전용량은 C22 = 2 × C21이다. 즉, 이를 소위 C - 2C DAC 구성이라 한다. 상기 C - 2C DAC 구성은, 예컨대 아시아 디스플레이'98(1998년 9월28일∼10월1일 개최)의 보고서 285쪽에 기재되어 있으므로, 여기서는 그 원리에 대해 더 이상 설명하지 않는다. D/A 컨버터를 제공하는 방식으로 상기 커패시터가 구성되기 때문에, 이 D/A 컨버터의 출력이 유기 EL소자(62)의 구동용 TFT Q2에 전송된다.
또한, 도9의 구성에서는, 제1 액티브소자(액티브소자 A) 인 TFT Q1와 메모리소자 M1 사이에 제2 액티브소자(액티브소자 B)로서 p형 TFT Q71이 제공된다. 또한, TFT Q1과 메모리소자 M2 사이에 제2 액티브소자(액티브소자 B)로서 N형 TFT Q72가 제공된다. 상기 TFT Q71, Q72의 게이트에는 상기 비트선택선 B 선택전압이 인가되어, 상기 TFT Q1을 통해, 신호선 S의 데이터가 메모리소자 M1, M2에 택일적으로 인가된다.
도10은, 상기 비트선택선 B, 선택선 G 및 신호선 S으로 인가된 신호의 파형을 도시한다. 또한, 상기 경우와 같이, 1프레임기간 Tf는 도10의 127 기간으로 분할된다. 데이터를 인가하는 타이밍 1에서는, 신호선 S로부터의 비트 데이터에 따라, 선택선 G가 메모리소자 M1의 선택전압 V1 및 메모리소자 M2의 선택전압 V2 사이에서 순차적으로 절환되어, 메모리소자 M1, M2에 SRAM(66)으로부터의 데이터가 기입된다. 데이터를 표시하는 그 이외의 타이밍 2∼127에서는, 선택선 G가 로우 레벨(비선택전압)로 되어 데이터의 인가가 금지되고, 비트선택선 B는 임의의 전압(도10의 선택전압 V1)으로 유지된다.
이 구성은, TFT Q2의 게이트전압을 제어함으로써 얻어지는 대응하는 전류에 의해, 시분할계조를 채용하지 않고도, 전류구동형 전기광학소자를 사용하여, 계조 표시를 행할 수 있다.
메모리소자 M1, M2로부터 전류구동형 전기광학소자로의 출력 전류는, 대응하는 전류를 얻기 위해 TFT Q2의 게이트 전압을 제어하여 변환될 수 있다. 전기광학소자로 전류를 공급하는 다른 적절한 방식은, 메모리소자 M1, M2의 전원배선 및 전기광학소자에 공급되는 전류의 비율을 변화시키기 위해 스위칭소자의 도통 및 비도통을 포함한다. 이 방식은, 전기광학소자가 유기 EL 소자인 경우에, 특히 유효하다. 도11은 이러한 경우의 구성을 도시한다. 상기 구성에서는, 각 TFT Q11, Q12를 통해 메모리소자 M1, M2에 상기 신호선 S으로부터의 데이터가 공급되어, 그 메모리 소자 M1, M2의 출력이, TFT Q61, Q62, Q63을 제어하기 위해 사용된다. TFT Q61∼Q63은 동일한 사이즈를 갖기 때문에, ON인 경우, TFT Q61∼Q63에 동일한 전류가 흐른다.
이는, 비트의 무게에 따라, 메모리소자 M2가, 메모리소자 M1의 2배의 전류를 유기 EL 소자(62)에 공급할 수 있게 하므로, 메모리소자 M1, M2에 SRAM(66)의 데이터를 기입하는 것만으로도, 시분할 계조를 채용하지 않고, 전기광학소자를 사용하여 계조표시를 행할 수 있다.
[실시예 5]
본 발명에 의한 실시예 5에 관해, 도12에 따라 설명하면, 이하와 같다.
도12는, 본 발명에 의한 실시예 5의 표시장치에 있어서의 1개의 화소영역 A의 전기회로를 도시한 도면이다. 상기 도12의 구성은, 전술의 도3의 구성과 유사하여, 대응하는 부분에는 동일한 참조부호를 부기하여 나타내고, 그 설명을 생략한다. 주목해야 할 점은, 상기 구성에서는, 메모리소자로서 강유전체 박막 커패시터 C1, C2가 사용되며, 이 메모리소자와 제1 액티브소자(액티브소자 A)인 TFT Q1이 직접 접속되어 있고, 대신에 메모리소자와 GND 사이에 제2 액티브소자(액티브소자 B)인 TFT Q31, Q32가 배치되어 있는 것이다. 상기 도12의 강유전체 박막 커패시터 C1, C2는, FRAM(강유전체 메모리소자)에서와 같이 소위 1T(트랜지스터) 1C(커패시터) 구성으로 사용된다. 이에 의해, 상기 구성에서는 도3의 4개의 TFT P1, P2, N1, N2를 사용하는 SRAM 회로보다도, 필요한 회로면적을 작게 할 수 있다.
또, 강유전체 박막 커패시터의 제조방법은, 예컨대 일본 공개특허공보 제2000-169297호(공개일: 2000년 6월20일) 등에 기재되어 있기 때문에, 여기서는 상세한 설명은 생략한다.
도12의 구성에 있어서, 상기 강유전체 박막커패시터 C1, C2의 일단이 TFT Q1, Q2a에 접속되고, 타단이 상기 TFT Q31, Q32를 통해 접지된다. 또한 상기 도1 및 도3의 기판(63)에는, 유기 EL 소자(62)가, 기판, 양극, 정공주입층, 정공수송층, 발광층, 전자수송층 및 음극의 순서로 적층되어 구성되고, 상기 유기 EL 소자(62)는 p형 TFT Q2와 GND 사이에 삽입되어 있다. 한편, 도12의 구성에서는, 기판(63a)에, 기판, 음극, 전자수송층, 발광층, 정공수송층, 정공주입층 및 양극의 순서로 적층되어 구성되는 유기 EL 소자(62a)가 사용되고, 이 유기 EL 소자(62a)는 n형 TFT Q2a와 전원 전압 VDD 사이에 삽입되어 있다. 이에 의해, TFT Q2a, Q31, Q32의 게이트전압의 진폭이 감소된다.
〔실시예 6〕
본 발명에 의한 실시의 6에 관해, 도13 및 도14에 따라 설명하면, 이하와 같다.
도13은, 본 발명에 의한 실시예 6의 표시장치에 있어서의 4개의 화소영역의전기적 회로를 나타낸다. 도13의 구성은, 도12의 구성과 유사하여, 대응하는 부분에는 동일한 참조부호를 부기하고, 그 설명을 생략한다. 상기 구성에서 주목해야 할 것은, 메모리소자로서 1화소에 대해 6개의 강유전체 박막 커패시터 C1∼C6이 사용되고 있는 것이다. 또한, 상기 강유전체 박막커패시터 C1∼C6에 각각 대응하는 TFT Q31∼Q36을 구동하기 위한 비트선택선 B1∼B6이, 열방향에서 홀수번째의 화소(도13에서는 A11, A12)와 짝수번째의 화소(도13에서는 A21, A22), 즉 인접하는 라인들의 화소에 의해 공유되어 있어, 표시영역내의 배선영역의 비율이 작게 되어 있다. 참조선 R의 전압은 -VDD이고, n형 TFT Q2a와 함께 유기 EL 소자(62a)가 사용된다.
도14는, 상기 비트선택선 B1∼B6 및 선택선 Gi, Gi + 1에의 인가신호파형을 나타낸다. 도14의 예에서는, 1프레임기간은 128의 기간으로 분할되어 있고, 대략적으로, 타이밍 1에서 선택선 Gi가 하이 레벨로 되고, 또한 비트선택선 B 1∼B6가 택일적으로 하이 레벨로 되어, i번째 행의 각 강유전체 박막 커패시터 C1∼C6에 SRAM(66)으로부터의 데이터가 인가된다. 타이밍 2에서 선택선 Gi + 1이 하이 레벨로 되고, 또한 비트선택선 B1∼B6이 택일적으로 하이 레벨로 되어, (i+1)번째 행의 각 강유전체 박막 커패시터 C1∼C6에 SRAM(66)으로부터의 데이터가 인가된다. 나머지의 타이밍 3∼128에서는 선택선 Gi, Gi + 1은 로우레벨로 되고, 또한 비트선택선 B1∼B6이 그 비트의 가중된 기간동안만 택일적으로 하이 레벨로 되어, 각 강유전체 박막 커패시터 C1∼C6의 데이터가 TFT Q2a에 출력된다.
또, 상기의 경우에 있어서, 선택선 Gi가 하이 레벨일 때, 선택선 Gi + 1은로우 레벨이기 때문에, i번째 행의 각 강유전체 박막 커패시터 C1∼C6에 데이터가 인가되고 있는 동안, (i+1)번째 행의 각 강유전체 박막 커패시터 C1∼C6에는 데이터가 인가되지 않고 있다.
보다 구체적으로, 그 비트의 무게에 따라, 비트선택선 B1는 단위기간 T동안만 선택되어, 비트선택선 B2는 기간 2T동안만 선택되고, 비트선택선 B3은 기간 4T동안만 선택되고, 비트선택선 B4는 기간 8T동안만 선택되고, 비트선택선 B5는 기간 16T동안만 선택되며, 비트선택선 B6은 기간 32T동안만 선택된다. 또한, 도14의 예에서는, 상기 단위기간 T를 1프레임기간의 1/128로 하기 때문에, 각 비트 선택선 B는 1 프레임기간 내에 (128 - 2)/{(1 + 2 + 4 + 8 + 16 + 32) ×1} = 2회만, 교대로 선택된다.
따라서, 타이밍 1 및 2에서는 각 강유전체 박막 커패시터 C1∼C6에 데이터가 공급된다. 타이밍 3에서는 비트선택선 B1이 선택된다. 타이밍 4∼5에서는 비트선택선 B2가 선택된다. 타이밍 6∼9에서는 비트선택선 B3이 선택된다. 타이밍 10∼17에서는 비트선택선 B4가 선택된다. 타이밍 18∼33에서는 비트선택선 B5가 선택된다. 타이밍 34∼65에서는 비트선택선 B6이 선택된다. 반복적으로, 타이밍 66에서는 다시 비트선택선 B1이 선택되고, 이와 같은 방식으로, 타이밍 97∼128에서는 비트선택선 B6이 선택된다.
이와 같이 구성함으로써, 다계조화를 실현할 수 있다.
또, 도14의 예에서는, 1프레임 동안에 2회, 동일의 비트선택선을 선택하고 있다. 이에 의해. 1프레임 동안 한번만 각 비트에 의한 발광을 얻는 경우에는, PDP에서 문제로 되는 동화상의 가짜윤곽의 문제를 방지할 수 있다. 그러나, 상기 도4와 같이 다수의 발광에 의한 상기 동화상의 가짜윤곽을 보다 개선하기 위해서는, MSB에 가까운 비트(즉, 비트선택선 B6 또는 B5)의 선택기간을 분할하여, 1프레임기간 내에 보다 많은 선택기간을 생성하는 것이 효율적이다.
또한, 1프레임기간에 걸쳐 발광기간을 제공하는 대신, 1프레임기간의 일부를 발광기간으로 제공하는 것이 상기 동화상의 가짜윤곽과 얼룩을 효과적으로 방지할 수 있기 때문에, 보다 바람직하다. 이와 같은 비발광 상태는, 도13의 6개의 강유전체 박막 커패시터 C1∼C6중의 1개에 유기 EL 소자(62a)를 비발광으로 하는 전압을 인가하거나, 또는 유기 EL 소자(62)를 비발광으로 하는 전압과 접속된 배선을 준비하여, 이 배선과 접속된 강유전체 박막 커패시터 또는 이 배선을 선택함으로써 실현될 수 있다.
〔실시예 7〕
본 발명의 실시예 7에 관해, 도15에 따라 설명하면, 이하와 같다.
도15는, 본 발명에 의한 실시예 7의 표시장치에 있어서의 4개의 화소영역의 전기회로를 나타낸다. 도15의 구성은, 도13 및 도3의 구성과 유사하여, 대응하는 부분에는 동일한 참조부호를 부기하고, 그 설명을 생략한다. 상기 구성에서 주목해야 할 것은, 비트선택선 B1∼B6이, B1∼B3과 B4∼B6의 2개로 구분되고, 각 행간이 균등하게 배치되어 있는 것이다. 즉, 비트선택선 B1∼B6이 인접하는 라인들의 화소들에 의해 공유된다는 점에서 상기 도13의 구성과 유사하지만, 비트선택선 B1∼B6이, 일괄적으로 인접하는 라인들의 화소에 의해 공유되도록 배치되어 있는 도13의구성과 달리, 도15에서는 2 그룹으로 분할되고, 별도로 제공된다.
따라서, 배선수의 밸런싱의 관점에서, 표시균일성을 향상할 수 있다.
또, 상기 도14의 동작에 있어서의 강유전체 박막 커패시터 C1∼C6에 대한 데이터 기입 기간이, 2단위 시간에서 3단위 시간으로 증가되지만, 나머지 동작은 동일하기 때문에, 여기서는 그 상세한 설명을 생략한다.
[실시예 8]
본 발명에 의한 실시예 8에 관해, 도16에 따라 설명하면, 이하와 같다.
도16은, 본 발명에 의한 실시예 8의 표시장치에 있어서의 2개의 화소영역의 전기회로를 나타낸다. 도16의 구성은, 도14의 구성과 유사하여, 대응하는 부분에는 동일의 참조부호를 부기하고, 그 설명을 생략한다. 상기 구성에서 주목해야 할 점은, 3개의 비트선택선 B1∼B3을 사용하여, 그 선택출력을 각 화소 A11, A21 내에서 디코드하고, 강유전체 박막 커패시터 C1∼C8중에 대응하는 커패시터를 선택하는 것이다. 이 때문에, 23= 8로부터, 8개의 강유전체 박막 커패시터 C1∼C8이 제공된다. 또한, 홀수번째의 강유전체 박막 커패시터 C1, C3, C5, C7에 각각 n형 TFT Q31, Q33, Q35, Q37을 제공하고, 짝수번째의 강유전체 박막 커패시터 C2, C4, C6, C8에 각각 p형 TFT Q32a, Q34a, Q36a, Q38a를 제공한다. 또한, 상기 선택신호를 디코드하기 위한 TFT Q81∼Q86(디코드수단)을 제공하고 있다.
따라서, 배선영역의 비율을 보다 감소시킬 수 있다.
이상, 실시예 1∼8에 기재한 바와 같이, 본 발명에 의한 표시장치의 예는, 매트릭스 형태로 구획된 각 영역에 전기광학소자가 설치되어 있고, 상기 각 영역에제공된 제1 액티브소자(액티브소자 A)를 통해 신호선으로부터 메모리소자에 데이터를 취입하고, 그 메모리소자의 출력으로 상기 전기광학소자를 표시구동하게 한 표시장치에 있어서, 각 전기광학소자에 대응하는 상기 메모리소자를 각 신호선에 대해 2개 이상 제공하여, 상기 각 메모리소자의 일부 또는 전부의 출력에 대해 상기 전기광학소자를 표시구동시킨다.
또한, 본 발명에 의한 표시장치의 다른 예는, 선택선에 의해 선택된 제1 액티브 소자의 선택기간 동안에 제1 액티브소자(액티브소자 A)에 의해 신호선의 데이터를 메모리소자에 취입하고, 전기광학소자가 그 메모리소자의 기억내용에 따라 표시를 행하도록 한 표시장치에 있어서, 각 전기광학소자에 대응하여 형성되는 상기 메모리소자를, 동일한 신호선에 대해, 표시해야 할 계조 및/또는 영상의 적어도 일부분에 대응하는 비트수와 동일한 개수로 제공하고, 상기 각 메모리소자에 개별적으로 대응하도록 제공되는 제2 액티브소자(액티브소자 B), 및 서로 동등한 비트순위의 제2 액티브소자의 제어입력단에 의해 공유되도록 인회되고, 각 비트순위 시간에 택일적으로 선택되어, 상기 선택선이 선택되어 있는 기간동안에는 상기 제1 액티브소자를 통해 데이터를 대응하는 메모리소자에 격납시키고, 상기 선택선이 선택되어 있지 않은 기간동안에는 대응하는 메모리소자의 데이터를 전기광학소자에 출력시키는, 비트선택선을 더 포함한다.
본 발명에 의한 표시장치의 또 다른 예는, 선택선에 의해 선택되어 있는 제1 액티브 소자의 선택기간 동안에 제1 액티브소자(액티브소자 A)에 의해 신호선의 데이터를 메모리소자에 취입하고, 전기광학소자가 그 메모리소자의 기억내용에 대응하는 표시를 행하도록 한 표시장치에 있어서, 각 전기광학소자에 대응하여 형성되는 상기 메모리소자의 수는, 동일의 신호선에 대하여, 표시해야 할 계조 및/또는 영상의 적어도 일부분에 대응하는 비트수와 동일하고, 상기 제1 액티브소자 및 선택선은 각 메모리소자에 대응하도록 제공되며, 상기 각 메모리소자에 개별적으로 대응하여 제공되는 제3 액티브소자(액티브소자 C), 및 서로 동등한 비트순위의 제3 액티브소자의 제어입력단에 의해 공유되도록 인회되고, 각 비트순위마다 택일적으로 선택되어, 대응하는 메모리소자의 데이터를 전기광학소자에 출력시키는 비트선택선을 포함한다.
본 발명에 의한 표시장치의 또 다른 예는, 제1 액티브소자(A)가 선택선에 의해 선택되어 있는 동안에 제1 액티브소자(액티브소자 A)에 의해 신호선의 데이터를 메모리소자에 취입하고, 전기광학소자가 그 메모리소자의 기억내용에 대응하는 표시를 행하도록 한 표시장치에 있어서, 각 전기광학소자에 대응하여 형성되는 상기 메모리소자의 수는, 동일의 신호선에 대하여, 표시해야 할 계조의 적어도 일부분에 대응하는 비트수와 동일하고, 상기 제1 액티브소자 및 선택선은 각 메모리소자에 개별적으로 대응하여 제공되며, 상기 복수의 메모리소자의 총 출력에 의해 상기 전기광학소자가 표시구동된다.
본 발명에 의한 표시장치의 또 다른 예는, 선택선에 의해 선택되어 있는 동안에 제1 액티브소자(액티브소자 A)에 의해 신호선의 데이터를 메모리소자에 취입하고, 전기광학소자가 그 메모리소자의 기억내용에 대응하는 표시를 행하도록 한 표시장치에 있어서, 각 전기광학소자에 대응하여 형성되는 상기 메모리소자의 수가, 동일의 신호선에 대하여, 표시해야 할 계조의 적어도 일부분에 대응하는 비트수와 동일하고, 상기 각 메모리소자에 개별적으로 대응하여 제공되는 제2 액티브소자(액티브소자 B), 및 서로 동등한 비트순위의 제2 액티브소자의 제어입력단에 의해 공유되도록 인회되고, 각 비트순위마다 택일적으로 선택되어, 상기 선택선이 선택되어 있는 동안에 상기 제1 액티브소자를 통해 데이터를 대응하는 메모리소자에 기억시키는 비트선택선을 포함하며, 상기 복수의 메모리소자의 총 출력에 의해 상기 전기광학소자가 표시구동되도록 구성되어 있다.
또한, 본 발명의 표시장치는, 상기 구성들중 어느 하나에 있어서, 상기 각 전기광학소자가 매트릭스 형태로 배열되고, 상기 비트선택선을 인접행간으로 공용하는 구성으로 하는 것이 보다 바람직하다. 상기 구성에 의하면, 배선면적을 축소하여, 다계조화를 실현할 수 있다.
또한, 본 발명의 표시장치는, 상기 구성들중 어느 하나에 있어서, 상기 비트선택선을 2개로 구분하여, 각 행간에 분산하여 설치하는 구성으로 하는 것이 보다 바람직하다. 상기 구성에 의하면, 배선수의 밸런스가 맞아, 표시균일성을 향상시킬 수 있다.
또한, 본 발명의 표시장치는, 상기 구성들중 어느 하나에 있어서, 상기 비트선택선의 선택데이터를 디코드하는 디코드수단을 더 포함하는 구성으로 하는 것이 보다 바람직하다. 상기 구성에 의하면, 배선영역의 비율을 보다 감소시킬 수 있다.
특히 본 발명은, 표시영역의 각 전기광학소자와 대응하는 메모리소자를 갖고, CPU 등 외부의 장치로부터 표시장치에 표시해야 할 화상 및/또는 문자 데이터가 기입되는 RAM(Random Access Memory)을, 표시영역 외부의 표시장치에 집적하여 형성하는 경우에 채용되는 것이 바람직하다.
상기 구성에서는, RAM에서 데이터를 패럴렐로 독출하여, 그 독출 데이터를 각 전기광학소자에 표시함으로써 저소비전력화를 실현하고 있다. 그러나, RAM과 전기광학소자 사이에 D/A 변환기가 있으면, 패럴렐 데이터에 의해 실현되는 저소비전력의 효과가 무의미하게 된다.
따라서, 본 발명과 같이 RAM과 전기광학소자 사이에 D/A 변환기를 제공하지 않고 대신에 디지털 메모리를 제공하여, 다계조표시를 행하는 구성은, 상기 구성에서 목적으로 하는 저소비전력화를 실현할 수 있다는 점에서 바람직하다.
또, 상기 구성에서, 표시영역의 외부에 제공되는 화상메모리를 RAM으로서 표현하고 있는 것은, 일시적으로 데이터를 기억하는 데만 필요한 화상 메모리에 대해서는 DRAM 구성이면 충분하기 때문이다. 따라서, 반드시 SRAM 구성이 필요하지는 않다.
또, 본 발명의 표시장치는, 상기 구성들중 어느 하나에 있어서, 상기 메모리소자를, 강유전체 박막 커패시터로 형성하는 구성을 갖는 것이 보다 바람직하다.
상기 구성에 의하면, 메모리소자에 필요한 회로면적을, TFT 등의 트랜지스터를 사용하는 SRAM 회로에서 실현하는 경우보다 작게 할 수 있다.
발명의 상세한 설명의 항에 있어서 한 구체적인 실시태양 또는 실시예는, 어디까지나, 본 발명의 기술내용을 밝히는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되지 않고, 본 발명의 정신과 다음에 기재하는 특허청구사항의 범위내에서, 여러가지로 변경하여 실시될 수 있다.
본 발명에 의해, 다계조표시를 실현하는 데 있어서, 표시영역에서의 배선수를 감소시키고, 소비전력을 감소시킬 수 있는 표시장치가 제공된다.

Claims (22)

  1. 매트릭스 형태로 구획된 각 영역에 설치된 전기광학소자;
    상기 각 영역에 제공된 액티브소자(A); 및
    상기 액티브소자(A)를 통해 신호선의 데이터를 취입하여, 그 출력에 의해 상기 각 전기광학소자를 표시구동하는 메모리소자를 포함하며,
    각 전기광학소자에 대응하는 상기 2개 이상의 메모리소자가, 상기 각 신호선에 대해 제공되고,
    상기 각 전기광학소자는, 상기 전기광학소자에 대응하여 제공되는 2개 이상의 상기 메모리소자의 일부 또는 전부의 출력에 의해 표시구동되는 표시장치.
  2. 선택선 및 신호선에 접속된 액티브소자(A);
    상기 액티브소자(A)를 통해 신호선의 데이터를 취입하는 메모리소자;
    상기 메모리소자의 기억내용에 따라 표시를 행하는 전기광학소자; 및
    상기 각 메모리소자에 대응하여 제공되는 액티브소자(B)를 포함하며,
    각 전기광학소자에 대응하여 제공되는 상기 메모리소자의 수는, 상기 각 신호선에 대하여, 표시해야 할 계조 및/또는 영상의 적어도 일부분에 대응하는 비트수와 동일하고,
    서로 동등한 비트순위의 액티브소자(B)의 제어입력단에 의해 공유되도록 인회되고, 각 비트순위마다 택일적으로 선택되어, 상기 선택선이 선택된 기간 동안에는 상기 액티브소자(A)를 통해 데이터를 대응하는 메모리소자에 기억시키고, 상기 선택선이 선택되지 않는 기간 동안에는 대응하는 메모리소자의 데이터를 상기 전기광학소자에 대해 출력하도록 상기 액티브소자(B)를 표시구동하는 비트선택선을 더 포함하는, 표시장치.
  3. 선택선 및 신호선에 접속된 액티브소자(A);
    상기 액티브소자(A)가 선택선에 의해 선택되어 있는 동안, 상기 액티브소자(A)를 통해 신호선의 데이터를 취입하는 메모리소자;
    상기 메모리소자의 기억내용에 따라 표시를 행하는 전기광학소자; 및
    상기 메모리소자와 상기 전기광학소자 사이에, 상기 각 메모리소자에 대응하여 제공되는 액티브소자(C)를 포함하며,
    각 전기광학소자에 대응하여 제공된 상기 메모리소자의 수는, 상기 각 신호선에 대하여, 표시해야 할 계조 및/또는 영상의 적어도 일부분에 대응하는 비트수와 동일하고, 상기 메모리소자는, 상이한 액티브소자(A)를 통해 상이한 선택선에 대응하여 각각 제공되고,
    서로 동등한 비트순위의 액티브소자(C)의 제어입력단에 의해 공유되도록 인회되고, 각 비트순위마다 택일적으로 선택되어, 대응하는 메모리소자의 데이터를 상기 전기광학소자에 대해 출력하도록 상기 액티브소자(C)를 구동시키는 비트선택선을 더 포함하는, 표시장치.
  4. 선택선 및 신호선에 접속된 액티브소자(A);
    상기 액티브소자(A)가 선택선에 의해 선택되어 있는 동안, 상기 액티브소자(A)를 통해 신호선의 데이터를 취입하는 메모리소자; 및
    상기 메모리소자의 기억내용에 따라 표시를 행하는 전기광학소자를 포함하며,
    상기 각 전기광학소자에 대응하여 제공되는 상기 메모리소자의 수는, 상기 각 신호선에 대해, 표시해야 할 계조의 적어도 일부분에 대응하는 비트수와 동일하고, 상기 메모리소자는, 상이한 상기 액티브소자(A)를 통해 상이한 선택선에 대응하여 각각 제공되고,
    상기 각 전기광학소자는, 상기 전기광학소자에 대응하여 형성되는 복수의 상기 메모리소자의 총 출력에 의해 표시구동되는 표시장치.
  5. 선택선 및 신호선에 접속되는 액티브소자(A);
    상기 액티브소자(A)를 통해 신호선의 데이터를 취입하는 메모리소자;
    상기 메모리소자의 기억내용에 따라 표시를 행하는 전기광학소자; 및
    각 메모리소자에 대응하여 제공되는 액티브소자(B)를 포함하며,
    각 전기광학소자에 대응하는 상기 메모리소자의 수는, 상기 각 신호선에 대해, 표시해야 할 계조의 적어도 일부분에 대응하는 비트수와 동일하고,
    서로 동등한 비트순위의 액티브소자(B)의 제어입력단에 의해 공유되도록 인회되고, 각 비트순위마다 택일적으로 선택되어, 상기 선택선이 선택되어 있는 동안에는 상기 액티브소자(A)를 통해 데이터를, 대응하는 메모리소자에 기억시키도록 상기 액티브소자(B)를 구동시키는 비트선택선을 더 포함하고,
    상기 각 전기광학소자는, 상기 전기광학소자에 대응하여 형성되는 복수의 상기 메모리소자의 총 출력에 의해 표시구동되는 표시장치.
  6. 제2항에 있어서, 상기 각 전기광학소자가 매트릭스 형태로 배열되고, 상기 비트선택선이 인접행간마다 공유되는, 표시장치.
  7. 제3항에 있어서, 상기 각 전기광학소자가 매트릭스 형태로 배열되고, 상기 비트선택선이 인접행간마다 공유되는, 표시장치.
  8. 제4항에 있어서, 상기 각 전기광학소자가 매트릭스 형태로 배열되고, 상기 비트선택선이 인접행간마다 공유되는, 표시장치.
  9. 제5항에 있어서, 상기 각 전기광학소자가 매트릭스 형태로 배열되고, 상기 비트선택선이 인접행간마다 공유되는, 표시장치.
  10. 제6항에 있어서, 상기 비트선택선을 2개로 구분하여, 각 행간에 분산하여 배치하는, 표시장치.
  11. 제7항에 있어서, 상기 비트선택선을 2개로 구분하여, 각 행간에 분산하여 배치하는, 표시장치.
  12. 제8항에 있어서, 상기 비트선택선을 2개로 구분하여, 각 행간에 분산하여 배치하는, 표시장치.
  13. 제9항에 있어서, 상기 비트선택선을 2개로 구분하여, 각 행간에 분산하여 배치하는, 표시장치.
  14. 제2항에 있어서, 상기 비트선택선의 선택데이터를 디코드하는 디코드수단을 더 포함하는, 표시장치.
  15. 제3항에 있어서, 상기 비트선택선의 선택데이터를 디코드하는 디코드수단을 더 포함하는, 표시장치.
  16. 제4항에 있어서, 상기 비트선택선의 선택데이터를 디코드하는 디코드수단을 더 포함하는, 표시장치.
  17. 제5항에 있어서, 상기 비트선택선의 선택데이터를 디코드하는 디코드수단을 더 포함하는, 표시장치.
  18. 제1항에 있어서, 상기 메모리소자가 강유전체 박막 커패시터로 이루어지는, 표시장치.
  19. 제2항에 있어서, 상기 메모리소자가 강유전체 박막 커패시터로 이루어지는, 표시장치.
  20. 제3항에 있어서, 상기 메모리소자가 강유전체 박막 커패시터로 이루어지는, 표시장치.
  21. 제4항에 있어서, 상기 메모리소자가 강유전체 박막 커패시터로 이루어지는, 표시장치.
  22. 제5항에 있어서, 상기 메모리소자가 강유전체 박막 커패시터로 이루어지는, 표시장치.
KR10-2002-0001401A 2001-01-10 2002-01-10 표시장치 KR100417572B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2001003051 2001-01-10
JPJP-P-2001-00003051 2001-01-10
JP2001153097A JP3618687B2 (ja) 2001-01-10 2001-05-22 表示装置
JPJP-P-2001-00153097 2001-05-22

Publications (2)

Publication Number Publication Date
KR20020060604A KR20020060604A (ko) 2002-07-18
KR100417572B1 true KR100417572B1 (ko) 2004-02-05

Family

ID=26607487

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0001401A KR100417572B1 (ko) 2001-01-10 2002-01-10 표시장치

Country Status (5)

Country Link
US (1) US6853370B2 (ko)
JP (1) JP3618687B2 (ko)
KR (1) KR100417572B1 (ko)
CN (1) CN1179313C (ko)
TW (1) TW581923B (ko)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7663607B2 (en) 2004-05-06 2010-02-16 Apple Inc. Multipoint touchscreen
US8339339B2 (en) * 2000-12-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, method of driving the same, and electronic device
JP2003084733A (ja) * 2001-07-04 2003-03-19 Sharp Corp 表示装置および携帯機器
US6788108B2 (en) * 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4197647B2 (ja) * 2001-09-21 2008-12-17 株式会社半導体エネルギー研究所 表示装置及び半導体装置
JP3800404B2 (ja) 2001-12-19 2006-07-26 株式会社日立製作所 画像表示装置
JP2003228336A (ja) * 2002-01-31 2003-08-15 Toshiba Corp 平面表示装置
JP4456806B2 (ja) * 2002-03-19 2010-04-28 セイコーエプソン株式会社 液晶表示装置、電気光学装置とその製造方法、電子機器
JP3909580B2 (ja) * 2002-04-10 2007-04-25 株式会社 日立ディスプレイズ 表示装置
US7170479B2 (en) * 2002-05-17 2007-01-30 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
TWI360098B (en) * 2002-05-17 2012-03-11 Semiconductor Energy Lab Display apparatus and driving method thereof
US7474285B2 (en) 2002-05-17 2009-01-06 Semiconductor Energy Laboratory Co., Ltd. Display apparatus and driving method thereof
SG119186A1 (en) * 2002-05-17 2006-02-28 Semiconductor Energy Lab Display apparatus and driving method thereof
US7184034B2 (en) * 2002-05-17 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4046015B2 (ja) * 2002-06-07 2008-02-13 セイコーエプソン株式会社 電子回路、電子装置、電気光学装置及び電子機器
GB0217709D0 (en) * 2002-07-31 2002-09-11 Koninkl Philips Electronics Nv Array device with switching circuits
JP4119198B2 (ja) * 2002-08-09 2008-07-16 株式会社日立製作所 画像表示装置および画像表示モジュール
US7298355B2 (en) * 2002-12-27 2007-11-20 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2004220021A (ja) * 2002-12-27 2004-08-05 Semiconductor Energy Lab Co Ltd 表示装置
KR20050101182A (ko) * 2003-01-24 2005-10-20 코닌클리케 필립스 일렉트로닉스 엔.브이. 액티브 매트릭스 디스플레이 디바이스
GB0301659D0 (en) * 2003-01-24 2003-02-26 Koninkl Philips Electronics Nv Electroluminescent display devices
JP3702879B2 (ja) 2003-02-21 2005-10-05 セイコーエプソン株式会社 電気光学パネル、その駆動回路及び駆動方法、並びに電子機器
JP3925467B2 (ja) * 2003-06-20 2007-06-06 セイコーエプソン株式会社 電気光学装置及びその駆動方法並びに電子機器
JP4369710B2 (ja) * 2003-09-02 2009-11-25 株式会社 日立ディスプレイズ 表示装置
JP4533616B2 (ja) * 2003-10-17 2010-09-01 株式会社 日立ディスプレイズ 表示装置
KR100752365B1 (ko) 2003-11-14 2007-08-28 삼성에스디아이 주식회사 표시장치의 픽셀구동회로 및 그 방법
JP4327042B2 (ja) * 2004-08-05 2009-09-09 シャープ株式会社 表示装置およびその駆動方法
JP4974492B2 (ja) * 2004-08-13 2012-07-11 株式会社半導体エネルギー研究所 発光装置
CN101006488B (zh) * 2004-08-13 2012-08-22 株式会社半导体能源研究所 发光装置及其驱动方法
US7442950B2 (en) 2004-12-06 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7339763B2 (en) * 2005-03-04 2008-03-04 Hitachi Global Storage Technologies Netherlands B.V. Disk drive thin-film inductive write head with pole tip structure having reduced susceptibility to corrosion
CN101694766A (zh) 2005-05-02 2010-04-14 株式会社半导体能源研究所 发光器件、以及电子器具
JP2007093875A (ja) * 2005-09-28 2007-04-12 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置
JP4916156B2 (ja) * 2005-10-28 2012-04-11 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5121136B2 (ja) * 2005-11-28 2013-01-16 株式会社ジャパンディスプレイウェスト 画像表示装置、電子機器、携帯機器及び画像表示方法
CN100443964C (zh) * 2005-12-16 2008-12-17 群康科技(深圳)有限公司 液晶显示面板及其显示方法
EP1804229B1 (en) 2005-12-28 2016-08-17 Semiconductor Energy Laboratory Co., Ltd. Display device and method for inspecting the same
JP4736954B2 (ja) * 2006-05-29 2011-07-27 セイコーエプソン株式会社 単位回路、電気光学装置、及び電子機器
KR101452675B1 (ko) 2006-06-09 2014-10-22 애플 인크. 터치 스크린 액정 디스플레이
CN104965621B (zh) 2006-06-09 2018-06-12 苹果公司 触摸屏液晶显示器及其操作方法
US8243027B2 (en) * 2006-06-09 2012-08-14 Apple Inc. Touch screen liquid crystal display
US8493330B2 (en) 2007-01-03 2013-07-23 Apple Inc. Individual channel phase delay scheme
US9710095B2 (en) 2007-01-05 2017-07-18 Apple Inc. Touch screen stack-ups
US8064028B2 (en) 2007-03-16 2011-11-22 Sony Corporation Method for manufacturing electro-optical device wherein an electrostatic protection circuit is shielded by a light-shielding sheet that is separate and apart from the electro-optical device
JP5035212B2 (ja) * 2008-10-16 2012-09-26 ソニー株式会社 表示パネル用駆動回路、表示パネルモジュール、表示装置および表示パネルの駆動方法
WO2011133706A1 (en) * 2010-04-22 2011-10-27 Qualcomm Mems Technologies, Inc. Active matrix content manipulation systems and methods
KR20120062499A (ko) * 2010-12-06 2012-06-14 삼성모바일디스플레이주식회사 화소, 이를 이용한 입체 영상 표시 장치 및 그의 구동 방법
KR20120065139A (ko) * 2010-12-10 2012-06-20 삼성모바일디스플레이주식회사 표시 장치를 위한 화소, 이를 이용한 표시 장치 및 그 구동 방법
US8804056B2 (en) 2010-12-22 2014-08-12 Apple Inc. Integrated touch screens
CN104992689B (zh) * 2015-08-07 2017-12-08 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置及其驱动方法
US10553167B2 (en) 2017-06-29 2020-02-04 Japan Display Inc. Display device
JP2019039949A (ja) 2017-08-22 2019-03-14 株式会社ジャパンディスプレイ 表示装置
JP6558420B2 (ja) * 2017-09-27 2019-08-14 セイコーエプソン株式会社 電気光学装置及び電子機器
JP6944334B2 (ja) * 2017-10-16 2021-10-06 株式会社ジャパンディスプレイ 表示装置
KR102147732B1 (ko) * 2017-11-17 2020-08-25 주식회사 라온텍 Ram 회로 및 이를 포함하는 디스플레이 장치
JP7278962B2 (ja) * 2017-12-22 2023-05-22 株式会社半導体エネルギー研究所 表示装置および電子機器
JP6951237B2 (ja) * 2017-12-25 2021-10-20 株式会社ジャパンディスプレイ 表示装置
JP6872571B2 (ja) * 2018-02-20 2021-05-19 セイコーエプソン株式会社 電気光学装置及び電子機器
CN115605942A (zh) * 2019-10-12 2023-01-13 京东方科技集团股份有限公司（Cn） 驱动电路、其驱动方法、显示面板及显示装置
US11527209B2 (en) 2020-03-31 2022-12-13 Apple Inc. Dual-memory driving of an electronic display
JP7133051B2 (ja) * 2021-02-26 2022-09-07 株式会社ジャパンディスプレイ 表示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02148687A (ja) * 1988-10-20 1990-06-07 Eastman Kodak Co Ｅｌストレージディスプレイ装置
JPH06102530A (ja) * 1992-09-18 1994-04-15 Sharp Corp 液晶表示装置
JPH07253764A (ja) * 1994-03-15 1995-10-03 Sharp Corp 液晶表示装置
JPH08194205A (ja) * 1995-01-18 1996-07-30 Toshiba Corp アクティブマトリックス型表示装置
JPH08286170A (ja) * 1995-02-16 1996-11-01 Toshiba Corp 液晶表示装置
JPH0980386A (ja) * 1995-09-18 1997-03-28 Toshiba Corp 液晶表示装置
JPH09212140A (ja) * 1995-11-30 1997-08-15 Toshiba Corp 表示装置
JP2000227608A (ja) * 1999-02-05 2000-08-15 Hitachi Ltd 液晶表示装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52149999A (en) 1976-06-09 1977-12-13 Seiko Epson Corp Display unit
JPH0364791A (ja) 1989-08-03 1991-03-20 Casio Comput Co Ltd Ｔｆｔ液晶表示装置
JP2775040B2 (ja) * 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05249490A (ja) 1992-03-06 1993-09-28 Mitsubishi Electric Corp Ｔｆｔアレイ基板の製造方法
GB9219836D0 (en) 1992-09-18 1992-10-28 Philips Electronics Uk Ltd Electronic drive circuits for active matrix devices,and a method of self-tasting and programming such circuits
US5945972A (en) * 1995-11-30 1999-08-31 Kabushiki Kaisha Toshiba Display device
JP3385301B2 (ja) 1997-04-23 2003-03-10 シャープ株式会社 データ信号線駆動回路および画像表示装置
JPH11109891A (ja) 1997-09-29 1999-04-23 Fuji Photo Film Co Ltd ２次元アクティブマトリクス型光変調素子並びに２次元アクティブマトリクス型発光素子
JP3279238B2 (ja) 1997-12-01 2002-04-30 株式会社日立製作所 液晶表示装置
JP3436478B2 (ja) 1998-01-12 2003-08-11 株式会社日立製作所 液晶表示装置および計算機システム
US6339417B1 (en) * 1998-05-15 2002-01-15 Inviso, Inc. Display system having multiple memory elements per pixel
WO2000008625A1 (fr) * 1998-08-04 2000-02-17 Seiko Epson Corporation Dispositif electro-optique et dispositif electronique
JP2000169297A (ja) 1998-09-29 2000-06-20 Sharp Corp 酸化物強誘電体薄膜の製造方法、酸化物強誘電体薄膜及び酸化物強誘電体薄膜素子
JP4761681B2 (ja) 2000-10-05 2011-08-31 株式会社半導体エネルギー研究所 液晶表示装置
JP3705123B2 (ja) 2000-12-05 2005-10-12 セイコーエプソン株式会社 電気光学装置、階調表示方法および電子機器
US7009590B2 (en) * 2001-05-15 2006-03-07 Sharp Kabushiki Kaisha Display apparatus and display method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02148687A (ja) * 1988-10-20 1990-06-07 Eastman Kodak Co Ｅｌストレージディスプレイ装置
JPH06102530A (ja) * 1992-09-18 1994-04-15 Sharp Corp 液晶表示装置
JPH07253764A (ja) * 1994-03-15 1995-10-03 Sharp Corp 液晶表示装置
JPH08194205A (ja) * 1995-01-18 1996-07-30 Toshiba Corp アクティブマトリックス型表示装置
JPH08286170A (ja) * 1995-02-16 1996-11-01 Toshiba Corp 液晶表示装置
JPH0980386A (ja) * 1995-09-18 1997-03-28 Toshiba Corp 液晶表示装置
JPH09212140A (ja) * 1995-11-30 1997-08-15 Toshiba Corp 表示装置
JP2000227608A (ja) * 1999-02-05 2000-08-15 Hitachi Ltd 液晶表示装置

Also Published As

Publication number Publication date
US20020089496A1 (en) 2002-07-11
JP3618687B2 (ja) 2005-02-09
CN1365093A (zh) 2002-08-21
US6853370B2 (en) 2005-02-08
JP2002278498A (ja) 2002-09-27
CN1179313C (zh) 2004-12-08
TW581923B (en) 2004-04-01
KR20020060604A (ko) 2002-07-18

Similar Documents

Publication Publication Date Title
KR100417572B1 (ko) 표시장치
KR100470893B1 (ko) 표시장치, 휴대기기 및 기판
US7859520B2 (en) Display device and driving method thereof
US6897843B2 (en) Active matrix display devices
US7425937B2 (en) Device and driving method thereof
US7372440B2 (en) Active matrix display device
US20040196235A1 (en) Active matrix display device and driving method of the same
JP2002287718A (ja) 表示装置、携帯機器、基板
US8593381B2 (en) Method of driving light-emitting device
JPWO2004055773A1 (ja) 表示装置及びその駆動方法
US8416161B2 (en) Emissive display device driven in subfield mode and having precharge circuit
US7042447B2 (en) Display device and display method
KR20020079586A (ko) 액티브 매트릭스형 표시 장치
JP4914558B2 (ja) アクティブマトリックスディスプレイ装置
JP2003036054A (ja) 表示装置
JP4628688B2 (ja) 表示装置およびその駆動回路
JP2006047493A (ja) 表示用制御線駆動回路及び画像表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140107

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150116

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170113

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180119

Year of fee payment: 15