JP4369710B2 - 表示装置 - Google Patents

Description

本発明は、アクティブマトリックス型の表示装置に関するが、特に高開口率で高精細な画素メモリ方式の多階調表示を可能とした表示装置に好適なものである。

ノート型コンピユータやディスプレイモニター用の高精細かつカラー表示が可能な表示装置として液晶パネルを用いた表示装置やエレクトロルミネッセンス（特に、有機ＥＬ）等を用いた様々な方式の表示装置が実用化または実用化のための研究がなされている。現在最も広く用いられているのが液晶表示装置であり、ここでは表示装置の典型例として所謂アクティブマトリクス型の液晶表示装置を例として説明する。

アクティブマトリクス型液晶表示装置として代表的な薄膜トランジスタ（ＴＦＴ）型は、画素毎に設けた薄膜トランジスタＴＦＴをスイッチング素子として画素電極に信号電圧（映像信号電圧：階調電圧）を印加するものであるため、画素間のクロストークがなく、高精細で多階調表示が可能である。

一方、この種の液晶表示装置を携帯型の情報端末など、電源にバッテリーを用いる電子装置に実装した場合、その表示に伴う消費電力の低減化が必要になる。そのために、液晶表示装置の各画素にメモリ機能を持たせようというアイデアが従来より多くの提案がなされている。

図７は各画素に１ビットのスタティックラムを内蔵した低温ポリシリコン薄膜トランジスタ方式の液晶表示装置を構成する液晶パネルの構成例を説明する模式図である。液晶パネルは第１基板と第２基板の対向間隙に液晶を挟持して構成される。図中、参照符号ＰＮＬは液晶パネルであり、平面の大部分を占める画素部（表示領域）ＡＲの周辺に垂直走査回路ＧＤＲと水平走査回路ＤＤＲを第１基板に有する。画素部（画素アレー）ＡＲの各画素は１ビット（ｂｉｔ）の画像メモリ（スタティックラム：ＳＲＡＭ）を有する。この液晶パネルＰＮＬは、その水平走査回路ＤＤＲに４ｂｉｔ程度のデジタル−アナログ変換回路（ＤＡＣ）を内蔵しているが、必須ではない。

図８は図７における１ビットＳＲＡＭ画像メモリの概要を説明する回路図である。図中、ＧＬはゲート線（走査線）、ＤＬはドレイン線（信号線）、ＬＣは液晶、ＶＣＯＭはコモン電圧である。参照符号ＰＩＸは画素回路を示す。画素回路ＰＩＸはドレイン線ＤＬから入力する表示信号をゲート線ＧＬに印加される走査電圧に基づいて取り込むスイッチング用のトランジスタＴ１、液晶ＬＣ、映像信号の画像メモリＳＲＡＭへの取込みと読み出しを行う一対のトランジスタＴ２，Ｔ３で構成される。画素回路ＰＩＸは外部からの４ビット〜６ビットの階調アナログ電圧をそのまま液晶駆動用電極に供給する通常のサンプリング機能と、外部１ビットデータを一旦ＳＲＡＭに格納し、その１ビットデータに準じた交番電圧φｐ、φｎを液晶駆動用電極に出力する画像メモリ機能とを有する。

サンプリング機能と画像メモリ機能の動作選択は外部から制御される。なお、交番電圧φｐとφｎは液晶交番電圧周期に同期し互いに逆極性で交番する交流信号であり、φｎはφｐの反転波形で示される。この画素構成を採用することで、例えば携帯電話機の待ち受け時等にＳＲＡＭに格納されている１ビットデータを表示することでデータ書込み等の消費電力の低減が可能となる。

なお、１ビットメモリを持った面積階調表示構造の表示装置を開示したものとしては、例えば特許文献１を挙げることができる。
特開２００２−１７５０４０号公報

図９は本出願人の既提案にかかる画像メモリ回路を有する液晶表示装置の１画素回路の構成例を説明する回路図である。この液晶表示装置を構成する第１基板において、多数のドレイン線ＤＬを構成するドレイン線ＤＬ１は画素に映像信号を供給する配線を構成し、選択信号線ＨＡＤＬ１とＶＡＤＬは映像信号を印加する画素を選択するための配線である。参照符号ＶＣＯＭは固定電圧であるコモン電圧で、所謂ＴＮ型液晶パネルでは第２基板側に有する。画素は、次に選択されて書き換えるまでの間印加された映像信号を保持する機能を持つ。なお、液晶ＬＣを有機エレクトロルミネッセンス素子（有機ＥＬ）等に置き換えれば、有機ＥＬ表示装置等になる。

固定電圧ＶＣＯＭは固定電圧線ＶＣＯＭ−Ｌに印加される。固定電圧ＶＣＯＭは液晶ＬＣを挟む第２基板に形成した電極に接続されている。交番電圧ＰＢＰ（図８におけるφｐに相当）とＰＢＮ（同φｎに相当）は、交番電圧線ＰＢＰ−ＬとＰＢＮ−Ｌに印加される。

画素への映像信号の書込みは、選択信号線ＨＡＤＬを構成する選択信号線ＨＡＤＬ１と選択信号線ＶＡＤＬに印加される各選択信号で２つのＮＭＯＳトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１がオン状態となることにより行われる。

書き込まれた映像信号電位を入力ゲート（電圧ノードＮ８）電位とし、一対のｐ型電界効果トランジスタ（ＰＭＯＳ）ＰＬＴＦ１とｎ型電界効果トランジスタ（ＮＭＯＳ）ＮＬＴＦ１の各々のソースあるいはドレインとなる電極もしくは拡散領域が電気的に接続されて出力部（電圧ノードＮ９）を形成する第１のインバータを構成する。以下、電圧ノードを、単にノードと称する。

第１のインバータを構成する一対のｐ型電界効果トランジスタ（ＰＭＯＳ）ＰＬＴＦ１とｎ型電界効果トランジスタ（ＮＭＯＳ）ＮＬＴＦ１の各々のソースまたはドレインとなる電極もしくは拡散領域が電気的に接続された出力部（ノードＮ９）の電位を入力ゲート電位とする一対のｐ型電界効果トランジスタ（ＰＭＯＳ）ＰＬＴＲ１とｎ型電界効果トランジスタ（ＮＭＯＳ）ＮＬＴＲ１で第２のインバータを構成する。

第２のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１の各々のソースまたはドレインとなる電極もしくは拡散領域が電気的に接続された出力部（ノードＮ８）の電位を入力ゲート電位とする一対のｐ型電界効果トランジスタ（ＰＭＯＳ）ＰＰＶＳ１とｎ型電界効果トランジスタ（ＮＭＯＳ）ＮＰＶＳ１で第３のインバータを構成する。

そして、第２のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１の出力部（ノードＮ８）は、同時に第１のインバータの入力ゲート（ノードＮ８）と電気的に接続される。第１と第２のインバータを構成するｎ型電界効果トランジスタＮＬＴＦ１とＮＬＴＲ１の、インバータの出力でないソースあるいはドレインもしくは拡散領域（ノードＮ６）が前記一対の交番電圧線の一方（ＰＢＮ）に接続される。

さらに、第１と第２のインバータを構成するｐ型電界効果トランジスタＰＬＴＦ１とＰＬＴＲ１の、インバータの出力でないソースあるいはドレインもしくは拡散領域（ノードＮ４）が前記第１および第２のインバータのｎ型電界効果トランジスタのインバータ出力でないソースとなる電極あるいはドレインもしくは拡散領域が接続された交番電圧線（ノードＮ６）と対をなす電圧の交番電圧線ＰＢＰに接続される。

第３のインバータを構成する一対のｐ型電界効果トランジスタＰＰＶＳ１とｎ型電界効果トランジスタＮＰＶＳ１のインバータ出力部（ノードＮ１０）でない各々のソースあるいはドレインとなる電極（ノードＮ６およびＮ１０）もしくは拡散領域の一方（ノードＮ６）は、前記交番電圧線のいずれか一方（ＰＢＮ）に接続され、他方は固定電圧線ＶＣＯＭに接続される。

１ビットＳＲＡＭで実現できる色数はＲ、Ｇ、Ｂ各色について各２であり、合計で２×２×２＝８色であるが、カラー表示としては色数が少なすぎ、前記したような携帯電話機の待ち受け時等、ＳＲＡＭに格納された１ビットデータを表示することでデータの書込み電力の低減という利用方法に限定される。

図１０は図９で説明した単位画素を組合せた面積階調画素の構成例の説明図である。この例では、各単位画素を構成する画素電極の面積を面積が異なるセルＣＬ−Ａ、セルＣＬ−Ｂ、セルＣＬ−Ｃの３種の組合せとしたものである。これらの面積が異なるセルを選択的に組み合わせて３ビット８階調表示を可能としている。これを各色（Ｒ，Ｇ，Ｂ）について構成しさらに多色表示を可能とした１カラー画素とすることができる。

しかし、前記図９で説明した画素メモリ方式ではその配線数、トランジスタ数が多くなり回路規模が大きいため、消費電力低減には限界があると共に開口率の向上が難しい。また、図１０で説明した形式では、回路構成や画素電極の構成が複雑になり、製造コストを低減することが難しい。この対策として、本発明の出願人は次に説明する構成を提案した。

図１１は本出願人の既提案にかかる画像メモリ回路を有する液晶表示装置の１画素の他の構成例を説明する回路図である。また、図１２はカラー表示の階調をＲが３ビット、Ｇが３ビット、Ｂが２ビットのデータとして２５６色表示とした場合のカラー１画素の表示領域におけるレイアウトの一例を説明する平面図である。

図１１の基本的な動作は図９と同様であるあるが、この構成では、データ保持用のトランジスタ対（ＣＭＯＳトランジスタ対）が画素電極ＰＸへの出力回路を兼ねている点で異なる。画像メモリ（記憶回路）は一対の電源線φｐ，φｎを橋絡して直列接続したトランジスタ（ＮＭＯＳ）ＮＭ２とトランジスタ（ＰＭＯＳ）ＰＭ２からなる第１のトランジスタ対と、該第１のトランジスタ対に対して前記一対の電源線φｐ，φｎを橋絡して直列接続したトランジスタ（ＮＭＯＳ）ＮＭ３とトランジスタ（ＰＭＯＳ）ＰＭ３の第２のトランジスタ対を有している。

一対の電源線φｐ，φｎには互いに逆極性で変化する交流電圧が供給される。メモリ回路の第１のトランジスタ対を構成するトランジスタＮＭ２とトランジスタＰＭ２の制御電極の共通接続点は第２のトランジスタ対を構成するトランジスタＮＭ３とトランジスタＰＭ３の直列接続中間点（ノード）Ｎ２に接続されている。また、第２のトランジスタ対を構成するトランジスタＮＭ３とトランジスタＰＭ３の制御電極の共通接続点は第１のトランジスタ対を構成するトランジスタＮＭ２とトランジスタＰＭ２の直列接続中間点（ノード）Ｎ１に接続されている。

ＮＭＯＳトランジスタＮＭ１はスイッチング素子（トランジスタ）である。このスイッチング素子ＮＭ１はゲート線ＧＬで選択され、ドレイン線ＤＬから供給される映像信号（データ）を第１のトランジスタ対を構成するトランジスタＮＭ２とトランジスタＰＭ２のノードＮ１に接続されている。スイッチング素子ＮＭ１の出力点は第１のトランジスタ対を構成するトランジスタＮＭ２とトランジスタＰＭ２のノードＮ１に接続され、第２のトランジスタ対を構成するトランジスタＮＭ３とトランジスタＰＭ３のノードＮ２は単位画素ＰＸの画素電極に接続されている。そして、第２のトランジスタ対を構成するトランジスタＮＭ３とトランジスタＰＭ３のノードＮ２と制御電極の共通接続点の間にブートストラップ容量ＣＢが挿入されている。なお、参照符号ＣＳは浮遊容量を示す。

図１２において、参照符号ＣＸはカラー１画素、Ｒ１，Ｒ２，Ｒ３およびＧ１，Ｇ２，Ｇ３は３ビットデータのそれぞれに対応して面積階調で制御される赤（Ｒ）と緑（Ｇ）の分割単位画素電極、Ｂ１，Ｂ２は２ビットデータのそれぞれに対応して面積階調で制御される青（Ｂ）の分割単位画素電極を示す。分割単位画素電極Ｒ１，Ｒ２，Ｒ３でＲの単位画素を、分割単位画素電極Ｇ１，Ｇ２，Ｇ３でＧの単位画素を、そして分割単位画素電極Ｂ１，Ｂ２でＢの単位画素を構成する。分割単位画素電極は前記した液晶駆動電極である。

ＲおよびＧの単位画素はゲート線ＧＬと３ビットデータを供給する３本のドレイン線ＤＬ（Ｒ１），（Ｒ２），（Ｒ３）およびＤＬ（Ｇ１），（Ｇ２），（Ｇ３）にそれぞれ接続したスイッチング素子ＮＭ１で選択される。各単位画素には各スイッチング素子ＮＭ１で制御されるビット数に対応した数の画像メモリＳＲＡＭを持ち、画像メモリＳＲＡＭの出力は、図５に示したように、分割単位画素電極にコンタクトホールＣＴＨで電気的に接続されている。

Ｒ、Ｇ、Ｂの各単位画素はゲート線ＧＬの延在方向のサイズが同じで、Ｒ、Ｇの各単位画素はドレイン線ＤＬの延在方向に「３」、「６」、「１２」の比率で分割単位画素に分割され、Ｂの単位画素は「７」、「１４」の比率で分割単位画素に分割されている。この分割によって２５６色の面積階調を実現している。

図１２に示したレイアウトのカラー画素により、Ｒ：３ビット、Ｇ：３ビット、Ｂ：２ビットの計８ビットデータで２５６色のカラー表示を実現でき、変化の無い表示データはメモリに格納されたデータを表示することでフレーム毎のデータ転送を必要としないことで消費電力を低減できる。なお、各色のビット数を増やしてさらに多くのカラー表示を実現できる。

このように、画素自体にデータの保持機能（メモリ機能）を持たせることで毎フレーム毎にデータを送り込む必要がなくなり、変化した部分のデータのみを書き換えればよい。また、画素毎にメモリ機能を有することで表示領域の画素をランダムに読み出して表示を行うことが可能となる。ランダムアクセス表示を行う場合、次に説明するようなランダムアクセス回路を設ければよい。

上記した図１１の回路構成とすることにより、図９に比べて回路規模の大幅な簡素化が実現できる。しかし、この構成においては、画像メモリにデータを保持させる際に、例えば図１１における第１のトランジスタ対ＰＭ２とＮＭ２のオン／オフ動作の遷移時に誤動作が発生する場合がある。

本発明の目的は、回路構成を簡略化して面積階調による多色化を実現すると共に、画素メモリへのデータ書込みの誤動作を防止し、高開口率かつ多階調のカラー表示を可能とした表示装置を提供することにある。

本発明は、映像信号を保持するＣＭＯＳトランジスタ対を画素電極への出力回路に兼ねさせ、また画素電極に容量を接続してＳＲＡＭへの書込み状態を上記容量に蓄積された電荷を利用して制御する構成とすると共に、画素メモリへのデータ書込みを制御する上記ＣＭＯＳトランジスタ対に対して、それぞれ導通方向が同一のダイオードを直列に挿入した。本発明の代表的な構成を記述すれば次のとおりである。

（１）、複数の走査線と複数の信号線が交差する部分に対応して設けた画素を有し、
前記画素を画素電極と該画素電極を選択するスイッチング素子と前記画素電極と前記スイッチング素子の間に設けて前記画素電極に書き込むデータを記憶する記憶回路とで構成し、
前記記憶回路に、互いに逆極性で変化する交番電圧を印加する一対の交番電圧電源線を備え、
前記記憶回路は、前記一対の交番電圧電源線を橋絡して直列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタの第１のトランジスタ対と、該第１のトランジスタ対に対して前記一対の交番電圧電源線を橋絡して直列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタの第２のトランジスタ対を備え、
前記第１のトランジスタ対の制御電極の共通接続点を前記第２のトランジスタ対の直列接続中間点に接続し、前記第２のトランジスタ対の制御電極の共通接続点を前記第１のトランジスタ対の直列接続中間点に接続し、
前記第１のトランジスタ対を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれと直列に、当該トランジスタの導通方向と同一方向に導通方向を有するダイオードを接続し、
前記スイッチング素子の出力点を前記第１のトランジスタ対の接続点に接続すると共に、前記第２のトランジスタ対の直列接続中間点は前記画素電極に接続し、
前記第２のトランジスタ対の制御電極の共通接続点と直列接続中間点の間に容量を接続した。

前記ダイオードは、前記第１のトランジスタ対の直列接続中間点との間にそれぞれ接続するか、あるいは前記第１のトランジスタ対を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれと前記一対の交番電圧電源線との間にそれぞれ接続する。

前記画素を１色の単位画素として複数の前記単位画素を１カラー画素とし、あるいは前記１カラー画素を構成する各単位画素の画素電極を面積が異なる複数の電極で構成して、前記複数の電極を２ビット以上の階調表示に対応して前記スイッチング素子で選択する。

本発明によれば、配線数およびトランジスタ数が低減されると共に、画像メモリへの書込み、読み出しの誤動作が防止され、開口率の低下が防止され、多階調かつ高精細のカラー画像表示装置を得ることができる。

なお、本発明は上記の構成および後述する実施例の構成に限定されるものではなく、本発明の技術思想を逸脱することなく種々の変更が可能である。

以下、本発明の表示装置の実施の形態について、実施例の図面を参照して詳細に説明する。なお、以下の実施例では、液晶表示装置を例として説明するが、有機ＥＬ等のマトリクス型表示装置にも同様に適用できることは言うまでもない。

図１は本発明の実施例１を説明するための液晶表示装置の１画素の回路図である。前記の図１１と同様に、画像メモリ（記憶回路）は一対の電源線φｐ，φｎを橋絡して直列接続したトランジスタ（ＮＭＯＳ）ＮＭ２とトランジスタ（ＰＭＯＳ）ＰＭ２からなる第１のトランジスタ対と、該第１のトランジスタ対に対して前記一対の電源線φｐ，φｎを橋絡して直列接続したトランジスタ（ＮＭＯＳ）ＮＭ３とトランジスタ（ＰＭＯＳ）ＰＭ３の第２のトランジスタ対を有している。第１のトランジスタ対を構成するトランジスタＮＭ２とトランジスタＰＭ２とは、各トランジスタＮＭ２とＰＭ２とのそれぞれの導通方向と同じ導通方向、すなわち各トランジスタＮＭ２とＰＭ２のドレイン側にダイオードＤ１、Ｄ２を介して接続される。

一対の電源線φｐ，φｎには互いに逆極性で変化する交流電圧（交番電圧）が供給される。メモリ回路の第１のトランジスタ対を構成するトランジスタＮＭ２とトランジスタＰＭ２の制御電極の共通接続点は第２のトランジスタ対を構成するトランジスタＮＭ３とトランジスタＰＭ３の直列接続中間点（ノード）Ｎ２に接続されている。また、第２のトランジスタ対を構成するトランジスタＮＭ３とトランジスタＰＭ３の制御電極の共通接続点は第１のトランジスタ対を構成するトランジスタＮＭ２とトランジスタＰＭ２の直列接続中間点であるダイオードＤ１とＤ２の順方向接続点（ノード）Ｎ１に接続されている。

ＮＭＯＳトランジスタＮＭ１はスイッチング素子（スイッチングトランジスタ）である。このスイッチング素子ＮＭ１の出力は、ゲート線ＧＬで選択されてドレイン線ＤＬから供給される映像信号（データ）を第１のトランジスタ対を構成するトランジスタＮＭ２とトランジスタＰＭ２の接続点すなわち、ダイオードＤ１とＤ２の接続点であるノードＮ１に接続されている。

このように、スイッチング素子ＮＭ１の出力点は第１のトランジスタ対を構成するトランジスタＮＭ２とトランジスタＰＭ２のノードＮ１に接続され、第２のトランジスタ対を構成するトランジスタＮＭ３とトランジスタＰＭ３のノードＮ２は単位画素ＰＸの画素電極に接続されている。そして、第２のトランジスタ対を構成するトランジスタＮＭ３とトランジスタＰＭ３のノードＮ２と制御電極の共通接続点の間にブートストラップ容量ＣＢが挿入されている。なお、参照符号ＣＳは浮遊容量を示す。

図２は電源線φｐ，φｎに印加される液晶駆動用の交番電圧の一例を説明する波形図である。この電源線φｐ，φｎに印加される液晶駆動用の交番電圧（説明のため、交番電圧自体もφｐ，φｎとして説明する）は、ハイレベルとローレベル（または、正極レベルと負極レベル）で繰り返される。図中、時刻ｔ１ではφｐがハイレベル、φｎがローレベルとなる。そして、時刻ｔ２ではφｐがローレベル、φｎがハイレベルとなる。

図１の回路において、画素選択のためのゲート線ＧＬがローレベルとなり、ＮＭＯＳトタンジスタＮＭ１がオフ状態で画像メモリが外部に対して孤立（フローティング）となっている時に、液晶ＬＣの画素電極となるノードＮ２の電位をゲート電圧としてノードＮ１に共通接続点が接続された第１のトタンジスタ対のＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ２は、時刻ｔ２では一般的なバイアス関係であり、時刻ｔ１ではドレイン・ソース電圧となる電圧φｐ，φｎが逆になる。

図２の時刻ｔ１における逆電圧の設定の際に、ノードＮ１の電位変化の過渡状態で動作が不安定となる場合はある。この対策として、本実施例では、ダイオードＤ１、Ｄ２を第１のトランジスタ対の各トランジスタＮＭ２とＰＭ２と直列に接続した。すなわち、ダイオードＤ１はトランジスタＮＭ２の導通方向に、ダイオードＤ２はトタンジスタＰＭ２の導通方向に一致させて両トランジスタの共通接続点の間に挿入した。

本実施例の構成により、時刻ｔ２に示した第２のトランジスタ対ＮＭ３とＰＭ３で構成されるＣＭＯＳインバータに関して一般的な正常バイアスとなる場合にのみ、ダイオードＤ１，Ｄ２の導通が順方向になり、電位保持電流（電荷）の出入りを行う。一方、時刻ｔ１に示したようにＣＭＯＳインバータを構成するトランジスタＰＭ２とＮＭ２に関して一般的に逆バイアスとなる場合は、ダイオードＤ１，Ｄ２の導通が逆方向になり、電位保持電流（電荷）の出入りを禁止する。この動作により、画像メモリの電位保持が確実となる。

図３は本発明の実施例２を説明するための液晶表示装置の１画素の回路図である。本実施例では、図１におけるダイオードＤ１、Ｄ２の挿入位置を第１のトタンジスタ対を構成するトランジスタＮＭ２およびＰＭ２の前記電源線φｐ，φｎとの間、すなわちソース側とした。その他の構成および機能は図１と同様であるので、繰り返しの説明はしない。

本実施例によっても、図２における時刻ｔ２に示した第２のトランジスタ対ＮＭ３とＰＭ３で構成されるＣＭＯＳインバータに関して一般的な正常バイアスとなる場合にのみ、ダイオードＤ１，Ｄ２の導通が順方向になり、電位保持電流（電荷）の出入りを行う。一方、時刻ｔ１に示したようにＣＭＯＳインバータを構成するトランジスタＰＭ２とＮＭ２に関して一般的に逆バイアスとなる場合は、ダイオードＤ１，Ｄ２の導通が逆方向になり、電位保持電流（電荷）の出入りを禁止する。この動作により、画像メモリの電位保持が確実となる。

本発明の実施例３として、上記のダイオードＤ１，Ｄ２の一方をトランジスタＰＭ２とＮＭ２の一方のドレイン側に挿入し、他方をソース側に挿入してもよく、またこの逆としても同様の効果を得ることができる。

次に、本発明による画素回路における第１のトランジスタ対で構成されるインバータ回路の部分の基板上での具体的なレイアウト例を説明する。

図４は図１で説明した本発明の実施例１の第１のトランジスタ対のレイアウトを説明する要部平面図である。図中、図１と同一符号は同一機能部分に対応する。電源線φｐとφｎは例えばアルミニウム（Ａｌ）を好適とする。また、ゲート線ＧＬはモリブデン・タングステン（ＭｏＷ）が好適である。第１のトランジスタ対ＮＭ２とＰＭ２およびダイオードＤ１とＤ２はポリシリコン半導体層（ｐｏｌｙ−Ｓｉ）に作り込まれる。参照符号ＣＨ１は半導体層と配線層の接続と取るコンタクトホール、ＣＨ２はｎ型ポリシリコン拡散層とｐ型ポリシリコン拡散層の接続と取るコンタクトホールを示す。

図５は図３で説明した本発明の実施例２の第１のトランジスタ対のレイアウトを説明する要部平面図である。図中、図４と同一符号は同一機能部分に対応する。このレイアウト例ではダイオードＤ１とＤ２をトランジスタＮＭ２とＰＭ２のドレインまたはソースに接続するためにコンタクトホールの数は図４に比較して多くなる。特に、トランジスタ及びダイオードを構成する半導体層と配線層との接続をとるコンタクトホールが占める面積は、１画素に割当てられる面積に対して大である。したがって、コンタクトホールの数は少ない方が実用上、有利となる。

図６は本発明による表示装置を実装した電子機器の一例としての携帯型情報端末の構成例を説明する斜視図である。この携帯型情報端末（ＰＤＡ）はホストコンピュータＨＯＳＴやバッテリーＢＡＴを収納し、表面にキーボードＫＢを備えた本体部ＭＢと、表示装置に液晶表示装置ＬＣＤを用いバックライト用のインバータＩＮＶを実装した表示部ＤＰで構成されている。本体部ＭＢには接続ケーブルＬ２を介して携帯電話機ＰＴＰが接続できるようになっており、遠隔地との間で通信が可能となっている。

表示部ＤＰの液晶表示装置ＬＣＤとホストコンピュータＨＯＳＴとの間はインターフェースケーブルＬ１で接続されている。液晶表示装置ＬＣＤは画像記憶機能を有するので、ホストコンピュータＨＯＳＴが表示装置ＬＣＤに送るデータは、前回の表示フレームと異なる部分だけで良く、表示に変化がない時は、データを送る必要がないので、ホストコンピュータＨＯＳＴの負担が極めて軽くなる。従って、本発明の表示装置を用いた情報処理装置は低消費電力で、また小型化が容易であり、かつ高速化、多機能化が可能である。

なお、この携帯型情報端末の表示部ＤＰの一部にはペンホルダＰＮＨが設けてあり、ここに入力ペンＰＮが収納される。液晶表示装置は、キーボードＫＢを使用した情報の入力と入力ペンＰＮでタッチパネルの表面を押圧操作したり、なぞり、あるいは記入で種々の情報を入力し、あるいは液晶表示素子ＰＮＬに表示された情報の選択、処理機能の選択、その他の各種操作を可能としてある。

なお、この種の携帯型情報端末（ＰＤＡ）の形状や構造は図示したものに限るものではなく、この他に多様な形状、構造および機能を具備したものが考えられる。また、図６の携帯電話機ＰＴＰの表示部に使われる表示装置ＬＣＤ２に本発明の表示装置を用いることにより、表示素子ＬＣＤ２に送る表示データの情報量を少なく出来るので、電波や通信回線で送る画像データを少なくすることが出来、携帯電話機の表示部分に多階調かつ高精細の文字や図形、写真表示、さらには動画表示を行うことが出来る。

さらに、本発明の表示装置は、図６で説明した携帯型情報端末や携帯電話機のみならず、ディスクトップ型パソコン、ノート型パソコン、投射型液晶表示装置、その他の情報端末のモニター機器に用いることができることは言うまでもない。

そして、本発明の表示装置は、液晶表示装置に限るものではなく、有機ＥＬ表示装置やプラズマディスプレイ等のように、マトリックス形の表示装置であればどのようなものにも応用出来る。

本発明の実施例１を説明するための液晶表示装置の１画素の回路図である。 電源線φｐ，φｎに印加される液晶駆動用の交番電圧の一例を説明する波形図である。 本発明の実施例２を説明するための液晶表示装置の１画素の回路図である。 図１で説明した本発明の実施例１の第１のトランジスタ対のレイアウトを説明する要部平面図である。 図３で説明した本発明の実施例２の第１のトランジスタ対のレイアウトを説明する要部平面図である。 本発明による表示装置を実装した電子機器の一例としての携帯型情報端末の構成例を説明する斜視図である。 各画素に１ビットのスタティックラムを内蔵した低温ポリシリコン薄膜トランジスタ方式の液晶表示装置を構成する液晶パネルの構成例を説明する模式図である。 図７における１ビットＳＲＡＭ画像メモリの概要を説明する回路図である。 本出願人の既提案にかかる画像メモリ回路を有する液晶表示装置の１画素の構成例を説明する回路図である。 図９で説明した単位画素を組合せた面積階調画素の構成例の説明図である。 本出願人の既提案にかかる画像メモリ回路を有する液晶表示装置の１画素の他の構成例を説明する回路図である。 カラー表示の階調をＲが３ビット、Ｇが３ビット、Ｂが２ビットのデータとして２５６色表示とした場合のカラー１画素の表示領域におけるレイアウトの一例を説明する平面図である。

符号の説明

ＰＸ・・・・単位画素（画素電極）、ＰＩＸ・・・・画素回路、ＣＸ・・・・カラー画素、ＤＬ・・・・データ線（ドレイン線、映像信号線）、ＧＬ・・・・走査信号線（ゲート線）、ＶＣＯＭ・・・・コモン電、ＰＮＬ・・・・薄膜トランジスタパネル（第１基板）、ＡＲ・・・・画素部（表示領域）、ＧＤＲ・・・・垂直走査回路、ＤＤＲ・・・・水平走査回路、ＳＲＡＭ・・・・画像メモリ、ＮＭ１，ＮＭ２，ＮＭ２・・・・ｎ型ＭＯＳトランジスタ、ＰＭ１，ＰＭ２，ＰＭ２・・・・ｐ型ＭＯＳトランジスタ、ＣＢ・・・・容量、ＣＳ・・・・浮遊容量、φｐ，φｎ・・・・電源線（交流電圧（交番電圧））。

Claims (6)

1. 複数の走査線と複数の信号線が交差する部分に対応して設けた画素を有し、
   前記画素は画素電極と該画素電極を選択するスイッチング素子と前記画素電極と前記スイッチング素子の間に設けて前記画素電極に書き込むデータを記憶する記憶回路とで構成され、
   前記記憶回路に互いに逆極性で変化する交番電圧を印加する一対の交番電圧電源線を備え、
   前記記憶回路は前記一対の交番電圧電源線を橋絡して直列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタの第１のトランジスタ対と、前記一対の交番電圧電源線を橋絡して直列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタの第２のトランジスタ対を有し、
   前記第１のトランジスタ対の制御電極の共通接続点を前記第２のトランジスタ対の直列接続中間点に接続し、前記第２のトランジスタ対の制御電極の共通接続点を前記第１のトランジスタ対の直列接続中間点に接続してなり、
   前記第１のトランジスタ対を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれと直列にダイオードが接続され、
   前記ダイオードの導通方向は、前記第１のトランジスタ対を構成するＰＭＯＳトランジスタ側からＮＭＯＳトランジスタ側へ向かう方向であり、
   前記スイッチング素子の出力点は前記第１のトランジスタ対の接続点に接続されると共に、前記第２のトランジスタ対の直列接続中間点は前記画素電極に接続され、
   前記第２のトランジスタ対の制御電極の共通接続点と前記第２のトランジスタ対の直列接続中間点の間に容量が接続されていることを特徴とする表示装置。
2. 前記ダイオードは、前記第１のトランジスタ対の直列接続中間点との間にそれぞれ接続されていることを特徴とする請求項１に記載の表示装置。
3. 前記ダイオードは、前記第１のトランジスタ対を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれと前記一対の交番電圧電源線との間にそれぞれ接続されていることを特徴とする請求項１に記載の表示装置。
4. 前記画素を１色の単位画素として複数の前記単位画素を１カラー画素としたことを特徴とする請求項１〜３の何れかに記載の表示装置。
5. 前記１カラー画素を構成する各単位画素の画素電極を面積が異なる複数の電極で構成したことを特徴とする請求項４に記載の表示装置。
6. 前記複数の電極が２ビット以上の階調表示に対応して前記スイッチング素子により選択されることを特徴とする請求項５に記載の表示装置。

Images