JP3378831B2 - ビット同期回路 - Google Patents
ビット同期回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＥＥＥ１３９
４、ＡＴＭ、空間光通信などに代表される高速シリアル
通信の受信機等に用いられるビット同期回路に関するも
のである。
４、ＡＴＭ、空間光通信などに代表される高速シリアル
通信の受信機等に用いられるビット同期回路に関するも
のである。
【０００２】
【従来の技術】情報機器のデジタル化に伴い、デジタル
信号の高速シリアル通信が、ＬＳＩ間データ転送から無
線通信、光ファイバ通信に至るまで幅広く使用されるよ
うになっている。
信号の高速シリアル通信が、ＬＳＩ間データ転送から無
線通信、光ファイバ通信に至るまで幅広く使用されるよ
うになっている。
【０００３】このようなデジタル通信では、通信用デー
タの他に、データを正しくサンプルするためのタイミン
グ情報を送る必要がある。高速シリアル通信の多くは、
通信線を少なくするため、タイミング情報をデータとは
別の線を使って送るということはしない。その代わりに
データに冗長性を持たせ、一定時間内にデータが遷移す
ることを保証するようなコーディングを用いる。データ
の遷移そのものがタイミング情報なので、遷移と遷移の
間隔が十分短ければ、受信機側ではデータの遷移を基に
データを正しく復元できる。これを実現する回路は、ビ
ット同期回路又はシンボル同期回路と呼ばれている。
タの他に、データを正しくサンプルするためのタイミン
グ情報を送る必要がある。高速シリアル通信の多くは、
通信線を少なくするため、タイミング情報をデータとは
別の線を使って送るということはしない。その代わりに
データに冗長性を持たせ、一定時間内にデータが遷移す
ることを保証するようなコーディングを用いる。データ
の遷移そのものがタイミング情報なので、遷移と遷移の
間隔が十分短ければ、受信機側ではデータの遷移を基に
データを正しく復元できる。これを実現する回路は、ビ
ット同期回路又はシンボル同期回路と呼ばれている。
【０００４】近年、高速シリアル通信において、例え
ば、ＩＳＤＮにおける２線式加入者線系の時分割方式
や、その他の半２重通信のように、データを間欠的に送
受信するバーストモード通信と呼ばれる方式の開発が進
んでいる。バーストモード通信では、通常、ビット同期
を確立するために、転送したいデータの前にプレアンブ
ルと呼ばれる特定パターンを転送する。プレアンブルの
期間中は転送したいデータを送れないので、プレアンブ
ルを短くすればするほど、通信の効率を上げることがで
きる。プレアンブルを短くするためには、高速に同期を
確立するビット同期回路の技術が重要である。
ば、ＩＳＤＮにおける２線式加入者線系の時分割方式
や、その他の半２重通信のように、データを間欠的に送
受信するバーストモード通信と呼ばれる方式の開発が進
んでいる。バーストモード通信では、通常、ビット同期
を確立するために、転送したいデータの前にプレアンブ
ルと呼ばれる特定パターンを転送する。プレアンブルの
期間中は転送したいデータを送れないので、プレアンブ
ルを短くすればするほど、通信の効率を上げることがで
きる。プレアンブルを短くするためには、高速に同期を
確立するビット同期回路の技術が重要である。
【０００５】更に、例えば、光ファイバ通信や無線通信
のように増幅器を用いて信号を変換しているような方式
の場合、増幅器が安定するまで、信号のパルス幅に偏り
が生ずる。その現象が発生したときの送信及び受信の信
号波形を図６に示す。図６において、送信信号は、送信
機の出力の時間変化を表している。この図では、プレア
ンブルとしてよく使用される０，１の繰り返しパターン
を使用したものを示している。例えば、光ファイバ通信
の場合、この送信信号を基に、ＬＥＤもしくはレーザー
に光信号を出力させる。
のように増幅器を用いて信号を変換しているような方式
の場合、増幅器が安定するまで、信号のパルス幅に偏り
が生ずる。その現象が発生したときの送信及び受信の信
号波形を図６に示す。図６において、送信信号は、送信
機の出力の時間変化を表している。この図では、プレア
ンブルとしてよく使用される０，１の繰り返しパターン
を使用したものを示している。例えば、光ファイバ通信
の場合、この送信信号を基に、ＬＥＤもしくはレーザー
に光信号を出力させる。
【０００６】図６の受信信号は、光信号を受光素子で受
信し、増幅処理した信号の１例である。受信側の増幅器
等の特性によって、受信信号の先頭においては、信号が
ハイである期間が送信信号に比べ長くなり、ローである
期間が短くなっている。この傾向は受信を続けることで
少なくなっていき、次第に送信信号の波形に近づいてい
く。この受信信号の偏りの影響をなくすために、更にプ
レアンブルを付加する必要があった。このような場合に
対応するために、パルス幅が偏っている場合にも正しく
同期を図ることができるビット同期回路が重要である。
信し、増幅処理した信号の１例である。受信側の増幅器
等の特性によって、受信信号の先頭においては、信号が
ハイである期間が送信信号に比べ長くなり、ローである
期間が短くなっている。この傾向は受信を続けることで
少なくなっていき、次第に送信信号の波形に近づいてい
く。この受信信号の偏りの影響をなくすために、更にプ
レアンブルを付加する必要があった。このような場合に
対応するために、パルス幅が偏っている場合にも正しく
同期を図ることができるビット同期回路が重要である。
【０００７】このようなビット同期を取るための従来技
術として、以下の６種類のものが知られている。
術として、以下の６種類のものが知られている。
【０００８】第１の技術は、″Phase-Locked Loops - D
ESIGN, SIMULATION, & APPLICATIONS″ Third Edition,
Roland E. Best, 1997, McGraw-Hillに開示されるよう
な、ＰＬＬ（Phase-Locked Loops）を用いたものであ
る。この技術では、受信側でクロック生成するために電
圧制御オシレータを用いる。電圧制御オシレータは、動
作電圧を変更することにより出力されるクロックの速度
を変えることのできるオシレータである。ＰＬＬは、受
信信号の遷移点と生成されたクロックの位相差を用い
て、受信信号の遷移点とクロックの遷移点が一致するよ
うに電圧制御オシレータの速度を制御する。このように
受信信号に同期したクロックで受信データをサンプルす
ることで正しく受信することができる。
ESIGN, SIMULATION, & APPLICATIONS″ Third Edition,
Roland E. Best, 1997, McGraw-Hillに開示されるよう
な、ＰＬＬ（Phase-Locked Loops）を用いたものであ
る。この技術では、受信側でクロック生成するために電
圧制御オシレータを用いる。電圧制御オシレータは、動
作電圧を変更することにより出力されるクロックの速度
を変えることのできるオシレータである。ＰＬＬは、受
信信号の遷移点と生成されたクロックの位相差を用い
て、受信信号の遷移点とクロックの遷移点が一致するよ
うに電圧制御オシレータの速度を制御する。このように
受信信号に同期したクロックで受信データをサンプルす
ることで正しく受信することができる。
【０００９】一般に、受信側で、受信信号に同期したク
ロックを生成するビット同期回路はクロックリカバリ方
式と呼ばれる。ビット同期回路にクロックリカバリ方式
を使用した場合、受信データは受信信号に同期したクロ
ックに同期しているので、これを受信機のシステムクロ
ックに同期するために、通常、非同期のＦＩＦＯ（Firs
t In First Out）を使用する。受信信号を、受信信号に
同期したクロックで非同期ＦＩＦＯに書き込み、受信機
のシステムクロックで読むことにより、受信機のシステ
ムクロックと同期が取ることができる。
ロックを生成するビット同期回路はクロックリカバリ方
式と呼ばれる。ビット同期回路にクロックリカバリ方式
を使用した場合、受信データは受信信号に同期したクロ
ックに同期しているので、これを受信機のシステムクロ
ックに同期するために、通常、非同期のＦＩＦＯ（Firs
t In First Out）を使用する。受信信号を、受信信号に
同期したクロックで非同期ＦＩＦＯに書き込み、受信機
のシステムクロックで読むことにより、受信機のシステ
ムクロックと同期が取ることができる。
【００１０】第２の技術は、ビットレートと比較して十
分速いクロックでデータをサンプルし、サンプルデータ
の値が変わるタイミングから受信のためのサンプルタイ
ミングを決めるような、高速クロックを用いたものであ
る。ＰＣのシリアルコントローラであるＵＡＲＴ（Univ
ersal Asynchronous Receiver and Transmitter）がこ
の方法を使用している。ＵＡＲＴでは、調歩同期と呼ば
れるデータフォーマットを使用する。調歩同期では、通
常、８ビットのデータ毎に、前にスタートビット、後ろ
にストップビットを付加する。スタートビットは常に
１、ストップビットは常に０である。ビットレートの１
６倍のクロックで受信信号をサンプルし、サンプルデー
タが０から１に変化した時点、すなわちスタートビット
が始まった時点で４ビットカウンタを初期化する。カウ
ンタが８になった時のサンプルデータを８回分蓄え、そ
の次のストップビットが０であることを確認し、受信デ
ータとして出力する。
分速いクロックでデータをサンプルし、サンプルデータ
の値が変わるタイミングから受信のためのサンプルタイ
ミングを決めるような、高速クロックを用いたものであ
る。ＰＣのシリアルコントローラであるＵＡＲＴ（Univ
ersal Asynchronous Receiver and Transmitter）がこ
の方法を使用している。ＵＡＲＴでは、調歩同期と呼ば
れるデータフォーマットを使用する。調歩同期では、通
常、８ビットのデータ毎に、前にスタートビット、後ろ
にストップビットを付加する。スタートビットは常に
１、ストップビットは常に０である。ビットレートの１
６倍のクロックで受信信号をサンプルし、サンプルデー
タが０から１に変化した時点、すなわちスタートビット
が始まった時点で４ビットカウンタを初期化する。カウ
ンタが８になった時のサンプルデータを８回分蓄え、そ
の次のストップビットが０であることを確認し、受信デ
ータとして出力する。
【００１１】第３の技術は、特開平６−５３９５０号公
報に記載されるような、２つのオシレータの切り替えを
用いたものである。受信信号のローとハイに従って、２
つのオシレータの動作を交互に動作開始させる。２つの
オシレータは、それぞれ、受信信号の立ち上がり又は立
ち下がりで動作を開始するのでその出力は受信信号に同
期している。２つのオシレータの出力のＯＲを取ること
で受信データに同期したクロックを生成する。なお、こ
の技術においても、第１の技術で述べた非同期ＦＩＦＯ
が必要となる。
報に記載されるような、２つのオシレータの切り替えを
用いたものである。受信信号のローとハイに従って、２
つのオシレータの動作を交互に動作開始させる。２つの
オシレータは、それぞれ、受信信号の立ち上がり又は立
ち下がりで動作を開始するのでその出力は受信信号に同
期している。２つのオシレータの出力のＯＲを取ること
で受信データに同期したクロックを生成する。なお、こ
の技術においても、第１の技術で述べた非同期ＦＩＦＯ
が必要となる。
【００１２】第４の技術は、特開平７−１９３５６２号
公報、特開平９−１８１７１３号公報、特開平１０−２
４７９０３号公報に開示されるように、多相クロック、
すなわち、位相がずれた複数のクロックから受信データ
に近い位相を持つクロックを選択するような、多相クロ
ック選択法を用いたものである。これらの公報には、受
信信号の遷移点と最も位相の近いクロックを多相クロッ
クの中から選択する実装方法が記載されている。なお、
この技術においても、第１の技術で述べた非同期ＦＩＦ
Ｏが必要となる。
公報、特開平９−１８１７１３号公報、特開平１０−２
４７９０３号公報に開示されるように、多相クロック、
すなわち、位相がずれた複数のクロックから受信データ
に近い位相を持つクロックを選択するような、多相クロ
ック選択法を用いたものである。これらの公報には、受
信信号の遷移点と最も位相の近いクロックを多相クロッ
クの中から選択する実装方法が記載されている。なお、
この技術においても、第１の技術で述べた非同期ＦＩＦ
Ｏが必要となる。
【００１３】第５の技術は、″A CMOS Serial Link for
Fully Duplexed Data Communication, ″ K. Lee, et
al., IEEE Journal of Solid-State Circuits, Vol. 3
0, No.4, April 1995に開示されるような、調歩同期の
高速化を図ったものである。この技術では、５００Ｍｂ
ｐｓという高速通信を実現すべく並列性を高めるため
に、ビットレートの１０分の１のスピードの多相クロッ
クを使用している。具体的には、位相が等間隔にずれた
４０個の１０分の１クロックを使用する。これらのクロ
ックでサンプルしたデータを単一のクロックで再サンプ
ルすることにより、１０ビット時間の間をビットレート
の４倍の速さでサンプリングしたのと同等の情報が５０
ＭＨｚの間隔で得られる。
Fully Duplexed Data Communication, ″ K. Lee, et
al., IEEE Journal of Solid-State Circuits, Vol. 3
0, No.4, April 1995に開示されるような、調歩同期の
高速化を図ったものである。この技術では、５００Ｍｂ
ｐｓという高速通信を実現すべく並列性を高めるため
に、ビットレートの１０分の１のスピードの多相クロッ
クを使用している。具体的には、位相が等間隔にずれた
４０個の１０分の１クロックを使用する。これらのクロ
ックでサンプルしたデータを単一のクロックで再サンプ
ルすることにより、１０ビット時間の間をビットレート
の４倍の速さでサンプリングしたのと同等の情報が５０
ＭＨｚの間隔で得られる。
【００１４】このデータをエッジ検出回路に入力するこ
とで、０から１への変化点を検出する。実際には、この
方法では、送りたいデータの前に１１１１１０００００
という形のプレアンブルを少なくとも３回送信すること
を前提としており、この期間中、１度のサンプリングで
１箇所だけ、すなわちスタートビットの先頭でのみ０か
ら１へ変化する。これにより、スタートビットの位置の
特定が可能である。プレアンブルが終わってデータが送
受信されるようになっても、スタートビットのエッジは
ほぼ同じ個所で現れるので、データ内のエッジは無視し
て、スタートビットのエッジを追跡する回路が組み込ま
れている。
とで、０から１への変化点を検出する。実際には、この
方法では、送りたいデータの前に１１１１１０００００
という形のプレアンブルを少なくとも３回送信すること
を前提としており、この期間中、１度のサンプリングで
１箇所だけ、すなわちスタートビットの先頭でのみ０か
ら１へ変化する。これにより、スタートビットの位置の
特定が可能である。プレアンブルが終わってデータが送
受信されるようになっても、スタートビットのエッジは
ほぼ同じ個所で現れるので、データ内のエッジは無視し
て、スタートビットのエッジを追跡する回路が組み込ま
れている。
【００１５】上記のように、データ受信中、スタートビ
ットのエッジの位置が特定できるので、そこから４サン
プルずつが各ビットに対応するとみなす。各ビットの値
は、対応する４サンプルの多数決で決定する。
ットのエッジの位置が特定できるので、そこから４サン
プルずつが各ビットに対応するとみなす。各ビットの値
は、対応する４サンプルの多数決で決定する。
【００１６】第６の技術は、特開平９−３６８４９号公
報に買い叙位されるような技術オーバーサンプリングを
用いたものである。この技術では、受信信号をビットレ
ートより速いレートでサンプルした結果をビットレート
と同じレートで並列化したデータを処理する。具体的に
は、並列データから変化点を抽出し、並列データ内の変
化点の数と位置から受信データとみなすサンプルデータ
を選択する。
報に買い叙位されるような技術オーバーサンプリングを
用いたものである。この技術では、受信信号をビットレ
ートより速いレートでサンプルした結果をビットレート
と同じレートで並列化したデータを処理する。具体的に
は、並列データから変化点を抽出し、並列データ内の変
化点の数と位置から受信データとみなすサンプルデータ
を選択する。
【００１７】
【発明が解決しようとする課題】しかしながら、上記第
１〜６の技術では、以下のような問題点があった。
１〜６の技術では、以下のような問題点があった。
【００１８】第１の技術では、同期に時間がかかるの
で、データの前に長いプレアンブルが必要となる。ま
た、アナログ回路を含むので、低コストでの量産が難し
い。
で、データの前に長いプレアンブルが必要となる。ま
た、アナログ回路を含むので、低コストでの量産が難し
い。
【００１９】第２の技術では、１００Ｍｂｐｓから数Ｇ
ｂｐｓの高速通信の場合、必要なクロックが数百ＭＨｚ
以上となり、安価なＣＭＯＳ ＬＳＩでの実装に向かな
い。
ｂｐｓの高速通信の場合、必要なクロックが数百ＭＨｚ
以上となり、安価なＣＭＯＳ ＬＳＩでの実装に向かな
い。
【００２０】第３の技術では、クロックがデータのエッ
ジで瞬時に同期するため、受信信号のゆらぎがそのまま
クロックのゆらぎとなる。ゆらぎが大きい場合、クロッ
クリカバリ方式で必要となる非同期ＦＩＦＯが高速で動
作する必要がある。
ジで瞬時に同期するため、受信信号のゆらぎがそのまま
クロックのゆらぎとなる。ゆらぎが大きい場合、クロッ
クリカバリ方式で必要となる非同期ＦＩＦＯが高速で動
作する必要がある。
【００２１】第４の技術では、受信信号のエッジ情報か
らクロックを選択し、その選択されたクロックで受信信
号をサンプルするので、クロックを選択する回路の遅延
を考慮し精度よく調整する必要がある。この遅延調整
は、アナログ回路と同様の生産の難しさを伴う。
らクロックを選択し、その選択されたクロックで受信信
号をサンプルするので、クロックを選択する回路の遅延
を考慮し精度よく調整する必要がある。この遅延調整
は、アナログ回路と同様の生産の難しさを伴う。
【００２２】第５の技術では、ＳＴＯＰ／ＳＴＡＲＴビ
ットの遷移のみを追跡し、データビット部分では遷移を
考慮しない。すなわち、データビット部分での遷移をタ
イミング情報として利用しないので受信信号のゆらぎに
対して補正が効かない場合がある。また、多数決による
判定を行うので、０と１のパルス幅がどちらかに偏る傾
向がある場合に対応できない。
ットの遷移のみを追跡し、データビット部分では遷移を
考慮しない。すなわち、データビット部分での遷移をタ
イミング情報として利用しないので受信信号のゆらぎに
対して補正が効かない場合がある。また、多数決による
判定を行うので、０と１のパルス幅がどちらかに偏る傾
向がある場合に対応できない。
【００２３】また、第５の技術では、多相クロックとは
同期関係にない受信信号をサンプルする。サンプルには
通常Ｄフリップフロップが使用される。Ｄフリップフロ
ップを正常に動作させるには、クロックの前後で、ある
期間、入力データを一定値に保つ必要がある。この決め
られた期間中に入力データが一定値でなかった場合、Ｄ
フリップフロップの出力が０でも１でもない不安定な値
を出力する可能性がある。この現象はメタスタビリティ
と呼ばれる。メタスタビリティは回路の誤動作を生むの
で、起こる確率を減らすことが望ましい。第５の技術で
は、センスアンプを４段カスケード状に接続してこの問
題に対応している。
同期関係にない受信信号をサンプルする。サンプルには
通常Ｄフリップフロップが使用される。Ｄフリップフロ
ップを正常に動作させるには、クロックの前後で、ある
期間、入力データを一定値に保つ必要がある。この決め
られた期間中に入力データが一定値でなかった場合、Ｄ
フリップフロップの出力が０でも１でもない不安定な値
を出力する可能性がある。この現象はメタスタビリティ
と呼ばれる。メタスタビリティは回路の誤動作を生むの
で、起こる確率を減らすことが望ましい。第５の技術で
は、センスアンプを４段カスケード状に接続してこの問
題に対応している。
【００２４】第６の技術では、受信データの出力が受信
機のクロックレートに対して固定であり、従ってビット
レートのゆらぎや誤差に対して弱く、同期を長時間維持
するのが難しい。
機のクロックレートに対して固定であり、従ってビット
レートのゆらぎや誤差に対して弱く、同期を長時間維持
するのが難しい。
【００２５】上記のように従来の方法は、それぞれ欠点
を持つので、以下の項目をできるだけ多く満たすビット
同期を実現することが課題となる。
を持つので、以下の項目をできるだけ多く満たすビット
同期を実現することが課題となる。
【００２６】高速に同期すること。同期が維持でき
ること。アナログ部分が無い又は少ないこと。高速
の非同期ＦＩＦＯを必要としないこと。高速のクロッ
クを必要としないこと。受信信号のゆらぎに対して強
靭であること。特定の波形の偏りに対して対応できる
こと。
ること。アナログ部分が無い又は少ないこと。高速
の非同期ＦＩＦＯを必要としないこと。高速のクロッ
クを必要としないこと。受信信号のゆらぎに対して強
靭であること。特定の波形の偏りに対して対応できる
こと。
【００２７】本発明は、上記のような課題を解決するた
めになされたものであって、高性能のビット同期回路を
提供することを目的とする。
めになされたものであって、高性能のビット同期回路を
提供することを目的とする。
【００２８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１発明であるビット同期回路は、ビット
データをビットレート以上の速度のサンプリングレート
でオーバーサンプリングし、サンプルした結果をサンプ
リングレートに比べて遅いレートで並列出力するデータ
サンプル回路と、そのデータサンプル回路により並列出
力されたデータを基にビットデータの立上り又は立下り
の点を検出する変化点検出回路と、変化点検出回路から
のデータを保持し、保持しているデータと変化点検出回
路からのデータが違っている場合に段階的に変更する方
法を持つ変化点保持回路と、その変化点保持回路の出力
により前記データサンプル回路のどのデータを選択する
かを決定する選択値設定回路と、その選択値設定回路か
らの出力により前記データサンプル回路からのデータを
選択するデータセレクト回路とを備え、シリアル通信の
受信回路に用いられるビット同期回路であって、前記変
化点検出回路からのデータを保持し、検出された変化点
と保持している変化点が違った場合に、段階的にその保
持しているデータを変化させる機能を有し、その出力を
前記選択値設定回路に入力する変化点保持回路と、前記
データセレクト回路の出力を入力とする同期式ＦＩＦＯ
とを備えた構成としている。
に、本発明の第１発明であるビット同期回路は、ビット
データをビットレート以上の速度のサンプリングレート
でオーバーサンプリングし、サンプルした結果をサンプ
リングレートに比べて遅いレートで並列出力するデータ
サンプル回路と、そのデータサンプル回路により並列出
力されたデータを基にビットデータの立上り又は立下り
の点を検出する変化点検出回路と、変化点検出回路から
のデータを保持し、保持しているデータと変化点検出回
路からのデータが違っている場合に段階的に変更する方
法を持つ変化点保持回路と、その変化点保持回路の出力
により前記データサンプル回路のどのデータを選択する
かを決定する選択値設定回路と、その選択値設定回路か
らの出力により前記データサンプル回路からのデータを
選択するデータセレクト回路とを備え、シリアル通信の
受信回路に用いられるビット同期回路であって、前記変
化点検出回路からのデータを保持し、検出された変化点
と保持している変化点が違った場合に、段階的にその保
持しているデータを変化させる機能を有し、その出力を
前記選択値設定回路に入力する変化点保持回路と、前記
データセレクト回路の出力を入力とする同期式ＦＩＦＯ
とを備えた構成としている。
【００２９】本発明の第１発明であるビット同期回路に
よれば、上記のような変化点検出回路、変化点保持回
路、選択値設定回路、データセレクト回路を備えた構成
としているので、入力されるビットデータに急激なジッ
タ成分が入った場合やノイズが入った場合にも緩やかに
変化点を変化させるため、同期を維持することができ
る。
よれば、上記のような変化点検出回路、変化点保持回
路、選択値設定回路、データセレクト回路を備えた構成
としているので、入力されるビットデータに急激なジッ
タ成分が入った場合やノイズが入った場合にも緩やかに
変化点を変化させるため、同期を維持することができ
る。
【００３０】また、本発明の第２発明であるビット同期
回路は、第１発明であるビット同期回路において、保持
している変化点の情報と、前記変化点検出回路により検
出された変化点の情報との偏移を計算する偏移計算回路
を備える構成としている。
回路は、第１発明であるビット同期回路において、保持
している変化点の情報と、前記変化点検出回路により検
出された変化点の情報との偏移を計算する偏移計算回路
を備える構成としている。
【００３１】さらに，本発明の第３発明であるビット同
期回路は、第２発明であるビット同期回路において、前
記変化点保持回路は、前記偏移計算回路の計算結果に基
づいて、保持している変化点から、前記変化点検出回路
により検出された変化点の情報に近いほうに段階的に保
持している情報を変化させる構成としている。
期回路は、第２発明であるビット同期回路において、前
記変化点保持回路は、前記偏移計算回路の計算結果に基
づいて、保持している変化点から、前記変化点検出回路
により検出された変化点の情報に近いほうに段階的に保
持している情報を変化させる構成としている。
【００３２】本発明の第２又は第３発明であるビット同
期回路によれば、上記のような偏移計算回路を設けてい
るので、早く本来のビットデータの変化点を保持するこ
とができる。
期回路によれば、上記のような偏移計算回路を設けてい
るので、早く本来のビットデータの変化点を保持するこ
とができる。
【００３３】さらに、本発明の第４発明であるビット同
期回路は、第２又は第３発明であるビット同期回路にお
いて、前記偏移計算回路からの出力に基づいてカウント
するカウンタと、そのカウンタの値と上限値及び下限値
とを比較する比較回路とを備えた構成としている。
期回路は、第２又は第３発明であるビット同期回路にお
いて、前記偏移計算回路からの出力に基づいてカウント
するカウンタと、そのカウンタの値と上限値及び下限値
とを比較する比較回路とを備えた構成としている。
【００３４】さらにまた、本発明の第５発明であるビッ
ト同期回路は、第４発明であるビット同期回路におい
て、前記変化点保持回路は、前記比較回路でのカウンタ
値が上限値以上又は下限値以下となる比較結果に基づい
て保持している情報の変化を行う構成としている。
ト同期回路は、第４発明であるビット同期回路におい
て、前記変化点保持回路は、前記比較回路でのカウンタ
値が上限値以上又は下限値以下となる比較結果に基づい
て保持している情報の変化を行う構成としている。
【００３５】本発明の第４又は第５発明であるビット同
期回路によれば、変化点の変動に対するフィルターを入
れるのと同じ効果が得られ、ビットデータをオーバーサ
ンプリングするデータサンプル回路でメタスタビリティ
が発生したり、ビットデータに揺らぎが発生した場合に
もこれらを平均化することができ、これらに起因する誤
動作を極力減らすことができる。
期回路によれば、変化点の変動に対するフィルターを入
れるのと同じ効果が得られ、ビットデータをオーバーサ
ンプリングするデータサンプル回路でメタスタビリティ
が発生したり、ビットデータに揺らぎが発生した場合に
もこれらを平均化することができ、これらに起因する誤
動作を極力減らすことができる。
【００３６】加えて、本発明の第６発明であるビット同
期回路は、第５発明であるビット同期回路において、比
較回路の上限値及び下限値を変更可能とした構成として
いる。
期回路は、第５発明であるビット同期回路において、比
較回路の上限値及び下限値を変更可能とした構成として
いる。
【００３７】本発明の第６発明であるビット同期回路に
よれば、フィルター効果を変更することができ、同期を
早く取れる回路と、安定した同期を取れる回路との両面
を実現できる。
よれば、フィルター効果を変更することができ、同期を
早く取れる回路と、安定した同期を取れる回路との両面
を実現できる。
【００３８】加えて、本発明の第７発明であるビット同
期回路は、第１から第６発明のいずれか１つの発明であ
るビット同期回路において、一定時間以上の無信号状態
の後に信号が入力された場合には前記変化点検出回路の
変化点情報をそのまま変化点保持回路が保持する構成と
している。
期回路は、第１から第６発明のいずれか１つの発明であ
るビット同期回路において、一定時間以上の無信号状態
の後に信号が入力された場合には前記変化点検出回路の
変化点情報をそのまま変化点保持回路が保持する構成と
している。
【００３９】本発明の第７発明であるビット同期回路に
よれば、信号が入り始めた場合に、瞬時に同期を取るこ
とができる。
よれば、信号が入り始めた場合に、瞬時に同期を取るこ
とができる。
【００４０】加えて、本発明の第８発明であるビット同
期回路は、ビットデータをビットレート以上の速度のサ
ンプリングレートでオーバーサンプリングし、サンプル
した結果をサンプリングレートに比べて遅いレートで並
列出力するデータサンプル回路と、そのデータサンプル
回路により並列出力されたデータを基にビットデータの
立上り又は立下りの点を検出する変化点検出回路と、そ
の変化点検出回路の出力により前記データサンプル回路
のどのデータを選択するかを決定する選択値設定回路
と、データサンプル回路からのデータを同期化する同期
化回路と、選択値設定回路からの出力により同期化回路
からのデータを選択するデータセレクト回路とを備え、
シリアル通信の受信回路に用いられるビット同期回路で
あって、前記データセレクト回路の出力を入力とする同
期式ＦＩＦＯと、前記データサンプル回路からの並列出
力を、多段のＤフリップフロップを使用して、タイミン
グを徐々にずらすことで、データを同期化する同期化回
路とを備え、前記同期化回路の出力を前記データセレク
ト回路に入力する構成としている。
期回路は、ビットデータをビットレート以上の速度のサ
ンプリングレートでオーバーサンプリングし、サンプル
した結果をサンプリングレートに比べて遅いレートで並
列出力するデータサンプル回路と、そのデータサンプル
回路により並列出力されたデータを基にビットデータの
立上り又は立下りの点を検出する変化点検出回路と、そ
の変化点検出回路の出力により前記データサンプル回路
のどのデータを選択するかを決定する選択値設定回路
と、データサンプル回路からのデータを同期化する同期
化回路と、選択値設定回路からの出力により同期化回路
からのデータを選択するデータセレクト回路とを備え、
シリアル通信の受信回路に用いられるビット同期回路で
あって、前記データセレクト回路の出力を入力とする同
期式ＦＩＦＯと、前記データサンプル回路からの並列出
力を、多段のＤフリップフロップを使用して、タイミン
グを徐々にずらすことで、データを同期化する同期化回
路とを備え、前記同期化回路の出力を前記データセレク
ト回路に入力する構成としている。
【００４１】さらに加えて、本発明の第９発明であるビ
ット同期回路は、第１から第７発明のいずれか１つの発
明であるビット同期回路において、オーバーサンプリン
グされたデータサンプル回路からの出力を同期化し、デ
ータセレクト回路に出力する同期化回路を持つ構成とし
ている。
ット同期回路は、第１から第７発明のいずれか１つの発
明であるビット同期回路において、オーバーサンプリン
グされたデータサンプル回路からの出力を同期化し、デ
ータセレクト回路に出力する同期化回路を持つ構成とし
ている。
【００４２】本発明の第８又は第９発明であるビット同
期回路によれば、データサンプル回路のデータを同期化
することにより、データセレクト回路でのメタスタビリ
ティの発生を抑えられる。
期回路によれば、データサンプル回路のデータを同期化
することにより、データセレクト回路でのメタスタビリ
ティの発生を抑えられる。
【００４３】加えて、本発明の第１０発明であるビット
同期回路は、第８又は第９発明であるビット同期回路に
おいて、オーバーサンプリングされたデータサンプル回
路からの出力を同期化する際に生じる時間分、変化点検
出回路又は変化点保持回路からの出力値を遅らせる変化
点遅延回路を持つ構成としている。
同期回路は、第８又は第９発明であるビット同期回路に
おいて、オーバーサンプリングされたデータサンプル回
路からの出力を同期化する際に生じる時間分、変化点検
出回路又は変化点保持回路からの出力値を遅らせる変化
点遅延回路を持つ構成としている。
【００４４】さらに加えて、本発明の第１１発明である
ビット同期回路は、第８又は第９発明であるビット同期
回路において、オーバーサンプリングされたデータサン
プル回路からの出力を同期化する際に生じる時間分、選
択値設定回路からの出力値を遅らせる選択値遅延回路を
持つ構成としている。
ビット同期回路は、第８又は第９発明であるビット同期
回路において、オーバーサンプリングされたデータサン
プル回路からの出力を同期化する際に生じる時間分、選
択値設定回路からの出力値を遅らせる選択値遅延回路を
持つ構成としている。
【００４５】本発明の第１０又は第１１発明であるビッ
ト同期回路によれば、データセレクト回路に入力される
選択するデータは、オーバーサンプリングされた時の値
となるため、オーバーサンプリングされたデータを同期
化するための時間とのずれを解消できる。
ト同期回路によれば、データセレクト回路に入力される
選択するデータは、オーバーサンプリングされた時の値
となるため、オーバーサンプリングされたデータを同期
化するための時間とのずれを解消できる。
【００４６】
【００４７】加えて、本発明の第１２発明であるビット
同期回路は、第１から第１１発明のいずれか１つの発明
であるであるビット同期回路において、ビットデータの
クロックと、受信側のクロックがずれた場合にデータの
過不足を補い前記同期式ＦＩＦＯへ書き込む手段を有す
る同期式ＦＩＦＯ書き込み回路を備えた構成としてい
る。
同期回路は、第１から第１１発明のいずれか１つの発明
であるであるビット同期回路において、ビットデータの
クロックと、受信側のクロックがずれた場合にデータの
過不足を補い前記同期式ＦＩＦＯへ書き込む手段を有す
る同期式ＦＩＦＯ書き込み回路を備えた構成としてい
る。
【００４８】本発明の第１２発明であるビット同期回路
によれば、同期式ＦＩＦＯを備え、ビットデータのクロ
ックと、受信側のクロックが違う場合においても、受信
側のクロックで受信データを出力することができ、非同
期ＦＩＦＯを必要としない構成となる。
によれば、同期式ＦＩＦＯを備え、ビットデータのクロ
ックと、受信側のクロックが違う場合においても、受信
側のクロックで受信データを出力することができ、非同
期ＦＩＦＯを必要としない構成となる。
【００４９】さらに、本発明の第１３発明であるビット
同期回路は、第１から第１２発明のいずれか１つの発明
であるビット同期回路において、オーバーサンプルする
回路に関して低速クロックで動作させたい場合には、従
来技術の第５の方法のように多相クロックを利用するも
のである。具体的にはオーバーサンプルする回路に、ビ
ットレートと同じもしくは遅いスピードの、位相がほぼ
等間隔にずれた、複数のクロックによりビットデータを
オーバーサンプルする構成としている。
同期回路は、第１から第１２発明のいずれか１つの発明
であるビット同期回路において、オーバーサンプルする
回路に関して低速クロックで動作させたい場合には、従
来技術の第５の方法のように多相クロックを利用するも
のである。具体的にはオーバーサンプルする回路に、ビ
ットレートと同じもしくは遅いスピードの、位相がほぼ
等間隔にずれた、複数のクロックによりビットデータを
オーバーサンプルする構成としている。
【００５０】本発明の第１３発明であるビット同期回路
によれば、低速クロックでのオーバーサンプルが可能と
なる。
によれば、低速クロックでのオーバーサンプルが可能と
なる。
【００５１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００５２】（第１の実施の形態）本発明の第１の実施
の形態のビット同期回路の概略構成を、図１のブロック
図に示す。
の形態のビット同期回路の概略構成を、図１のブロック
図に示す。
【００５３】図１に示すように、本実施の形態のビット
同期回路は、ビットレート以上の速度のサンプリングレ
ートのクロックもしくはビットレートと同じもしくは遅
いスピードの位相がほぼ等間隔にずれた複数のクロック
によるオーバーサンプリングを行うデータサンプル回路
１００と、そのデータサンプル回路１００からの出力デ
ータを基に何らかの方法でビットデータの変化している
変化点を検出する変化点検出回路１０２と、その変化点
検出回路１０２からの出力と保持しているデータが違っ
た場合に段階的に保持している値を変化させる変化点保
持回路１０４と、その変化点保持回路１０４の出力に基
づいて、データサンプル回路１００のどの値を選択する
かを決定する選択値設定回路１０５と、その選択値設定
回路１０５の出力に基づいてデータサンプル回路１００
からデータを選択するデータセレクト回路１０１とを備
えた構成である。
同期回路は、ビットレート以上の速度のサンプリングレ
ートのクロックもしくはビットレートと同じもしくは遅
いスピードの位相がほぼ等間隔にずれた複数のクロック
によるオーバーサンプリングを行うデータサンプル回路
１００と、そのデータサンプル回路１００からの出力デ
ータを基に何らかの方法でビットデータの変化している
変化点を検出する変化点検出回路１０２と、その変化点
検出回路１０２からの出力と保持しているデータが違っ
た場合に段階的に保持している値を変化させる変化点保
持回路１０４と、その変化点保持回路１０４の出力に基
づいて、データサンプル回路１００のどの値を選択する
かを決定する選択値設定回路１０５と、その選択値設定
回路１０５の出力に基づいてデータサンプル回路１００
からデータを選択するデータセレクト回路１０１とを備
えた構成である。
【００５４】さらに、本実施の形態のビット同期回路で
は、変化点検出回路１０２の出力と変化点保持回路１０
４の出力とから変化点保持回路１０４の値と変化点検出
回路１０２の値との差を計算する偏移計算回路１０３
と、偏移計算回路１０３からの出力に基づいてカウント
するカウンタ１０６と、そのカウンタ１０６の値を予め
設定された上限値及び下限値と比較する比較回路１０７
とを備えた構成としている。
は、変化点検出回路１０２の出力と変化点保持回路１０
４の出力とから変化点保持回路１０４の値と変化点検出
回路１０２の値との差を計算する偏移計算回路１０３
と、偏移計算回路１０３からの出力に基づいてカウント
するカウンタ１０６と、そのカウンタ１０６の値を予め
設定された上限値及び下限値と比較する比較回路１０７
とを備えた構成としている。
【００５５】すなわち、本実施の形態のビット同期回路
は、ビットデータをオーバーサンプリングするデータサ
ンプル回路１００と、ビットデータの変化点を検出する
変化点検出回路１０１と、変化点を保持する変化点保持
回路１０４と、変化点保持回路１０４からの出力をもと
にデータサンプル回路１００のどの値を選択するかの選
択値を決める選択値設定回路１０５と、選択値設定回路
１０５の出力からデータサンプル回路１００からデータ
をセレクトするデータセレクト回路１０１と、変化点検
出回路１０２と変化点保持回路１０４の値の差を計算す
る偏移計算回路１０３と、変化点検出回路の出力により
アップ又はダウンするカウンタ１０６と、カウンタ１０
６の出力と上限値および下限値とを比較し、比較結果を
出力する比較回路１０７で構成される。
は、ビットデータをオーバーサンプリングするデータサ
ンプル回路１００と、ビットデータの変化点を検出する
変化点検出回路１０１と、変化点を保持する変化点保持
回路１０４と、変化点保持回路１０４からの出力をもと
にデータサンプル回路１００のどの値を選択するかの選
択値を決める選択値設定回路１０５と、選択値設定回路
１０５の出力からデータサンプル回路１００からデータ
をセレクトするデータセレクト回路１０１と、変化点検
出回路１０２と変化点保持回路１０４の値の差を計算す
る偏移計算回路１０３と、変化点検出回路の出力により
アップ又はダウンするカウンタ１０６と、カウンタ１０
６の出力と上限値および下限値とを比較し、比較結果を
出力する比較回路１０７で構成される。
【００５６】そして、変化点保持回路１０４は、検出さ
れた変化点と、保持している変化点が違った場合に段階
的にその保持しているデータを変化させる。この回路に
より、ビットデータが多くのジッタ成分を持つものであ
ったり、入力された信号にノイズが入った場合に、誤っ
たデータを選択することを極力減らすことができる。
れた変化点と、保持している変化点が違った場合に段階
的にその保持しているデータを変化させる。この回路に
より、ビットデータが多くのジッタ成分を持つものであ
ったり、入力された信号にノイズが入った場合に、誤っ
たデータを選択することを極力減らすことができる。
【００５７】データサンプル回路１００、変化点検出回
路１０２、変化点保持回路１０４、選択値設定回路１０
５、データセレクト回路１０１でもビット同期回路とし
て動作するが、この回路に現在保持している変化点のデ
ータと、検出された変化点のデータとを比較して、どの
方向にずれているかを検出する偏移計算回路１０３を持
たせることにより、変化点検出回路の値に早く合わせる
ことができる。
路１０２、変化点保持回路１０４、選択値設定回路１０
５、データセレクト回路１０１でもビット同期回路とし
て動作するが、この回路に現在保持している変化点のデ
ータと、検出された変化点のデータとを比較して、どの
方向にずれているかを検出する偏移計算回路１０３を持
たせることにより、変化点検出回路の値に早く合わせる
ことができる。
【００５８】また、偏移計算回路１０３のデータに基づ
いて、変化点検出回路１０２のデータが変化点保持回路
１０４のデータの前の方にあった場合には数値がアッ
プ、変化点検出回路１０２のデータが変化点検出回路１
０４のデータの後ろの方にあった場合には数値がダウン
するカウンタ１０６を用意する。これらのカウンタ１０
６と設定された上限値及び下限値と比較する比較回路１
０７を用意し、カウンタ１０６が上限値よりも大きくな
った場合には変化点保持回路１０４の数値を前のデータ
を選択するように変更し、カウンタ１０６が下限値より
も小さくなった場合には変化点保持回路１０４の数値を
後ろのデータを選択するように変更して、カウンタ１０
６の値を初期値にもどすようにする。
いて、変化点検出回路１０２のデータが変化点保持回路
１０４のデータの前の方にあった場合には数値がアッ
プ、変化点検出回路１０２のデータが変化点検出回路１
０４のデータの後ろの方にあった場合には数値がダウン
するカウンタ１０６を用意する。これらのカウンタ１０
６と設定された上限値及び下限値と比較する比較回路１
０７を用意し、カウンタ１０６が上限値よりも大きくな
った場合には変化点保持回路１０４の数値を前のデータ
を選択するように変更し、カウンタ１０６が下限値より
も小さくなった場合には変化点保持回路１０４の数値を
後ろのデータを選択するように変更して、カウンタ１０
６の値を初期値にもどすようにする。
【００５９】このようにすることで、入力されたビット
データにジッタ成分などが多く、不安定なときや、デー
タサンプル回路１００などがメタスタビリティを起こし
た際に、これらの数値を平均化することで、誤ったデー
タを選択する確立をさらに小さくできる。
データにジッタ成分などが多く、不安定なときや、デー
タサンプル回路１００などがメタスタビリティを起こし
た際に、これらの数値を平均化することで、誤ったデー
タを選択する確立をさらに小さくできる。
【００６０】また、この比較回路１０７に入力する上限
値を小さく、下限値を大きくとることにより、速く同期
をかけられるビット同期回路になり、上限値を大きく、
下限値を小さく取ることにより、同期が外れにくいビッ
ト同期回路になる。
値を小さく、下限値を大きくとることにより、速く同期
をかけられるビット同期回路になり、上限値を大きく、
下限値を小さく取ることにより、同期が外れにくいビッ
ト同期回路になる。
【００６１】このように、上限値及び下限値を変更可能
とすれば、上限値及び下限値を変えるだけで別のビット
同期回路のように動作するのであるから、例えばプリア
ンブルでは上限値を小さく、下限値を大きくし、スター
トフラグを検出した後に上限値を大きく、下限値を小さ
くすることにより、速く同期をかけられ、同期を持続で
きるビット同期回路となる。
とすれば、上限値及び下限値を変えるだけで別のビット
同期回路のように動作するのであるから、例えばプリア
ンブルでは上限値を小さく、下限値を大きくし、スター
トフラグを検出した後に上限値を大きく、下限値を小さ
くすることにより、速く同期をかけられ、同期を持続で
きるビット同期回路となる。
【００６２】また、さらに速く同期をかけるためには、
一定時間以上の無信号状態から有信号状態になった場合
に、変化点保持回路１０４に変化点検出回路１０２から
の出力をそのまま入力し、変化点保持回路１０４の初期
値として、その値を段階的ではなく直接的に持たせるこ
とにより、瞬間的な同期をかけられることになる。
一定時間以上の無信号状態から有信号状態になった場合
に、変化点保持回路１０４に変化点検出回路１０２から
の出力をそのまま入力し、変化点保持回路１０４の初期
値として、その値を段階的ではなく直接的に持たせるこ
とにより、瞬間的な同期をかけられることになる。
【００６３】上記のように、本実施の形態のビット同期
回路によれば、偏移計算回路１０３を設けているので、
速く変化点保持回路１０４の値を変化点検出回路１０２
の値にあわせることができる。
回路によれば、偏移計算回路１０３を設けているので、
速く変化点保持回路１０４の値を変化点検出回路１０２
の値にあわせることができる。
【００６４】さらに、上記のように、カウンタ１０６を
設けているので、選択するデータサンプル部１００から
のデータを変更させるときにフィルターを入れるのと同
じ効果が得られ、データサンプル部１００のデータにメ
タスタビリティが発生したり、ビットデータに揺らぎが
発生した場合にもこれらを平均化することができ、これ
らに起因する誤動作を極力減らすことができる。更に、
比較回路１０７の上限値及び下限値を変更可能とすれ
ば、フィルター効果を変更することができ、同期を速く
取れる回路と、安定した同期を取れる回路との両面を実
現できる。
設けているので、選択するデータサンプル部１００から
のデータを変更させるときにフィルターを入れるのと同
じ効果が得られ、データサンプル部１００のデータにメ
タスタビリティが発生したり、ビットデータに揺らぎが
発生した場合にもこれらを平均化することができ、これ
らに起因する誤動作を極力減らすことができる。更に、
比較回路１０７の上限値及び下限値を変更可能とすれ
ば、フィルター効果を変更することができ、同期を速く
取れる回路と、安定した同期を取れる回路との両面を実
現できる。
【００６５】さらに、一定時間以上の無信号状態の後に
信号が入力されたときには、変化点保持回路１０４に変
化点検出回路１０２の値を直接入力する構成とすれば、
信号が入り始めたとき、瞬時に同期を取ることができ
る。
信号が入力されたときには、変化点保持回路１０４に変
化点検出回路１０２の値を直接入力する構成とすれば、
信号が入り始めたとき、瞬時に同期を取ることができ
る。
【００６６】（第２の実施の形態）第２の実施の形態の
ビット同期回路の概略構成を、図２のブロック図に示
す。
ビット同期回路の概略構成を、図２のブロック図に示
す。
【００６７】図２に示すように、本実施の形態のビット
同期回路は、ビットレート以上の速度のサンプリングレ
ートのクロックもしくはビットレートと同じもしくは遅
いスピードの位相がほぼ等間隔にずれた複数のクロック
によるオーバーサンプリングを行うデータサンプル回路
２００と、そのデータサンプル回路２００からの出力デ
ータを基に何らかの方法でビットデータの変化している
変化点を検出する変化点検出回路又は上記第１の実施の
形態のビット同期回路にあるような変化点保持回路（以
下、「変化点出力回路」と称す。）２０４と、データサ
ンプル回路２００の出力を同一のビットレートと同じも
しくは遅いスピードのクロックで同期するようにする同
期化回路２０１と、変化点出力回路２０４の出力を同期
化回路２０１がデータサンプル回路２００の出力を同期
化する時間遅延させる変化点遅延回路２０８と、変化点
出力回路２０４の出力又は変化点遅延回路２０８の出力
に基づいて、同期化回路２０１のどの値を選択するかを
決定する選択値設定回路２０５と、その選択値設定回路
２０５の出力を同期化回路２０１がデータサンプル回路
２００の出力を同期化する時間遅延させる選択値遅延回
路２０６と、選択値設定回路２０５又は選択値遅延回路
２０６の出力に基づいて同期化回路２０１からデータを
選択するデータセレクト回路２０２と、受信回路と同じ
クロックによりデータを入出力する同期式ＦＩＦＯ２０
７と、データセレクト回路２０２からのデータの過不足
を補い同期式ＦＩＦＯ２０７に書き込む機能を持った同
期式ＦＩＦＯ書き込み回路２０３を備えた構成である。
同期回路は、ビットレート以上の速度のサンプリングレ
ートのクロックもしくはビットレートと同じもしくは遅
いスピードの位相がほぼ等間隔にずれた複数のクロック
によるオーバーサンプリングを行うデータサンプル回路
２００と、そのデータサンプル回路２００からの出力デ
ータを基に何らかの方法でビットデータの変化している
変化点を検出する変化点検出回路又は上記第１の実施の
形態のビット同期回路にあるような変化点保持回路（以
下、「変化点出力回路」と称す。）２０４と、データサ
ンプル回路２００の出力を同一のビットレートと同じも
しくは遅いスピードのクロックで同期するようにする同
期化回路２０１と、変化点出力回路２０４の出力を同期
化回路２０１がデータサンプル回路２００の出力を同期
化する時間遅延させる変化点遅延回路２０８と、変化点
出力回路２０４の出力又は変化点遅延回路２０８の出力
に基づいて、同期化回路２０１のどの値を選択するかを
決定する選択値設定回路２０５と、その選択値設定回路
２０５の出力を同期化回路２０１がデータサンプル回路
２００の出力を同期化する時間遅延させる選択値遅延回
路２０６と、選択値設定回路２０５又は選択値遅延回路
２０６の出力に基づいて同期化回路２０１からデータを
選択するデータセレクト回路２０２と、受信回路と同じ
クロックによりデータを入出力する同期式ＦＩＦＯ２０
７と、データセレクト回路２０２からのデータの過不足
を補い同期式ＦＩＦＯ２０７に書き込む機能を持った同
期式ＦＩＦＯ書き込み回路２０３を備えた構成である。
【００６８】ここでは、ビットレートと同じクロックを
使用したオーバーサンプリングについて５相のクロック
を使用した場合について説明するが、本発明はこれに限
定するものではない。
使用したオーバーサンプリングについて５相のクロック
を使用した場合について説明するが、本発明はこれに限
定するものではない。
【００６９】本実施の形態のビット同期回路であって、
例えば図３のようなクロック０からクロック４の５相の
クロックにより動作を行うビット同期回路において、デ
ータサンプル回路は図４の４００から４０４のＤフリッ
プフロップのように表される。
例えば図３のようなクロック０からクロック４の５相の
クロックにより動作を行うビット同期回路において、デ
ータサンプル回路は図４の４００から４０４のＤフリッ
プフロップのように表される。
【００７０】これらのサンプルされたデータをＤフリッ
プフロップ４１０から４４４で同期化していく。具体的
には例えば、Ｄフリップフロップ４０４はクロック４で
動作し、そのＤフリップフロップ４０４の出力を入力と
するＤフリップフロップ４１４はクロック３で動作させ
るというように、クロックを少しずつ変化させて、最終
段のＤフリップフロップ４４０から４４４では全てクロ
ック０で動作することになる。
プフロップ４１０から４４４で同期化していく。具体的
には例えば、Ｄフリップフロップ４０４はクロック４で
動作し、そのＤフリップフロップ４０４の出力を入力と
するＤフリップフロップ４１４はクロック３で動作させ
るというように、クロックを少しずつ変化させて、最終
段のＤフリップフロップ４４０から４４４では全てクロ
ック０で動作することになる。
【００７１】このように同期化することにより、全ての
サンプルされたデータが同一クロックにより変化するた
め、これらのサンプルデータをデータセレクト回路２０
２に入力してセレクトするなどの操作を行いやすくな
り、またメタスタビリティの発生を抑えることができ
る。
サンプルされたデータが同一クロックにより変化するた
め、これらのサンプルデータをデータセレクト回路２０
２に入力してセレクトするなどの操作を行いやすくな
り、またメタスタビリティの発生を抑えることができ
る。
【００７２】また、変化点出力回路２０４からのデータ
を入力とする変化点遅延回路２０８により遅延された変
化点情報を基に選択値設定回路２０５のデータ、又は変
化点検出回路２０４からの出力により選択値設定回路２
０５により出力された値を入力とする選択値遅延回路２
０６のデータはビットデータがサンプルされたときのも
のであるから、データセレクト回路２０２で時間的に誤
ったデータを選択することが無くなる。
を入力とする変化点遅延回路２０８により遅延された変
化点情報を基に選択値設定回路２０５のデータ、又は変
化点検出回路２０４からの出力により選択値設定回路２
０５により出力された値を入力とする選択値遅延回路２
０６のデータはビットデータがサンプルされたときのも
のであるから、データセレクト回路２０２で時間的に誤
ったデータを選択することが無くなる。
【００７３】このように同期化を行うと、例えばＤフリ
ップフロップ４０４に入力されたデータは、Ｄフリップ
フロップ４４４から出力された場合にクロック１周期分
位進むことになる。このように、同期化回路においては
図５に示すように同じデータが進んでいるデータが存在
することになる。そして、これらのデータをデータセレ
クト２０２で選び同期式ＦＩＦＯに入力すると、データ
に過不足が発生する。
ップフロップ４０４に入力されたデータは、Ｄフリップ
フロップ４４４から出力された場合にクロック１周期分
位進むことになる。このように、同期化回路においては
図５に示すように同じデータが進んでいるデータが存在
することになる。そして、これらのデータをデータセレ
クト２０２で選び同期式ＦＩＦＯに入力すると、データ
に過不足が発生する。
【００７４】そこで、本実施の形態のビット同期回路で
は、同期式ＦＩＦＯに入力するデータを書き込む同期式
ＦＩＦＯ書き込み回路２０３に、例えば、Ｄフリップフ
ロップ４４４の出力を選択する状況からＤフリップフロ
ップ４４０の出力を選択する場合には、データを早めて
出力し、Ｄフリップフロップ４４０の出力を選択してい
る状態からＤフリップフロップ４４４の出力を選択する
場合にはＤフリップフロップ４４４の出力を遅らせて出
力し、抜け落ちた時間のデータとしてＤフリップフロッ
プ４４０のデータを入力する機能を持たせることによ
り、データの過不足が無いデータが同期式ＦＩＦＯに入
力される。また、読み出し要求の無い同期式ＦＩＦＯの
場合には、この同期式ＦＩＦＯ書き込み回路２０３の出
力がそのまま同期された受信データとなる。
は、同期式ＦＩＦＯに入力するデータを書き込む同期式
ＦＩＦＯ書き込み回路２０３に、例えば、Ｄフリップフ
ロップ４４４の出力を選択する状況からＤフリップフロ
ップ４４０の出力を選択する場合には、データを早めて
出力し、Ｄフリップフロップ４４０の出力を選択してい
る状態からＤフリップフロップ４４４の出力を選択する
場合にはＤフリップフロップ４４４の出力を遅らせて出
力し、抜け落ちた時間のデータとしてＤフリップフロッ
プ４４０のデータを入力する機能を持たせることによ
り、データの過不足が無いデータが同期式ＦＩＦＯに入
力される。また、読み出し要求の無い同期式ＦＩＦＯの
場合には、この同期式ＦＩＦＯ書き込み回路２０３の出
力がそのまま同期された受信データとなる。
【００７５】上記のように、本実施の形態のビット同期
回路によれば、ビット同期回路に非同期ＦＩＦＯが必要
無くなり、簡易な回路を実現することができる。
回路によれば、ビット同期回路に非同期ＦＩＦＯが必要
無くなり、簡易な回路を実現することができる。
【００７６】
【発明の効果】以上説明したように、本発明のビット同
期回路によれば、ビットデータをビットレート以上の速
度のサンプリングレートでオーバーサンプリングし、サ
ンプルした結果をサンプリングレートに比べて遅いレー
トで並列出力するデータサンプル回路と、該データサン
プル回路により並列出力されたデータを基にビットデー
タの立上り又は立下りの点を検出する変化点検出回路
と、該変化点検出回路の出力により前記データサンプル
回路のどのデータを選択するかを決定する選択値設定回
路と、該選択値設定回路からの出力により前記データサ
ンプル回路からのデータを選択するデータセレクト回路
とを備え、シリアル通信の受信回路に用いられるビット
同期回路であって、前記変化点検出回路からのデータを
保持し、検出された変化点と保持している変化点が違っ
た場合に、段階的にその保持しているデータを変化させ
る機能を有し、その出力を前記選択値設定回路に入力す
る変化点保持回路を備えた構成としているので、ビット
データが多くのジッタ成分を持つものであったり、入力
された信号にノイズが入った場合に、誤ったデータを選
択することを極力減らすことができる。また、高速のク
ロックを必要とせず、高速で同期し、同期を継続でき、
受信信号の揺らぎにも強靭であり、波形の偏りに対して
も対応できるビット同期回路を実現できる。また、本発
明のビット同期回路によれば、ビットデータをビットレ
ート以上の速度のサンプリングレートでオーバーサンプ
リングし、サンプルした結果をサンプリングレートに比
べて遅いレートで並列出力するデータサンプル回路と、
該データサンプル回路により並列出力されたデータを基
にビットデータの立上り又は立下りの点を検出する変化
点検出回路と、該変化点検出回路の出力により前記デー
タサンプル回路のどのデータを選択するかを決定する選
択値設定回路と、該選択値設定回路からの出力により前
記データサンプル回路からのデータを選択するデータセ
レクト回路とを備え、シリアル通信の受信回路に用いら
れるビット同期回路であって、前記データサンプル回路
からの並列出力を、多段のＤフリップフロップを使用し
て、タイミングを徐々にずらすことで、データを同期化
する同期化回路を備え、その出力を前記データセレクト
回路に入力することを特徴とするものであるので、全て
のサンプルされたデータが同一クロックにより変化する
た め、これらのサンプルデータをデータセレクト回路に
入力してセレクトするなどの操作を行いやすくなり、メ
タスタビリティの発生を抑えることができる。
期回路によれば、ビットデータをビットレート以上の速
度のサンプリングレートでオーバーサンプリングし、サ
ンプルした結果をサンプリングレートに比べて遅いレー
トで並列出力するデータサンプル回路と、該データサン
プル回路により並列出力されたデータを基にビットデー
タの立上り又は立下りの点を検出する変化点検出回路
と、該変化点検出回路の出力により前記データサンプル
回路のどのデータを選択するかを決定する選択値設定回
路と、該選択値設定回路からの出力により前記データサ
ンプル回路からのデータを選択するデータセレクト回路
とを備え、シリアル通信の受信回路に用いられるビット
同期回路であって、前記変化点検出回路からのデータを
保持し、検出された変化点と保持している変化点が違っ
た場合に、段階的にその保持しているデータを変化させ
る機能を有し、その出力を前記選択値設定回路に入力す
る変化点保持回路を備えた構成としているので、ビット
データが多くのジッタ成分を持つものであったり、入力
された信号にノイズが入った場合に、誤ったデータを選
択することを極力減らすことができる。また、高速のク
ロックを必要とせず、高速で同期し、同期を継続でき、
受信信号の揺らぎにも強靭であり、波形の偏りに対して
も対応できるビット同期回路を実現できる。また、本発
明のビット同期回路によれば、ビットデータをビットレ
ート以上の速度のサンプリングレートでオーバーサンプ
リングし、サンプルした結果をサンプリングレートに比
べて遅いレートで並列出力するデータサンプル回路と、
該データサンプル回路により並列出力されたデータを基
にビットデータの立上り又は立下りの点を検出する変化
点検出回路と、該変化点検出回路の出力により前記デー
タサンプル回路のどのデータを選択するかを決定する選
択値設定回路と、該選択値設定回路からの出力により前
記データサンプル回路からのデータを選択するデータセ
レクト回路とを備え、シリアル通信の受信回路に用いら
れるビット同期回路であって、前記データサンプル回路
からの並列出力を、多段のＤフリップフロップを使用し
て、タイミングを徐々にずらすことで、データを同期化
する同期化回路を備え、その出力を前記データセレクト
回路に入力することを特徴とするものであるので、全て
のサンプルされたデータが同一クロックにより変化する
た め、これらのサンプルデータをデータセレクト回路に
入力してセレクトするなどの操作を行いやすくなり、メ
タスタビリティの発生を抑えることができる。
【００７７】また、本発明のビット同期回路によれば、
データサンプル回路、同期化回路、データセレクト回
路、変化点出力回路、同期式ＦＩＦＯ書き込み回路、同
期式ＦＩＦＯを備えた構成としているので、非同期ＦＩ
ＦＯを必要としないビット同期回路も実現可能となる。
データサンプル回路、同期化回路、データセレクト回
路、変化点出力回路、同期式ＦＩＦＯ書き込み回路、同
期式ＦＩＦＯを備えた構成としているので、非同期ＦＩ
ＦＯを必要としないビット同期回路も実現可能となる。
【図１】本発明の第１の実施の形態のビット同期回路の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図２】本発明の第２の実施の形態のビット同期回路の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図３】図２に示すビット同期回路に入力する多相クロ
ックのクロック波形を示す図である。
ックのクロック波形を示す図である。
【図４】図２に示すビット同期回路における同期化回路
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図５】図２に示すビット同期回路における同期化回路
から出力される確信号の波形を示す図である。
から出力される確信号の波形を示す図である。
【図６】光受信機の増幅器が安定するまでに信号のパル
ス幅に偏りが発生したときの送信及び受信の信号波形を
示す図である。
ス幅に偏りが発生したときの送信及び受信の信号波形を
示す図である。
１００，２００ データサンプル回路
１０１，２０２ データセレクト回路
１０２ 変化点検出回路
１０３ 偏移計算回路
１０４ 変化点保持回路
１０５，２０５ 選択値設定回路
１０６ カウンタ
１０７ 比較回路
２０１ 同期化回路
２０３ 同期式ＦＩＦＯ書き込み回路
２０４ 変化点出力回路
２０５ 選択値設定回路
２０６ 選択値遅延回路
２０７ 同期式ＦＩＦＯ
２０８ 変化点遅延回路
Claims (13)
- 【請求項１】 ビットデータをビットレート以上の速度
のサンプリングレートでオーバーサンプリングし、サン
プルした結果をサンプリングレートに比べて遅いレート
で並列出力するデータサンプル回路と、該データサンプ
ル回路により並列出力されたデータを基にビットデータ
の立上り又は立下りの点を検出する変化点検出回路と、
該変化点検出回路の出力により前記データサンプル回路
のどのデータを選択するかを決定する選択値設定回路
と、該選択値設定回路からの出力により前記データサン
プル回路からのデータを選択するデータセレクト回路と
を備え、シリアル通信の受信回路に用いられるビット同
期回路であって、 前記変化点検出回路からのデータを保持し、検出された
変化点と保持している変化点が違った場合に、段階的に
その保持しているデータを変化させる機能を有し、その
出力を前記選択値設定回路に入力する変化点保持回路
と、 前記データセレクト回路の出力を入力とする同期式ＦＩ
ＦＯとを備えたことを特徴としたビット同期回路。 - 【請求項２】 前記変化点保持回路と、前記変化点検出
回路の出力値から当該出力値が入力されたビットデータ
の変化点から比べて進んでいるのか遅れているのかを計
算する偏移計算回路を備えたことを特徴とする請求項１
記載のビット同期回路。 - 【請求項３】 前記偏移計算回路からの出力により、前
記変化点保持回路のデータを変更することを特徴とする
請求項２記載のビット同期回路。 - 【請求項４】 前記偏移計算回路からの出力に基づいて
カウントするカウンタと、該カウンタの値と上限値及び
下限値とを比較する比較回路を備えたことを特徴とする
請求項２又は３記載のビット同期回路。 - 【請求項５】 前記変化点保持回路は、前記比較回路で
の前記カウンタの値が上限値以上又は下限値以下となる
比較結果に基づいて、前記変化点保持回路の値の変更を
行うことを特徴とする請求項４記載のビット同期回路。 - 【請求項６】 前記比較回路の上限値及び下限値を変更
可能としたことを特徴とする請求項５記載のビット同期
回路。 - 【請求項７】 一定時間以上の無信号状態の後に信号が
入力されたときには、前記変化点検出回路の値をそのま
ま前記変化点保持回路が保持することを特徴とする請求
項１から６のいずれか１つに記載のビット同期回路。 - 【請求項８】 ビットデータをビットレート以上の速度
のサンプリングレートでオーバーサンプリングし、サン
プルした結果をサンプリングレートに比べて遅いレート
で並列出力するデータサンプル回路と、該データサンプ
ル回路により並列出力されたデータを基にビットデータ
の立上り又は立下りの点を検出する変化点検出回路と、
該変化点検出回路の出力により前記データサンプル回路
のどのデータを選択するかを決定する選択値設定回路
と、該選択値設定回路からの出力により前記データサン
プル回路からのデータを選択するデータセレクト回路と
を備え、シリアル通信の受信回路に用いられるビット同
期回路であって、 前記データセレクト回路の出力を入力とする同期式ＦＩ
ＦＯと、 前記データサンプル回路からの並列出力を、多段のＤフ
リップフロップを使用して、タイミングを徐々にずらす
ことで、データを同期化する同期化回路とを備え、 前記同期化回路の出力を前記データセレクト回路に入力
することを特徴とするビット同期回路。 - 【請求項９】 前記データサンプル回路からの並列出力
を、多段のＤフリップフロップを使用して、タイミング
を徐々にずらすことで、データを同期化する同期化回路
を備え、その出力を前記データセレクト回路に入力する
ことを特徴とする請求項１から７のいずれか１つに記載
のビット同期回路。 - 【請求項１０】 前記同期化回路で同期化するためのサ
イクル分の前記変化点検出回路又は前記変化点保持回路
からのデータを遅らせる変化点遅延回路を有することを
特徴とする請求項８又は９記載のビット同期回路。 - 【請求項１１】 前記同期化回路で同期化するためのサ
イクル分の前記選択値設定回路からのデータを遅らせる
選択値遅延回路を備えたことを特徴とする請求項８又は
９記載のビット同期回路。 - 【請求項１２】 前記ビットデータのクロックと受信側
のクロックがビットレート位のずれが発生したときにデ
ータの過不足を補い前記同期式ＦＩＦＯへ書き込む手段
を有する同期式ＦＩＦＯ書き込み回路を備えたことを特
徴とする請求項１から１１のいずれか１つに記載のビッ
ト同期回路。 - 【請求項１３】 前記データサンプル回路に、ビットレ
ートと同じもしくは遅いスピードの位相がほぼ等間隔に
ずれた複数のクロックによってビットデータをオーバー
サンプルすることを特徴とする請求項１から１２のいず
れか１つに記載のビット同期回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17366999A JP3378831B2 (ja) | 1999-06-21 | 1999-06-21 | ビット同期回路 |
| KR10-2000-0034286A KR100371300B1 (ko) | 1999-06-21 | 2000-06-21 | 비트동기회로 |
| US09/598,158 US6850580B1 (en) | 1999-06-21 | 2000-06-21 | Bit synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17366999A JP3378831B2 (ja) | 1999-06-21 | 1999-06-21 | ビット同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007794A JP2001007794A (ja) | 2001-01-12 |
| JP3378831B2 true JP3378831B2 (ja) | 2003-02-17 |
Family
ID=15964913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17366999A Expired - Fee Related JP3378831B2 (ja) | 1999-06-21 | 1999-06-21 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3378831B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109101453B (zh) * | 2018-06-29 | 2021-06-08 | 北京广利核***工程有限公司 | 异步串行通信采样***和方法 |
-
1999
- 1999-06-21 JP JP17366999A patent/JP3378831B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001007794A (ja) | 2001-01-12 |
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