JP2000232352A - プリセット機能を持つ出力バッファ回路 - Google Patents
プリセット機能を持つ出力バッファ回路Info
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- 238000001514 detection method Methods 0.000 claims description 24
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- 239000003990 capacitor Substances 0.000 claims description 7
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- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 238000004088 simulation Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
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- 230000035945 sensitivity Effects 0.000 description 1
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Abstract
ノードを一定の電圧レベルに予め充電させて、データア
クセス時間を低減したデータ出力バッファを提供する。 【解決手段】 出力バッファの制御信号により入力され
る感知増幅器の出力信号をバッファリングして出力パッ
ドに送る出力ドライバ手段;前記出力バッファの制御信
号及びチップ選択信号により、前記出力パッドからデー
タをフィードバックされて基準電圧レベルと比較検出す
る電圧レベル検出手段;前記出力バッファの制御信号を
入力として、前記出力ドライバ制御手段を制御するプリ
セット信号発生手段;及び前記電圧レベル検出手段及び
前記プリセット信号発生手段の出力信号を入力として、
前記出力ドライバ手段を制御する出力ドライバ制御手段
を含む構成とする。
Description
出力バッファ回路に関し、具体的には、次の出力信号を
出す前に出力パッド(output pad)の電圧レベルを一定
電圧レベルに充電させ、データアクセス速度を速くして
ノイズを低減できる出力バッファ回路に関する。
において、感知増幅器から出力される信号を出力パッド
に出力するためのもので、図1に従来の出力バッファ回
路を示す。図1を参照すれば、従来の出力バッファ回路
は、出力イネーブル信号のコントロール信号(poe)を
第1入力信号とし、感知増幅器から印加される入力信号
(sj)を第2入力信号とし、プルアップ駆動信号(dp)
を発生する2入力第1ナンドゲート11と、前記入力信
号(sj)を反転させるための第1反転ゲート12と、前
記反転ゲートの出力信号を第1入力信号とし、前記コン
トロール信号(poe)を第2入力信号とする2入力第2
ナンドゲート13と、前記第2ナンドゲート23の出力
信号を反転させてプルダウン駆動信号(dn)を発生する
ための第2反転ゲート14と、前記第1ナンドゲート1
1から発生するプルアップ駆動信号(dp)により駆動さ
れるPMOSトランジスタ15と、前記第2反転ゲート
14から発生するプルダウン駆動信号(dn)により駆動
されるNMOSトランジスタ16とからなり、PMOS
トランジスタ15とNMOSトランジスタ16の共通連
結したドレイン端子を通して出力信号(out)を発生す
る。
作を、図2乃至図4を参照して説明する。図2に示すよ
うに、コントロール信号の出力イーブル信号(poe)が
ハイ状態の場合は、出力バッファ回路はイネーブルさ
れ、入力信号(sj)のロジック状態により出力ノード
(out)が決定される。すなわち、入力信号(sj)がハ
イ状態の場合は、プルアップ駆動信号(dp)とプルダウ
ン駆動信号(dn)は共にロー状態になり、プルアップト
ランジスタのPMOSトランジスタ15はターンオンさ
れ、プルダウントランジスタのNMOSトランジスタ1
6はターンオフされ、出力ノード(out)はハイ状態を
維持する。図3のように、入力信号(sj)がロー状態の
場合は、プルアップ駆動信号(dp)とプルダウン駆動信
号(dn)は共にハイ状態になり、プルアップトランジス
タのPMOSトランジスタ15はターンオフされ、プル
ダウントランジスタのNMOSトランジスタ16はター
ンオンされ、出力ノード(out)は図4のようにロー状
態を維持する。
のコントロール信号(poe)がロー状態の場合は、出力
バッファ回路はディセーブルされる。出力バッファ回路
がディセーブルされると、入力信号(sj)に関係なしに
プルダウン駆動信号(dn)はロー状態になり、プルアッ
プ駆動信号(dn)はハイ状態になり、プルアップトラン
ジスタ15とプルダウントランジスタ16が共にターン
オフされるので、出力ノード(out)はフローティング
されて、図4のようにハイインピーダンス(high-Z)状
態に遷移(transistion)され始める。
出力バッファ回路は、出力ノード(out)のロッドキャ
パシタのキャパシタンスが大きい場合は出力ノード(ou
t)がハイインピーダンス状態に遷移される前に次のデ
ータが出力され、これによりロッドキャパシタを充電ま
たは放電させる時間がかかるため、アクセス時間が増加
することになる。よって、出力信号の旋回幅が大きくな
り、電流ノイズが増加するという問題点がある。
ブルされた時、出力ノードを一定の電圧レベルに予め充
電することにより、データアクセス時間を低減したデー
タ出力バッファを提供することにある。
に本発明のデータ出力バッファは、前記出力バッファの
制御信号により入力される感知増幅器の出力信号をバッ
ファリングして出力パッドに送る出力ドライバ手段;前
記出力バッファの制御信号及びチップ選択信号により、
前記出力パッドからデータをフィードバックされて基準
電圧レベルと比較検出する電圧レベル検出手段;前記出
力バッファの制御信号を入力として、前記出力ドライバ
制御手段を制御するプリセット信号発生手段;及び前記
電圧レベル検出手段及び前記プリセット信号発生手段の
出力信号を入力として、前記出力ドライバ手段を制御す
る出力ドライバ制御手段を含んで構成されることを特徴
とする。
バ手段は、前記感知増幅器の出力信号を緩衝させるため
のプルアップ及びプルダウドライバ部;及び前記出力バ
ッファの制御信号により前記プルアップ及びプルダウン
ドライバ部を制御するための制御部からなることを特徴
とする。
前記出力バッファの制御信号と感知増幅器から出力され
た信号を入力する第1ナンドゲート;前記第1ナンドゲ
ートの出力信号を反転させるための第1反転ゲート;前
記感知増幅器から出力されたデータ信号を反転させるた
めの第2反転ゲート;及び前記第2反転ゲートの出力及
び出力バッファの制御信号を入力とする第2ナンドゲー
トからなることを特徴とする。
及びプルダウンドライバ手段は、PMOSトランジスタ
及びNMOSトランジスタからなることを特徴とする。
検出手段は、前記出力パッドのデータをフィードバック
されて電圧レベル検出信号を発生するための出力電圧検
出部;及び前記チップ選択信号と出力バッファの制御信
号を入力して前記出力バッファがディセーブルされた
時、前記検出部をイネーブルさせるための出力電圧検出
制御部からなることを特徴とする。
出制御部は、前記出力バッファの制御信号とチップ選択
信号を2入力とするノアゲート;及び前記ノアゲートの
出力を反転させるための第1反転ゲートからなることを
特徴とする。
出部は、前記出力パッドにソースが連結し、ゲートに前
記第1反転ゲートの出力信号が印加される第1PMOS
トランジスタ;前記第1PMOSトランジスタのドレイ
ンにソースが連結する第2PMOSトランジスタ;前記
第2PMOSトランジスタのゲートとドレインに一端が
連結し、他端が接地される抵抗;前記抵抗と前記第1及
び第2PMOSトランジスタにより分圧された信号を入
力として電圧レベル検出信号を発生する第2反転ゲー
ト;及び前記第2反転ゲートの出力端と接地の間に連結
したコンデンサからなることを特徴とする。
信号発生手段は、前記出力バッファの制御信号が第1電
位レベルに転移される時、前記出力バッファの制御信号
を一定時間遅延させて出力する第1遅延手段;前記出力
バッファの制御信号が第1電位レベルに転移される時、
第2電位レベルに変わる前に前記第1遅延手段での遅延
時間よりは長く遅延される前記出力バッファの制御信号
の反転信号を出力する第2遅延手段;及び前記第1遅延
手段と第2遅延手段の出力信号を入力として論理演算し
たエッジ信号を出力するノアゲートからなることを特徴
とする。
バ制御手段は、前記出力バッファがディセーブルされた
時、前記電圧レベル検出手段から検出された出力パッド
の電位が基準電位より低い場合、前記プリセット信号発
生手段から出力されたパルス区間の間に、前記出力パッ
ドに電源電圧を供給するように前記プルアップドライバ
を制御するプルアップドライバ制御部;及び前記出力バ
ッファがディセーブルされた時、前記電圧レベル検出手
段から検出された出力パッドの電位が基準電位より高い
場合、前記プリセット信号発生手段から出力されたパル
ス区間の間に、前記出力パッドに接地電圧を供給するよ
うに前記プルダウンドライバを制御するプルダウンドラ
イバ制御部からなることを特徴とする。
ドライバ制御部は、前記電圧レベル検出部と前記プリセ
ット信号発生部の出力信号を2入力とする第1ナンドゲ
ート;前記第1ナンドゲートの出力を反転させるための
第1反転ゲート;及び前記第1反転ゲートと前記プルア
ップ及びプルダウンドライバ部の出力信号を入力とし
て、プルアップ駆動信号を前記出力ドライバ手段の制御
部に発生する第1ノアゲートからなることを特徴とす
る。
ドライバ制御部は、前記電圧レベル検出部よりの出力信
号を反転させるための第2反転ゲート;前記第2反転ゲ
ートの出力信号と前記プリセット信号発生部の出力信号
を入力とする第2ナンドゲート;及び前記第2ナンドゲ
ートと出力ドライバ手段のプルアップ及びプルダウンド
ライバ部の出力信号を入力して、前記出力ドライバ手段
の制御部にプルダウン駆動信号を発生する第3ナンドゲ
ートからなることを特徴とする。
体メモリ素子の出力バッファ回路の回路図である。図5
を参照すれば、本発明の半導体メモリ素子の出力バッフ
ァ回路は、コントロール信号の出力イネーブル信号(po
e)によって感知増幅器(不図示)から印加される入力
信号(sj)をバッファリングして出力ノード(out)に
提供するためのバッファ部100と、前記出力イネーブ
ル信号(poe)とチップセレクト信号(/CS)により出力
ノード(out)の電圧レベルを検出する電圧レベル検出
部200と、出力イネーブル信号(poe)を入力してプ
リセット信号を発生するためのプリセット信号発生部3
00と、前記プリセット信号発生部300から発生した
プリセット信号と前記電圧レベル検出部200からの電
圧検出信号(vcon)を入力してバッファ部100のPM
OSトランジスタ115とNMOSトランジスタ116
を駆動させるためのプルアップ駆動信号(dp2)とプル
ダウン駆動信号(dn2)を発生するための制御部400
とを含む。
信号(poe)により入力信号(sj)をバッファリングす
るための第1手段と、出力ノード(out)を駆動するた
めの第2手段とからなる。前記バッファ部100の第1
手段は出力イネーブル信号(poe)及び感知増幅器から
印加される入力信号(sj)を入力する2入力第1ナンド
ゲート111と、前記第1ナンドゲート111の出力信
号を反転させるための第1反転ゲート112と、前記入
力信号(sj)を反転させるための第2反転ゲート113
と、前記第2反転ゲート113の出力及び出力イネーブ
ル信号(poe)を2入力とする2入力第2ナンドゲート
114とからなる。前記バッファ部100の第2手段は
電源(Vcc)と接地間に直列連結し、共通連結したドレ
イン端子が出力ノード(out)に連結するプルアップ用
第1PMOSトランジスタ115及びプルダウン用第1
NMOSトランジスタ116からなる。
力ノード(out)の電圧レベルを検出するための第1手
段と、チップセレクト信号(/cs)と出力イネーブル信
号(poe)を入力して前記第1手段をイネーブルさせる
ための第2手段とを備える。第2手段は前記出力イネー
ブル信号(poe)とチップセレクト信号(/cs)を2入力
とする2入力第1ノアゲート211と、前記ノアゲート
211の出力を反転させるための第3反転ゲート212
とからなる。
t)に連結してゲートに前記第3反転ゲート212の出
力信号が印加される第2PMOSトランジスタ213
と、前記第2PMOSトランジスタ213のドレインに
ソースが連結する第3PMOSトランジスタ214と、
前記第3PMOSトランジスタのゲートとドレインに一
端が連結し、他端が接地される抵抗216と、前記抵抗
216の一端及び前記第3PMOSトランジスタ213
のドレインに入力が連結して電圧レベル検出信号(vco
n)を発生する第4反転ゲート215と、前記第4反転
ゲート215の出力端と接地間に連結したコンデンサ2
17とを備える。
出力イネーブル信号(poe)を第1時間だけ遅延させる
ための第1遅延手段311と、前記出力イネーブル信号
(poe)を反転させて第2時間だけ遅延させるための第
2遅延手段312と、前記第1遅延手段311及び第2
遅延手段312の出力信号を2入力とする2入力第2ノ
アート313とを備える。
部200と前記プリセット信号発生部300のプリセッ
ト信号及び前記バッファ部100の第1手段の出力信号
を入力して前記バッファ部100の駆動手段のプルアッ
プPMOSトランジスタ115を駆動させるためのプル
アップ駆動信号を発生する第1手段と、前記電圧レベル
検出部200と前記プリセット信号発生部300のプリ
セット信号及び前記バッファ部100の第2手段の出力
信号を入力して前記バッファ部100の駆動手段のプル
ダウンNMOSトランジスタ116を駆動させるための
第2手段とを備える。
レベル検出部200からの検出信号及び前記プリセット
信号発生部300からのプリセット信号を2入力とする
2入力第3ナンドゲート411と、前記第3ナンドゲー
ト411の出力を反転させるための第5反転ゲート41
2と、前記第5反転ゲート412及び前記バッファ部1
00の第1手段の第1反転ゲート112の出力信号を2
入力としてプルアップ駆動信号を発生する2入力第3ノ
アゲート413とを備える。
レベル検出部200からの出力信号を反転させるための
第6反転ゲート414と、前記第6反転ゲート414の
出力信号及び前記プリセット信号発生部300からのプ
リセット信号を2入力とする2入力第4ナンドゲート4
15と、前記第4ナンドゲート415と前記バッファ部
200の第1手段の第2ナンドゲート114の出力信号
を2入力して前記バッファ部100の駆動手段のNMO
Sトランジスタ116を駆動するためのプルダウン駆動
信号を発生する2入力第5ナンドゲート416とからな
る。
力バッファ回路の動作を、図6乃至図8の動作波形図を
参照して説明する。図6に示すように、出力イネーブル
信号(poe)がハイ状態になってイネーブル状態になれ
ば、バッファ部100は、感知増幅器から印加される入
力信号(sj)によりナンドゲート111及び反転ゲート
112を通してプルアップ素子のPMOSトランジスタ
115の駆動用信号と、反転ゲート113及びナンドゲ
ート114を通してプルダウン素子のNMOSトランジ
スタ116の駆動用信号とを出力する。
(sj)がロー状態であれば、反転ゲート112及びナン
ドゲート114を通してロー状態の信号を制御部400
に出力する。従って、制御部400のノアゲート413
及びナンドゲート416を通して、ハイ状態のプルアッ
プ駆動信号(dp2)とプルダウン駆動信号(dn2)を各
々出力する。
プルダウン駆動信号(dn2)により、PMOSトランジ
スタ115はオフされ、NMOSトランジスタ116は
ターンオンされて、図9に示すように、出力信号(ou
t)がロー状態になる。
ノアゲート211及び反転ゲート212を通してハイ状
態の信号が出力されるので、PMOSトランジスタ21
3がターンオフされてディセーブルされる。
転ゲート112及びナンドゲート114を通してハイ状
態の信号を制御部400に出力し、制御部400はノア
ゲート413及びナンドゲート416を通してロー状態
のプルアップ駆動信号(dp2)とプルダウン駆動信号
(dn2)を発生する。
MOSトランジスタ115はターンオンされ、プルダウ
ントランジスタ116はターンオフされて出力信号(ou
t)はハイ状態になる。
信号(poe)がローレベルの場合は、バッファ部100
は反転ゲート112を通してロー状態の信号及びナンド
ゲート114を通してハイ状態の信号を出力する。これ
により、制御部400はノアゲート413及びナンドゲ
ート416を通してハイ状態の信号とロー状態の信号を
出力して、バッファ部100のPMOSトランジスタ1
15とNMOSトランジスタ116は共にターンオフさ
れる。これにより、出力(out)はハイインピーダンス
状態に遷移され始める。
NMOSトランジスタ116は、制御部400からのプ
ルアップ駆動信号(dp2)及びプルダウン駆動信号(dn
2)によりT1時間ターンオフされるが、これはトラン
ジスタのオン/オフスイッチングによる電流ノイズを防
止するために、T1時間PMOSトランジスタ115と
NMOSトランジスタ116をターンオフさせる。
ル信号(poe)とチップセレクト信号(/cs)を2入力と
するノアゲート211及び反転ゲート212がロー状態
のイネーブル信号を出力するので、PMOSトランジス
タ213がターンオンされて出力端(out)のレベルを
検出することになる。電圧レベル検出部200は出力ノ
ード(out)のレベルが任意電圧より高いか或いは低い
場合は、ロー状態またはハイ状態の検出信号(vcon)を
出力する。
ーブル信号(poe)がローレベルになった後に時間(T
1)が経過すれば、図8のように、ハイ状態のプリセッ
ト信号(preset)をT2時間制御部400に発生する。
を入力してプルアップ駆動信号(dp2)とプルダウン駆
動信号(dn2)を発生するが、以前の出力信号がハイレ
ベルの場合には電圧レベル検出部200の電圧レベル検
出信号(vcon)がロー状態であるから、プルアップ駆動
信号(dp2)はハイ状態になってプルダウン駆動信号
(dn2)もハイ状態になる。
PMOSトランジスタ115は継続ターンオフ状態を維
持し、プルダウン用NMOSトランジスタ116はター
ンオン状態になるので、ハイ状態を維持した出力ノード
(out)はロー状態に速く遷移される。
なれば、電圧レベル検出部200の出力信号(vcon)は
ハイ状態になり、前記とは反対にプルアップ駆動信号
(dp2)はロー状態になってプルダウン駆動信号(dn
2)もロー状態になる。従って、PMOSトランジスタ
115はターンオン状態になってNMOSトランジスタ
116はターンオフされる。
出力ノード(out)が任意レベルを挟んで継続遷移され
ることを防止するために、反転ゲート215の出力端に
コンデンサ217を連結して、出力ノード(out)の電
圧レベルに対する敏感度を低減させる。
になってから、所定時間(T1+T2)が経過した後、
T3区間は次の出力データが出力ノードを通して出力さ
れる前の区間として、区間(T1)と同様にバッファ部
100のプルアップ用PMOSトランジスタ115とプ
ルダウン用NMOSトランジスタ116を共にターンオ
ンさせる。このとき、電圧レベル検出部200は、継続
出力ノード(out)の電圧レベルを検出することにな
る。
ッファ回路の動作シミュレーションと、図5に示した本
発明の出力バッファ回路の動作シミュレーション結果を
示したものである。図10及び図11のシミュレーショ
ン結果から、アクセス速度に対する結果が下記表に記載
されている。電源(Vcc)が2.6Vで温度が90℃の時
と、電源(Vcc)が3.4Vで温度が−40℃の時を例に
して挙げた。
ファ回路によれば、出力バッファがディセーブルされた
時、出力ノードのレベルを任意レベルにプリセットさせ
ることで、出力ノードの旋回幅を低減させてアクセス速
度が向上でき、かつノイズの低減効果が得られる。
ある。
ある。
ある。
力バッファ回路図である。
である。
である。
である。
である。
ション結果を示す図である。
結果を示す図である。
ト 211,313,413 ノアゲート 112,113,212,215,414 反転ゲート 216 抵抗 217 コンデンサ
Claims (11)
- 【請求項1】 データ出力バッファにおいて、 前記出力バッファの制御信号により入力される感知増幅
器の出力信号をバッファリングして出力パッドに送る出
力ドライバ手段;前記出力バッファの制御信号及びチッ
プ選択信号により、前記出力パッドからデータをフィー
ドバックされて基準電圧レベルと比較検出する電圧レベ
ル検出手段;前記出力バッファの制御信号を入力とし
て、前記出力ドライバ制御手段を制御するプリセット信
号発生手段;及び、 前記電圧レベル検出手段及び前記プリセット信号発生手
段の出力信号を入力として、前記出力ドライバ手段を制
御する出力ドライバ制御手段を含んで構成されることを
特徴とするプリセット機能を持つ出力バッファ回路。 - 【請求項2】 前記出力ドライバ手段は、前記感知増幅
器の出力信号を緩衝させるためのプルアップ及びプルダ
ウドライバ部;及び、 前記出力バッファの制御信号により前記プルアップ及び
プルダウンドライバ部を制御するための制御部からなる
ことを特徴とする請求項1記載のプリセット機能を持つ
出力バッファ回路。 - 【請求項3】 前記制御部は、前記出力バッファの制御
信号と感知増幅器から出力された信号を入力する第1ナ
ンドゲート;前記第1ナンドゲートの出力信号を反転さ
せるための第1反転ゲート;前記感知増幅器から出力さ
れたデータ信号を反転させるための第2反転ゲート;及
び、 前記第2反転ゲートの出力及び出力バッファの制御信号
を入力とする第2ナンドゲートからなることを特徴とす
る請求項2記載のプリセット機能を持つ出力バッファ回
路。 - 【請求項4】 前記プルアップ及びプルダウンドライバ
手段は、PMOSトランジスタ及びNMOSトランジス
タからなることを特徴とする請求項1記載のプリセット
機能を持つ出力バッファ回路。 - 【請求項5】 前記電圧レベル検出手段は、前記出力パ
ッドのデータをフィードバックされて電圧レベル検出信
号を発生するための出力電圧検出部;及び、 前記チップ選択信号と出力バッファの制御信号を入力し
て前記出力バッファがディセーブルされた時、前記検出
部をイネーブルさせるための出力電圧検出制御部からな
ることを特徴とする請求項1記載のプリセット機能を持
つ出力バッファ回路。 - 【請求項6】 前記出力電圧検出制御部は、前記出力バ
ッファの制御信号とチップ選択信号を2入力とするノア
ゲート;及び、 前記ノアゲートの出力を反転させるための第1反転ゲー
トからなることを特徴とする請求項5記載のプリセット
機能を持つ出力バッファ回路。 - 【請求項7】 前記出力電圧検出部は、前記出力パッド
にソースが連結し、ゲートに前記第1反転ゲートの出力
信号が印加される第1PMOSトランジスタ;前記第1
PMOSトランジスタのドレインにソースが連結する第
2PMOSトランジスタ;前記第2PMOSトランジス
タのゲートとドレインに一端が連結し、他端が接地され
る抵抗;前記抵抗と前記第1及び第2PMOSトランジ
スタにより分圧された信号を入力として電圧レベル検出
信号を発生する第2反転ゲート;及び、 前記第2反転ゲートの出力端と接地の間に連結したコン
デンサからなることを特徴とする請求項5記載のプリセ
ット機能を持つ出力バッファ回路。 - 【請求項8】 前記プリセット信号発生手段は、前記出
力バッファの制御信号が第1電位レベルに転移される
時、前記出力バッファの制御信号を一定時間遅延させて
出力する第1遅延手段;前記出力バッファの制御信号が
第1電位レベルに転移される時、第2電位レベルに変わ
る前に前記第1遅延手段での遅延時間よりは長く遅延さ
れる前記出力バッファの制御信号の反転信号を出力する
第2遅延手段;及び、 前記第1遅延手段と第2遅延手段の出力信号を入力とし
て論理演算したエッジ信号を出力するノアゲートからな
ることを特徴とする請求項1記載のプリセット機能を持
つ出力バッファ回路。 - 【請求項9】 前記出力ドライバ制御手段は、前記出力
バッファがディセーブルされた時、前記電圧レベル検出
手段から検出された出力パッドの電位が基準電位より低
い場合、前記プリセット信号発生手段から出力されたパ
ルス区間の間に、前記出力パッドに電源電圧を供給する
ように前記プルアップドライバを制御するプルアップド
ライバ制御部;及び、 前記出力バッファがディセーブルされた時、前記電圧レ
ベル検出手段から検出された出力パッドの電位が基準電
位より高い場合、前記プリセット信号発生手段から出力
されたパルス区間の間に、前記出力パッドに接地電圧を
供給するように前記プルダウンドライバを制御するプル
ダウンドライバ制御部からなることを特徴とする請求項
2記載のプリセット機能を持つ出力バッファ回路。 - 【請求項10】 前記プルアップドライバ制御部は、前
記電圧レベル検出部と前記プリセット信号発生部の出力
信号を2入力とする第1ナンドゲート;前記第1ナンド
ゲートの出力を反転させるための第1反転ゲート;及
び、 前記第1反転ゲートと前記プルアップ及びプルダウンド
ライバ部の出力信号を入力として、プルアップ駆動信号
を前記出力ドライバ手段の制御部に発生する第1ノアゲ
ートからなることを特徴とする請求項9記載のプリセッ
ト機能を持つ出力バッファ回路。 - 【請求項11】 前記プルダウンドライバ制御部は、前
記電圧レベル検出部よりの出力信号を反転させるための
第2反転ゲート;前記第2反転ゲートの出力信号と前記
プリセット信号発生部の出力信号を入力とする第2ナン
ドゲート;及び、 前記第2ナンドゲートと出力ドライバ手段のプルアップ
及びプルダウンドライバ部の出力信号を入力して、前記
出力ドライバ手段の制御部にプルダウン駆動信号を発生
する第3ナンドゲートからなることを特徴とする請求項
10記載のプリセット機能を持つ出力バッファ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-1998-0061836A KR100455736B1 (ko) | 1998-12-30 | 1998-12-30 | 프리세트기능을 갖는 출력버퍼회로_ |
KR1998/P61836 | 1998-12-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000232352A true JP2000232352A (ja) | 2000-08-22 |
JP3899472B2 JP3899472B2 (ja) | 2007-03-28 |
Family
ID=19568533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36948099A Expired - Fee Related JP3899472B2 (ja) | 1998-12-30 | 1999-12-27 | プリセット機能を持つ出力バッファ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6211707B1 (ja) |
JP (1) | JP3899472B2 (ja) |
KR (1) | KR100455736B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7227790B2 (en) | 2005-03-22 | 2007-06-05 | Samsung Electronics Co., Ltd. | NOR flash memory device with a serial sensing operation and method of sensing data bits in a NOR flash memory device |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3372227B2 (ja) * | 1999-09-24 | 2003-01-27 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
KR100501582B1 (ko) * | 2002-12-13 | 2005-07-14 | 주식회사 하이닉스반도체 | 프리셋 구조를 갖는 데이터 출력 버퍼 |
JP4054727B2 (ja) * | 2003-07-14 | 2008-03-05 | 株式会社リコー | 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01200819A (ja) | 1988-02-05 | 1989-08-14 | Toshiba Corp | メモリ集積回路 |
KR900015148A (ko) | 1989-03-09 | 1990-10-26 | 미다 가쓰시게 | 반도체장치 |
JPH0492464A (ja) | 1990-08-07 | 1992-03-25 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP2530055B2 (ja) | 1990-08-30 | 1996-09-04 | 株式会社東芝 | 半導体集積回路 |
US5124577A (en) * | 1990-09-28 | 1992-06-23 | Benchmarq Microelectronics, Inc. | Circuit for presetting the voltage of an output terminal |
US5153457A (en) * | 1990-12-12 | 1992-10-06 | Texas Instruments Incorporated | Output buffer with di/dt and dv/dt and tri-state control |
JPH07105681A (ja) | 1993-10-07 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置 |
US5559465A (en) * | 1994-07-29 | 1996-09-24 | Cypress Semiconductor Corporation | Output preconditioning circuit with an output level latch and a clamp |
KR0152905B1 (ko) | 1994-11-15 | 1998-12-01 | 문정환 | 반도체 메모리장치의 내부전압 발생회로 |
US6130563A (en) * | 1997-09-10 | 2000-10-10 | Integrated Device Technology, Inc. | Output driver circuit for high speed digital signal transmission |
-
1998
- 1998-12-30 KR KR10-1998-0061836A patent/KR100455736B1/ko not_active IP Right Cessation
-
1999
- 1999-12-27 JP JP36948099A patent/JP3899472B2/ja not_active Expired - Fee Related
- 1999-12-29 US US09/474,553 patent/US6211707B1/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7227790B2 (en) | 2005-03-22 | 2007-06-05 | Samsung Electronics Co., Ltd. | NOR flash memory device with a serial sensing operation and method of sensing data bits in a NOR flash memory device |
US7773419B2 (en) | 2005-03-22 | 2010-08-10 | Samsung Electronics Co., Ltd. | NOR flash memory device with a serial sensing operation and method of sensing data bits in a NOR flash memory device |
Also Published As
Publication number | Publication date |
---|---|
US6211707B1 (en) | 2001-04-03 |
KR20000045278A (ko) | 2000-07-15 |
KR100455736B1 (ko) | 2005-05-11 |
JP3899472B2 (ja) | 2007-03-28 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
RD02 | Notification of acceptance of power of attorney |
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A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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