KR100406128B1

KR100406128B1 - 비휘발성 반도체 기억장치

Info

Publication number: KR100406128B1
Application number: KR10-2001-0034006A
Authority: KR
Inventors: 야마모토카오루; 이토노부히코; 야마우치요시미츠
Original assignee: 샤프 가부시키가이샤
Priority date: 2000-06-15
Filing date: 2001-06-15
Publication date: 2003-11-14
Also published as: DE60121865D1; US20020012280A1; EP1164597B1; TW517237B; EP1164597A3; DE60121865T2; JP2001357687A; JP3653449B2; US6438035B2; KR20010113016A; EP1164597A2

Abstract

온도 변화 및 트랜지스터 특성의 변화가 있을 때, 충분한 센스 시간 마진을 제공하지 않고도 독출 정확도를 충분히 확보할 수 있는 비휘발성 반도체 장치를 제공한다. 이 비휘발성 반도체 기억장치는 비휘발성 메모리 셀(MC00∼MC12)이 높은 임계 전압을 갖는 상태0의 임계 전압 분포의 하한 및 비휘발성 메모리 셀(MC00∼MC12)이 낮은 임계 전압을 갖는 상태1의 임계 전압 분포의 상한 사이의 값으로 미리 설정된 레퍼런스 셀(2)을 포함한다. 레퍼런스 셀(2)의 온도 변화 등의 영향으로 비휘발성 메모리 셀(MC00∼MC12)의 특성이 시프트될 때, 이 특성 시프트에 추종하여 레퍼런스 셀(2)의 특성이 시프트된다. 독출 동작 시의 센스 앰프부(8)의 동작 타이밍을 제어 회로에 의해 생성하고, 그 동작 타이밍 중의 센스 동작 종료 타이밍을 레퍼런스 셀(2)의 센스가 종료되는 것에 따라 타이밍 제어 수단(지연 회로(delay) 및 AND회로(AN0,ANl))에 의해 결정한다.

Description

비휘발성 반도체 기억장치{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE}

본 발명은 비휘발성 반도체 기억장치에 관한 것으로, 특히 독출 동작 및 재기입 중의 확인 동작의 정확도 향상을 실현할 수 있는 비휘발성 반도체 기억장치에 관한 것이다.

최근, 메모리 카드 및 파일 시장에서는 대용량 플래시 메모리의 개발이 진행되고 있다. 이러한 용도로는, 고밀도 및 저비용으로 고속 독출 및 고속 재기입 기능을 가지도록 요구되고 있다.

이와 같은 기능을 구비한 비휘발성 반도체 기억장치로서, 1992년 VLSI 회로 전문지 요약서 페이지 20-21에 NAND형 플래시 메모리의 독출/재기입 회로 구성에 대해 제시되어 있다.

도 11은 상기한 NAND형 플래시 메모리의 독출/재기입 회로의 구성을 나타낸다.

이 회로는 하나의 독출/기입 회로(111)를 중심으로 오픈 비트 라인 구성을 가지며, 비트선(BLai,BLbi) 각각에 확인 회로(112,113)가 접속되어 있다. 독출/기입 회로(111)는 독출 동작시 및 재기입 중의 확인 동작 시에는 플립-플롭 타입의 센스 앰프로서 동작하고, 기입 동작 시에는 데이터 래치 회로로서 동작한다. 메모리 셀(204)의 콘트롤 게이트는 동시에 기입될 모든 셀에 대해 동일 워드선에 접속되어 있다.

여기에서는 본 발명에 관계된 독출 동작 및 재기입 중의 확인 동작에 대해 설명한다. 상기 기입 동작(또는 소거 동작)에서 메모리 셀의 임계 전압을 소정 값으로 설정하도록, 재기입 중의 상기 확인 동작은 기입 펄스(또는 소거 펄스)의 인가 및 확인 동작을 교대로 실행하는 것이다. 상기 재기입 중의 확인 동작은 기본적으로는 독출 동작과 같지만, 검출될 임계 전압치가 변화한다.

도 12의 타이밍챠트는 상기 NAND형 플래시 메모리에서의 독출 동작의 타이밍을 나타낸다. 도 12의 타이밍 차트에서는 메모리 셀 어레이(a)측이 선택되고 메모리 셀(204)이 선택되어 독출되는 예를 나타내고 있다. 전원 전압(Vcc)은 3V라 한다.

먼저, 단자(Va)에 3/5Vcc(1.8V)의 전압을 인가하고, 단자(Vb)에 1/2Vcc(1.5V)의 전압을 인가한다.

트랜지스터(Tr1,Tr2)의 각각의 게이트로의 제어신호(Φpa,Φpb)가 모두 하이 레벨이기 때문에, 트랜지스터(Tr1,Tr2)는 온 상태로 된다. 따라서, 선택된 비트선(BLai)의 전위는 3/5Vcc의 전압으로 프리챠지된다. 한편, 오픈 비트 라인 시스템에 대한 더미 비트선으로 사용되는 비선택 비트선(BLbi)의 전위는 1/2Vcc의 전압으로 프리챠지된다.

그 후, 상기 트랜지스터(Tr1,Tr2)는 도 12의 t1으로부터 t2의 기간으로 나타낸 바와 같이 오프 상태가 된다. 이어서, 셀렉트 트랜지스터(S1,S2)의 각각의 게이트로의 제어 신호(SGl,SG2)를 모두 하이 레벨로 함에 의해, 상기 트랜지스터(S1,S2)를 온 상태로 한다. 그 후, 비선택 워드선(CG1∼CG3,CG5∼CG8)은 Vcc레벨로 설정되고, 선택된 메모리 셀(독출될)(204)의 콘트롤 게이트에 접속된 워드선(CG4)은 0V로 설정된다. 이 단계에서, 선택된 메모리 셀(204)의 임계 전압이 0V 보다 낮은 경우(메모리 셀(204)의 데이터가 "0"인 경우)는, 메모리 셀(204)을통해 전류가 흐른다. 다른 메모리 셀의 콘트롤 게이트(CG1∼CG3,CG5∼CG8)에는 전원 전압(Vcc)이 인가되고, 셀 전류가 흐르는 상태로 되어 있다.

상기한 바와 같이, 메모리 셀(204)에 연속으로 접속된 메모리 셀을 통해 전류가 흐르기 때문에, 도 12의 비트선(BLai)의 전위 파형 ("0"-read)에 의해 나타낸 바와 같이 선택 비트선(BLai)의 전위가 감소되어 1/2Vcc 레벨 이하로 되고 계속해서 감소된다.

반대로, 선택된 메모리 셀(204)의 임계 전압이 0V 보다 높은 경우(메모리 셀(204)의 데이터가 "1"인 경우)는, 메모리 셀(204)을 통해 셀 전류가 흐르지 않는다. 따라서, 다른 메모리 셀의 콘트롤 게이트(CGl,CG2,CG3,CG5∼CG8)에는 전원 전압(Vcc)이 인가되더라도 메모리 셀(204)을 통해 전류가 흐르지 않는다. 이 때문에, 도 12에 나타낸 BLai의 전위 파형("1"-read)에 의해 나타낸 바와 같이 선택 비트선(BLai)의 전위는 감소되지 않고, 3/5Vcc 레벨을 유지한다. 한편, 상기와 같이 셀 전류가 흐르지 않기 때문에, 여기에서는 더미 비트선으로서 사용되는 비선택 비트선(BLbi)의 전위가 1/2Vcc 레벨을 유지하고 있다.

상기 메모리 셀(204)의 임계 전압이 0V 보다 낮은 경우, 도 12의 기간t2∼t3(전위 파형 "0"-read)으로 나타낸 바와 같이 선택 비트선(BLai)의 전위가 충분히 감소되어 0V가 되는 타이밍에 셀렉트 트랜지스터(S1,S2)를 오프 상태로 하고 비선택 워드선(CG1∼CG3,CG5∼CG8)을 0V로 설정한다.

도 11 및 도 12에 예시하여 제공된 설명에 따르면, 상기 0V가 되는 타이밍은 비트선(BLai)에 접속된 메모리 셀(204)의 동작 뿐이지만, 다른 메모리 셀 또는 다른 비트선에 접속된 메모리 셀의 경우에도, 선택된 메모리 셀의 데이터가 "0"인 경우에는, 상기 선택 비트선이 0V의 전압을 갖게 되는 타이밍으로 된다.

그 후, 도 12에 나타낸 회로 상태에서의 안정 기간 t3∼t4를 경과하여, 기간 t4∼t5에서 독출/기입 회로(111)의 전원측에 제공된 트랜지스터(TR3,TR4)의 각각의 게이트로의 제어신호(Φp,Φn)에 의해 양 트랜지스터(TR3,TR4)가 오프 상태로 된다. 이 동작에 의해, 독출/기입 회로(111)를 리세트하여 플로팅 상태로 한다.

그 후, 제어신호(Φe)를 하이 레벨로 하여 트랜지스터(Tr5,Tr6)를 온 상태로 하고 노드(a) 및 노드(b)의 전위를 1/2Vcc의 전압으로 설정한다( 이퀄라이즈). 도 12의 t5∼t6의 기간으로 나타낸 바와 같이 상기 이퀄라이즈가 끝나면, 제어신호(Φe)가 0V로 설정되어 트랜지스터(Tr5,Tr6)를 오프 상태로 복귀시킨다.

이어서, 클록신호(Φa,Φb)를 하이 레벨로 함에 의해 트랜지스터(Tr7,Tr8)를 온 상태로 하면, 비트선(BLai)이 노드(a)에 접속되고, 비트선(BLbi)은 노드(b)에 접속된다.

이 동작에 의해, 메모리 셀(204)의 데이터가 "0"인 경우, 전위 0V의 비트선(BLai)과 전위 1/2 Vcc의 노드(a)가 서로 접속되며, 노드(a)의 전위가 1/2Vcc에서 0V로 감소되기 시작한다. 한편, 메모리 셀(204)의 데이터가 "1"인 경우, 전위 3/5Vcc의 비트선(BLai)과 전위 1/2Vcc의 노드(a)가 서로 접속되고, 노드(a)의 전위가 1/2Vcc로부터 3/5Vcc로 상승하기 시작한다.

또한, 전위 1/2Vcc의 비선택 비트선(BLbi)이 전위 1/2Vcc의 노드(b)에 접속되기 때문에, 노드(b)의 전위는 1/2Vcc를 유지한다(도 12의 t6∼t7의 기간).

그 후, 도 12의 t7 이후의 기간에 독출/기입 회로(111)의 접지 전압측에 제공된 트랜지스터(Tr4)가 온 되고, 이어서 전원 Vrw 측에 제공된 트랜지스터(Tr3)가 온 된다.

이 때, 노드(b)의 전위는 1/2Vcc이다. 또한, 노드(a)의 전위는 메모리 셀(204)의 데이터가 "1"인 경우, 1/2Vcc 보다 높은 상태이고, 반대로 메모리 셀(204)의 데이터가 "0"인 경우, 전위는 1/2Vcc 보다 낮은 상태이다. 이 때문에, 플립-플롭 타입 독출/기입 회로(111)는, 메모리 셀(204)의 데이터가 "1"인 경우, 노드(a)를 Vrw레벨로 설정하고 노드(b)를 0V 레벨로 래치(센스)한다.

반대로, 메모리 셀(4)의 데이터가 "0"인 경우, 독출/기입 회로(111)는 노드(a)를 OV 레벨에 래치하고, 노드(b)를 Vrw 레벨로 래치(센스)한다.

이 센스된 데이터는, 컬럼 디코더(115)에서의 신호에 의해 트랜지스터(Tr9,Tr10)가 온 될 때, 단자(10A,10B)로부터 출력된다. 이 독출은 페이지 모드 시퀀스에 따라 실행된다.

상기 종래 기술에 따르면, 상기한 바와 같이 독출 동작 및 재기입 중의 확인 동작 각각에서, 도 12에 나타낸 바와 같이 센스 앰프(독출/기입 회로(111))의 동작 타이밍을 칩 내부의 제어 회로 등에 의해 성립할 필요가 있다. 통상, 이 제어 회로는 칩 내부의 오실레이터 등에 의해 발생된 클록 신호에 동기하여 센스 동작의 타이밍 신호를 발생한다.

그러나, 상기 오실레이터 등의 회로는 온도 및 트랜지스터 특성에 의해 그의 주파수 등이 크게 변화하게 되고, 또한 그에 따라 타이밍 신호도 변화하게 되어 독출 정확도가 저하된다.

또한, 셀의 임계 전압은 온도에 의해 변화하기 때문에, 임계 전압 분포도 변동한다. 따라서, 독출 정확도를 충분히 유지하기 위해 센스 동작 시에 충분한 시간 마진을 제공할 필요가 있다.

따라서, 본 발명의 목적은 동작 타이밍을 제어 회로에 의해 논리적으로 발생함에 의해 온도 변화 및 트랜지스터 특성의 변화가 발생하더라도, 충분한 센스 시간 마진을 제공하지 않고도 독출 정확도를 충분히 확보할 수 있는 비휘발성 반도체 장치를 제공하는 것이다.

상기 목적을 달성하도록, 본 발명은 복수의 워드선 및 복수의 비트선; 상기 복수의 워드선 중 하나에 접속된 제어 게이트와 상기 복수의 비트선 중 하나에 접속된 드레인을 각각 갖는 비휘발성 메모리 셀이 어레이상으로 배치된 메모리 셀 어레이; 상기 비트선에 독출된 데이터를 증폭하는 센스 앰프부; 상기 비트선을 소정의 전압으로 프리챠지하는 프리챠지 회로; 및 임계 값이 미리 소정의 값으로 설정되는 레퍼런스 셀을 포함하는 비휘발성 반도체 기억장치를 제공하며,

상기 비휘발성 반도체 기억장치는 비트선을 상기 프리챠지 회로에 의해 소정 전압으로 프리챠지하고, 선택된 워드선에 소정 독출 전압 또는 소정 확인 전압을 인가하며, 상기 비트선이 선택된 비휘발성 메모리 셀에 의해 디스챠지 되었는지를 상기 센스 앰프부에 의해 판정함으로써 데이터 독출 또는 재기입 데이터의 확인을 실행하며,

상기 비휘발성 반도체 기억장치는 :

상기 레퍼런스 셀에 접속된 비트선;

상기 레퍼런스 셀의 비트선에 접속되어 상기 레퍼런스 셀의 비트선의디스챠지가 완료된 타이밍을 검출하는 센스 회로; 및

상기 레퍼런스 셀의 센싱을, 상기 선택된 비휘발성 메모리 셀의 센싱 개시와 동시에 개시하고, 상기 레퍼런스 셀의 비트선의 디스챠지가 완료된 타이밍을 상기 센스 회로에 의해 검출시키고, 이 검출된 완료 타이밍에 기초하여 상기 메모리 셀 어레이에 접속된 상기 센스 앰프부의 센스 동작 종료 타이밍을 제어하는 타이밍 제어 수단을 포함한다.

본 발명에 따르면, 온도 변화 등의 영향으로 비휘발성 메모리 셀의 특성이 시프트될 때, 이 특성의 시프트에 추종하여 상기 레퍼런스 셀의 특성도 시프트된다. 또한, 본 발명에 따르면, 독출 동작 또는 확인 동작에서의 센스 앰프부의 동작 타이밍의 센스 동작 종료 타이밍을 레퍼런스 셀의 센스 종료에 따라 상기 타이밍 제어 수단에 의해 결정한다.

따라서, 본 발명의 비휘발성 반도체 기억장치에 따르면, 온도 변화 등의 영향으로 비휘발성 메모리 셀의 특성이 시프트되어도 비휘발성 메모리 셀의 상대적인 독출 레벨은 변화하지 않고, 이로써 여분의 마진을 제공할 필요가 없고 고정확도의 독출 동작 또는 확인 동작을 실현할 수 있다.

일 실시예에서, 상기 레퍼런스 셀의 임계 값은 상기 비휘발성 메모리 셀이 높은 임계 값을 갖는 상태의 임계 전압 분포의 하한 및 상기 비휘발성 메모리 셀이낮은 임계 값을 갖는 상태의 임계 전압 분포의 상한 사이의 소정의 값으로 설정되고,

상기 데이터 독출은 상기 선택된 워드선에 상기 소정 독출 전압을 인가함에 의해 실행된다.

일 실시예에서, 상기 레퍼런스 셀의 임계 값은 상기 비휘발성 메모리 셀의 기입 확인 전압 또는 소거 확인 전압이며,

상기 재기입 데이터의 확인은 상기 선택된 워드선에 상기 확인 전압을 인가함에 의해 실행된다.

일 실시예에서, 상기 비휘발성 메모리 셀은 그의 임계 전압 분포에 대해 적어도 2개의 상태를 가지며,

상기 레퍼런스 셀의 임계 전압은 상기 비휘발성 메모리 셀의 임계 전압이 높은 상태의 임계 전압 분포의 하한 및 상기 비휘발성 메모리 셀의 임계 전압이 낮은 상태의 임계 전압 분포의 상한 사이의 대략 중간으로 설정된다.

이 실시예에 따르면, 레퍼런스 셀의 임계 전압은 온도 변화 등에 의해 비휘발성 메모리 셀의 임계 전압이 변동했을 때, 이 변동과 같이 변화하기 때문에, 이 실시예에서와 같이 레퍼런스 셀의 임계 전압을 메모리 셀 어레이의 일 상태의 상한 및 다른 상태의 하한의 대략 중간으로 설정함에 의해, 메모리 셀의 상대적인 독출 레벨을 변화하지 않도록 할 수 있다. 따라서, 본 발명에 따르면, 독출 중의 센스 타이밍으로 여분의 마진을 제공할 필요가 없고, 고정확도의 독출 동작이 가능하게 된다.

또한, 이 실시예에 따르면, 상기 레퍼런스 셀의 임계 전압은 상기 비휘발성 메모리 셀의 각 상태의 상한과 하한 사이의 대략 중간 전압으로 설정된다. 예컨대, 레퍼런스 셀의 임계 전압은 상태0의 임계 전압 분포 및 상태1의 임계 전압 분포에서 각각 마진을 취하고 있다. 따라서, 재기입 중의 방해에 의해 비휘발성 메모리 셀의 임계 전압의 분포가 확산된 경우에도, 레퍼런스 셀의 임계 전압이 비휘발성 메모리 셀의 임계 전압에 대해 겹치지 않고, 여전히 마진이 잔존한다. 따라서, 비휘발성 메모리 셀을 확실하게 독출할 수 있고, 신뢰성을 확보할 수 있다.

예컨대, 비휘발성 메모리 셀의 임계 전압이 높은 상태를 상태O 이라 하고, 임계 전압이 낮은 상태를 상태1로 하여 2진으로 표시하는 경우, 레퍼런스 셀의 임계 전압은 그들의 상태의 대략 중간으로 설정된다. 이 상태0의 비휘발성 메모리 셀이 레퍼런스 셀보다 임계 전압이 높기 때문에, 독출 동작 시에 레퍼런스 셀의 디스챠지가 종료된 시점에서 비휘발성 메모리 셀의 디스챠지도 종료되게 한 경우, 상기 비휘발성 메모리 셀로부터 흐를 수 있는 전류량은 레퍼런스 셀로부터 흐를 수 있는 전류량보다 적다. 따라서, 상기 레퍼런스 셀의 디스챠지가 종료된 시점에서, 상기 비휘발성 메모리 셀의 센스 동작이 종료되지 않는다. 그러나, 상태1의 메모리 셀은 레퍼런스 셀보다 임계 전압이 낮기 때문에, 상기 비휘발성 메모리 셀에서 흐를 수 있는 전류량이 레퍼런스 셀의 전류량보다 크다. 따라서, 상태1의 메모리셀에서는, 레퍼런스 셀의 센스가 종료된 시점에서 센스가 종료된다.

상기 레퍼런스 셀의 임계 전압은 상기 비휘발성 메모리 셀의 임계 전압이 낮은 상태의 임계 전압 분포 상한으로 설정된다.

이 실시예에서는, 예컨대 비휘발성 메모리 셀은 그의 임계 전압이 높은 상태를 상태0으로 하고, 임계 전압이 낮은 상태를 상태1로 하여, 임계 전압이 2진으로 표현되고, 레퍼런스 셀의 임계 전압은 상기 상태1의 분포 상한의 임계 전압으로 설정된다. 또한, 비휘발성 메모리 셀의 임계 전압을 상태0으로부터 상태1로 하강시키는 동작을 기입 동작이라 한다.

기입 확인 동작에서 레퍼런스 셀의 센스가 종료된 시점에서 비휘발성 메모리 셀의 센스를 종료한 경우, 기입 완료 후 상태1로 된 비휘발성 메모리 셀의 임계 전압은 레퍼런스 셀의 임계 전압보다 낮은 값으로 하강된다. 따라서, 이 비휘발성 메모리 셀은 레퍼런스 셀보다 흐를 수 있는 전류량이 많고, 센스가 종료된다. 그러나, 아직 기입이 종료되지 않은 메모리 셀은 레퍼런스 셀보다 임계 전압이 높기 때문에, 레퍼런스 셀보다 흐를 수 있는 전류량이 적고, 레퍼런스 셀의 센스가 종료된 시점에서 센스가 종료되지 않는다. 따라서, 다시 기입을 행한다.

이와 같이 레퍼런스 셀의 임계 전압을 비휘발성 메모리 셀의 임계 전압이 낮은 상태의 임계 전압 분포의 상한의 임계 전압으로 설정함에 따라, 확인 동작시의 센스 앰프의 동작 타이밍에 대한 여분의 마진을 제공할 필요가 없고, 확인 동작 정확도의 향상이 가능하게 된다.

상기 레퍼런스 셀의 임계 전압은 상기 비휘발성 메모리 셀의 임계 전압이 높은 상태의 임계 전압 분포 하한으로 설정된다.

이 실시예에 따르면, 예컨대 비휘발성 메모리 셀은 그의 임계 전압이 높은 상태를 상태0으로 하고, 임계 전압이 낮은 상태를 상태1로 하여 2진으로 표현되며, 레퍼런스 셀의 임계 전압이 상기 상태0의 임계 전압 분포의 하한으로 설정된다. 또한, 상태1로부터 상태0으로 메모리 셀의 임계 전압을 상승시키는 동작을 소거 동작이라 한다.

이 때, 소거가 완료되어 상태0으로 된 비휘발성 메모리 셀은 레퍼런스 셀보다 임계 전압이 높은 지점으로 상승된다. 따라서, 상기 비휘발성 메모리 셀은, 소거 확인 동작에서 레퍼런스 셀의 센스가 종료된 시점에서 메모리 셀의 센스를 종료한 경우, 레퍼런스 셀보다 흐를 수 있는 전류량이 적고 비트선에 프리챠지된 전하가 충분히 끌리지 않기 때문에 상태O으로 판정된다. 한편, 아직 소거 동작이 종료되지 않은 비휘발성 메모리 셀은 레퍼런스 셀보다 임계 전압이 낮기 때문에, 레퍼런스 셀보다 상기 비휘발성 메모리 셀에서 흐를 수 있는 전류량이 많고 비트선에 프리챠지된 전하가 충분히 끌린다. 따라서, 이 메모리 셀은 상태1로 판정되고, 다시 소거를 행한다.

이와 같이, 레퍼런스 셀의 임계 전압을 비휘발성 메모리 셀의 상태0의 임계 전압 분포의 하한으로 설정함에 의해, 확인 동작시의 센스 동작 타이밍에 대한 여분의 마진을 제공할 필요가 없고, 확인 동작 정확도의 향상이 가능하게 된다.

일 실시예에서, 상기 레퍼런스 셀은 상기 비휘발성 메모리 셀로부터 전기적으로 분리된 영역에 형성된다.

이 실시예에 따르면, 레퍼런스 셀이 상기 비휘발성 메모리 셀로부터 전기적으로 분리된 영역에 형성되어 있기 때문에, 레퍼런스 셀이 필요없는 방해를 받지 않는다. 따라서, 레퍼런스 셀의 임계 전압이 변동하지 않고, 신뢰성이 향상된다.

일 실시예에서, 상기 비휘발성 메모리 셀의 비트선 각각에 대응하여 센스 회로가 제공되어 콘트롤 게이트가 같은 워드선에 공통으로 접속되는 상기 복수의 비휘발성 메모리 셀을 일괄적으로 독출 또는 확인하도록 구성되며,

상기 워드선 각각에 대응하여 상기 레퍼런스 셀이 제공된다.

이 실시예에 따르면, 동일 워드선에 의해 비휘발성 메모리 셀과 레퍼런스 셀의 독출 동작이 실행되기 때문에, 메모리 셀과 레퍼런스 셀이 완전 동일한 워드선 전압에 의해 센스된다. 따라서, 독출 정확도를 향상시킬 수 있다.

일 실시예에서, 상기 레퍼런스 셀은 상기 비휘발성 메모리 셀보다 상기 워드선을 제어하는 디코더로부터 더 멀리 배치된다.

이 실시예에 따르면, 워드선의 기립 시의 시프트에 의한 마진을 커버하는 독출 동작이 실행될 수 있고, 독출 정확도가 향상된다.

일 실시예의 비휘발성 반도체 기억 장치는 상기 레퍼런스 셀에 접속된 상기 센스 회로에 의해 검출된 신호를 상기 메모리 셀 어레이를 구성하는 비휘발성 메모리 셀의 센스 종료 신호로서 이용하기 전에 상기 검출된 신호를 지연시키는 지연 수단을 포함한다.

이 실시예에 따르면, 상기 지연 시간을 레퍼런스 셀과 메모리 셀 어레이의비휘발성 메모리 셀의 특성의 변화 또는 메모리 셀 어레이 내의 비휘발성 메모리 셀들 사이의 변화를 흡수하는 시간으로 설정할 수 있다. 이 지연 시간의 설정에 의해, 상기 특성 변화를 흡수하여 센스 동작의 여분의 마진을 제거함에 의해 독출 정확도를 향상시킬 수 있다. 또한, 상기 지연 시간을 최적화함에 의해, 독출 정확도 향상과 여분(과잉)의 독출 마진의 제거를 실현할 수 있고, 독출 속도를 고속화할 수 있다.

도 1은 본 발명의 비휘발성 반도체 기억장치의 제 1 실시예의 블록도,

도 2는 상기 제 1 실시예의 독출 동작 타이밍 챠트,

도 3은 온도에 따라 임계 전압(Vt) 분포가 변화하는 상태를 나타낸 그래프,

도 4는 메모리 셀의 기입 상태 및 소거 상태의 Vt 분포를 나타낸 그래프,

도 5는 상기 실시예의 비휘발성 반도체 기억장치의 회로도,

도 6a, 6b 및 6c는 ACT 셀의 동작 설명도,

도 7은 상기 실시예의 비휘발성 반도체 기억장치의 독출 동작의 타이밍 챠트,

도 8은 본 발명의 제 2 실시예의 회로도,

도 9는 본 발명의 제 3 실시예의 회로도,

도 10은 본 발명의 제 4 실시예의 회로도,

도 11은 종래 기술의 NAND형 플래시 메모리의 재기입 회로 구성도, 및

도 12는 종래 기술의 NAND형 플래시 메모리의 타이밍 파형도이다.

이하, 본 발명의 비휘발성 반도체 기억장치를 도면에 도시된 실시예를 기초로 상세하게 설명한다.

〔제 1 실시예〕

먼저, 도 1은 본 발명의 제 1 실시예에 따른 비휘발성 반도체 기억장치의 제 1 실시예의 블록 다이어그램을 나타낸다. 도 1에 나타낸 바와 같이, 제 1 실시예는 메모리 셀 어레이(1)를 포함한다. 이 메모리 셀 어레이(1)는 워드선(WL0,WLl,…)과 비트선(BL0,BLl,BL2…)에 접속된 복수의 메모리 셀(MC00∼MC12…)로 이루어진다. 이 메모리 셀(MC00∼MC12…)은 공지의 플래시메모리셀(전기적으로 일괄 소거 가능한 비휘발성 메모리 셀)이다.

이 메모리셀어레이(1)는 비트선(BL0,BL1,BL2…)을 통해 프리챠지 회로(7)에 접속되어 있다.

상기 메모리 셀(MC00∼MC12…)에서는 그의 임계 전압(Vt)의 값에 따라 상태가 정해진다. 본 명세서에서는, 임계 전압이 높은 상태를 상태0이라 하고, 임계 전압이 낮은 상태를 상태1이라 한다. 또한, 이 실시예에는 상기 워드선(WL0,WLl…)을 제어하기 위한 X-디코더(6), 비트선(BL0,BL1…)을 제어하는 Y-디코더(10), 및 상기 메모리 셀(MC00∼MC12…)에 기억된 데이터를 센스하는 센스 앰프부(8)가 제공된다.

이 실시예에는 플래시 메모리셀(RMC)로 이루어지는 레퍼런스 셀(RMC)(2), 및 이 레퍼런스 셀(2)에 접속된 레퍼런스 비트선(RBL)이 제공된다. 이 레퍼런스 비트선(RBL)에는 프리챠지 회로(3) 및 레퍼런스 셀 센스 앰프부(5)가 접속되어 있다.

상기 레퍼런스 셀 센스 앰프부(5)는 센스 동작 제어 회로를 포함하고, 이 센스 동작 제어 회로는 상기 비휘발성 반도체 기억장치의 센스 동작의 타이밍 제어를 실행한다. 상기 레퍼런스 셀(2)은 메모리 셀 어레이(1)를 구성하는 플래시 메모리셀(MC00∼MC12…)과 동일한 구성을 가진다.

독출 동작 용의 레퍼런스 셀(2)은 그의 임계 전압이 상태1과 상태0의 임계 전압의 중간의 임계 전압(Vref)으로 설정되어 있다. 이 설정은 미리 레퍼런스 셀(2)에, 기입 동작에 의한 기입 펄스와 확인 동작을 교대로 실행함에 의해 설정한다.

다음, 도 2는 이 실시예의 비휘발성 반도체 기억장치에서의 독출 동작 타이밍을 나타낸다. 이 타이밍도에 기초하여 이 실시예의 독출 동작을 설명한다. 이 독출 동작에서는 워드선(WL0)과 비트선(BL0)에 의해 선택될 메모리 셀(MC00)에 대해 설명한다.

먼저, 시각(t1)에 선택된 셀(MC00)의 워드선(WL0)으로 독출 전압을 공급한다. 다음, 시각(t2)에 선택된 셀(MC00)의 드레인에 접속된 비트선(BL0)을 프리챠지한다. 동시에, 레퍼런스 셀(2)의 비트선(RBL)도 프리챠지한다.

그후, 시각(t3)에, 상기 비트선(BLO)의 프리챠지가 종료한 후, 비트선(BL0)과 센스 앰프부(8)를 접속하여 센스 동작을 개시한다. 동시에, 레퍼런스 셀(2)의 센스 동작도 개시한다.

그후, 레퍼런스 셀(2)을 통해 그라운드(접지 전압)에 전류가 흐르기 때문에, 레퍼런스 셀(2)의 센스 노드(RBL)의 전압이 시간 경과에 따라 저하되고, 센스 노드(RBL)에 접속된 센스 앰프부(5)가 반전하면, 센스 동작 종료 신호(dis)가 하이로 되어, 그 신호에 의해 메모리 셀 어레이(1)의 센스 동작을 종료시킨다.

이 경우에, 선택된 셀(MC00)이 상태0인 경우는, 레퍼런스 셀(2)보다 임계 전압이 높기 때문에, 레퍼런스 셀(2)의 센스 동작이 종료될 때, 도 2에 파선으로 나타낸 바와 같이 비트선(BL0)의 전압은 아직 저하되지 않고, 센스 앰프(8)도 반전되지 않는다. 한편, 선택된 셀(MC00)이 상태1인 경우는, 레퍼런스 셀(2)보다 임계 전압이 낮기 때문에, 메모리 셀(MC00)을 통해 그라운드(접지 전압)로 전류가 흐르고, 도 2에 실선으로 나타낸 바와 같이 비트선(BL0)의 전압이 충분히 하강되고, 센스 앰프(8)가 반전된다.

상기한 바와 같이, 레퍼런스 셀(2)의 센스가 완료된 타이밍(ts)을 레퍼런스 셀 센스 앰프부(5)에 의해 검출하고, 메모리 셀 어레이(1)의 센스 앰프부(8)의 센스 동작 종료 타이밍(tss)이 제어된다. 이 동작에 의해, 칩 내부에 제공된 오실레이터 등에 따라 제어 타이밍을 발생할 필요가 없고, 온도, 트랜지스터 특성 등의 변화를 고려한 센스 시간 마진을 제공할 필요가 없어진다.

이 실시예에 따르면, 메모리 셀 특성의 온도 특성의 변화를 흡수한 센스 앰프의 동작 타이밍을 발생할 수 있다. 레퍼런스 셀(2)이 메모리 셀 어레이(1)를 구성하는 메모리 셀(MC00,MC01…)과 동일한 구조이기 때문에,레퍼런스 셀(2)의 온도 특성은 메모리 셀(MC00,…)과 일치한다.

다음, 도 3은 메모리 셀 어레이(1)의 메모리 셀(MC00,…)의 임계 전압치가 상태1과 상태O에서 각각 어떻게 분포되어 있는지를 나타낸다.

상태O(여기에서는 소거 상태라 가정한다)의 메모리 셀은, 채널 영역에서 터널 산화막을 통해 플로팅 게이트로 전자를 주입한 상태이다. 한편, 상태1(여기에서는 기입 상태라 가정한다)의 메모리 셀은 플로팅 게이트로부터 터널 산화막을 통해 채널 영역으로 전자를 추출한 상태이다.

도 3에 파선으로 나타낸 바와 같이, 주위 온도가 높아지면, 메모리 셀의 임계 전압은 낮은 쪽으로 시프트된다.

이 때, 레퍼런스 셀(2)은 메모리 셀(MC00,M01,…)과 동일 구성 및 동일 특성이기 때문에, 레퍼런스 셀(2)의 임계 전압치는 메모리 셀(MC00…)과 유사하게 시프트된다. 따라서, 메모리 셀(MC00…)의 상태0에서의 임계 전압 분포의 하한, 상태1에서의 임계 전압 분포의 상한, 및 레퍼런스 셀(2)의 임계 전압치 사이의 관계는 주위 온도가 변화하여도 기본적으로는 변화하지 않는다.

따라서, 메모리 셀(MC00…)의 상태0에서의 임계 전압 분포의 하한 및 레퍼런스 셀(2)의 임계 전압치 사이의 차(마진(1))는 주위 온도가 변화하여도 일정하게 유지된다. 또한, 레퍼런스 셀(2)의 임계 전압치와 메모리 셀(MC00…)의 상태1에서의 임계 전압 분포의 상한치 사이의 차(마진(2))도 주위 온도가 변화하여도 일정하게 유지된다.

도 3에 도시된 바와 같이, 메모리셀(MC00…)의 임계 전압(Vt) 분포가 온도 변화에 의해 시프트되어도, 레퍼런스 셀(2)의 임계 전압(Vt)도 유사하게 시프트된다. 따라서, 센스 타이밍이 셀 특성에 추종하고, 상대적인 독출 레벨은 변화하지 않는다. 이 때문에, 센스 타이밍의 변화를 고려할 필요가 없어지고, 고정확도의 독출 동작을 실현할 수 있다.

다음, 도 4를 참조하여 도 1에 나타낸 실시예에서의 확인 동작을 설명한다. 이 확인 동작도 기본적으로 독출 동작과 유사하고, 유사한 타이밍을 따라 센스를 실행한다. 센스 시간의 레퍼런스가 되는 레퍼런스 셀의 임계 전압은 독출 동작과 다르다.

도 4에 나타낸 메모리 셀의 임계 전압(Vt) 분포에 있어서, 메모리 셀로부터 전자를 추출하여 상태0으로부터 상태1로 셀 상태를 변화시키는 동작을 기입 동작이라 하고, 반대로, 메모리 셀로 전자를 주입하여 상태1로부터 상태0으로 셀 상태를 변화시키는 동작을 소거 동작이라 한다.

예컨대, 독출 전압을 3V로 하여 독출 마진을 상태0과 상태1에 대해 각각 1V의 전압을 확보하고자 하면, 상태0의 메모리 셀의 임계 전압 분포의 하한을 4V로 하고, 상태1의 메모리 셀의 임계 전압 분포의 상한을 2V로 할 필요가 있다. 따라서, 소거 펄스의 인가 후에 확인을 행하고 기입 펄스의 인가 후에 확인을 행하여, 임계 전압치를 검증하면서 앞의 소정 임계 전압으로 조정할 필요가 있다.

기입 확인 동작에서는, 메모리 셀이 상태1에 도달했는지 또는 임계 전압(Vt)이 2V 이하로 되었는지를 판정할 필요가 있다. 따라서, 기입 확인 전압은 2V로 설정한다. 즉, 기입 확인용의 레퍼런스 셀(2)의 임계 전압(Vt)은 2V로 설정한다.

소거 동작에서는, 메모리 셀이 상태0에 도달했는지 또는 임계 전압(Vt)이 4V 이상이 되었는지를 판정할 필요가 있다. 따라서, 소거 확인 전압을 4V로 설정한다. 즉, 소거 확인용 레퍼런스 셀(2)의 임계 전압을 4V로 설정한다.

기입 확인용 레퍼런스 셀(2) 및 소거 확인용 레퍼런스 셀(2)로서 상기 독출용 레퍼런스 셀과 같은 셀을 사용하여 상기 셀을 기입 동작 및 소거 동작 개시 전에 기입 또는 소거 동작에 의해 미리 소정 임계 전압으로 설정할 수 있다. 이와 다르게, 각각 별개의 레퍼런스 셀을 제공하고 각각 소정 임계 전압으로 설정할 수 있다.

다음, 도 5는 이 실시예의 비휘발성 반도체 기억 장치의 보다 상세한 회로 구성을 나타낸다. 도 5에서, 메모리 셀 어레이(1)는 가상 접지형이다. 메모리 셀(MCOO,MCO1…)은 ACT(비대칭 무접촉 트랜지스터)셀로 이루어지는 ACT형 플래시 메모리이다.

상기 ACT형 플래시 메모리에서는 메모리 셀의 드레인과 이 메모리셀에 인접한 다른 메모리 셀의 소스가 비트선을 공유한다. 상기 ACT형 플래시 메모리는 가상 접지형 메모리 셀 어레이 구조에 적합하다. 또한, 상기 공유하는 선을 확산층으로 형성함에 의해, 고밀도 실장이 가능하고 대용량 플래시 메모리로 적합하다. 이 ACT형 플래시 메모리에 대해서는 본 출원인 등에 의한 일본 공개 특허 공보 제 97-92739호에 상세하게 설명되어 있다.

이하, 본 발명을 ACT형 메모리 셀을 사용한 실시예에 의해 더욱 상세하게 설명한다.

상기 ACT셀은 다음과 같이 동작한다. 또한, 기입 및 소거를 위해서는 FN(파울러-노드하임) 터널 효과를 이용한다. 먼저, 독출 및 확인 동작에 대해 설명한다. 독출 및 확인 동작도 동일 동작에 의해 실행된다.

도 6a 내지 6c는 상기 ACT형 메모리 셀(MC01)의 단면을 개략적으로 나타낸다.

이 메모리 셀(MC01)은 기판(또는 p-웰)(67)에 형성된 소스(n^-)(62), 드레인(n⁺)(61) 및 이 소스(62)와 드레인(61) 사이에 삽입된 채널 영역(66)을 구비하고 상기 영역들상에 산화막(69)을 통해 플로팅 게이트(FG)를 포함한다. 또한, 이 플로팅 게이트(FG)상에 층간절연막(70)을 통해 콘트롤 게이트가 형성된다. 도 6a 내지 6c에서, 상기 콘트롤 게이트는 그 콘트롤 게이트에 접속된 워드선(WL)으로 나타내고 있다.

메모리 셀(MC01)의 드레인(61)과 인접한 메모리 셀(MC00)의 소스는 공유화되고, 확산층(n^-)에 의해 서브 비트선(SB)을 형성하고 있다. 이 서브 비트선(SB)은 도시되지 않은 콘택트부를 통해 다른 층의 메인 비트선에 접속된다. 또한, 도 5에서는, 이 서브 비트선(SB)과 메인 비트선을 분리하여 도시하지 않고 단지 BL0,BL1,…으로 나타내고 있다.

도 6a를 참조하여 독출 및 확인 중의 메모리 셀에 대해 설명한다.

먼저, 메모리 셀(MC01)을 독출하는 것으로 한다. 메모리 셀(MC01)의 콘트롤 게이트에 접속된 워드선(WL)에 3V의 전압이 인가된다. 그 후, 메모리 셀(MC01)의 드레인(61) 측에 배치된 서브 비트선을 기준 전압(예컨대, 0V)으로 하고, 소스(62) 측에 배치된 서브 비트선에는 프리챠지 전압 1V를 인가한다. 또한, 기판(또는 p-웰)(67)은 기준 전압(예컨대, 0V)으로 한다.

이 구성에 의해, 메모리 셀(MC01)이 상태0일 때, 임계 전압은 4V 이상이기 때문에, 셀 전류는 흐르지 않고, 따라서 프리챠지 전압 1V가 유지된다. 한편, 메모리 셀(MC01)이 상태1일 때, 임계 전압은 2V 보다 작기 때문에, 도 6a에 나타낸 바와 같이 셀 전류(Icel1)가 흐르며, 따라서 프리챠지된 전압 1V가 하강된다.

이 프리챠지 전압을 센스 앰프부(8)에 의해 센스함에 의해, 메모리 셀(MC01)이 상태0 또는 상태1 인지를 판정한다. 이상이 독출 동작에 대한 설명이다.

확인 동작 시는, 기입시 확인 동작에서 워드선(WL)에 2V의 전압을 인가하고 소거시 확인 동작에서 워드선(WL)에 4V의 전압을 인가하는 점만이, 상기 독출 동작 시와 다르다.

다음, 도 6b를 참조하여 메모리 셀(MC01)로의 기입시의 기입 펄스 인 가 동작에 대해 설명한다. 이 동작에서는 선택된 메모리 셀(MC01)에 기입되는 것으로 한다.

메모리 셀(MC01)의 콘트롤 게이트에 접속된 워드선(WL)에 부의 고전압(예컨대, ―9V)을 인가하고, 드레인(61) 측에 배치된 서브 비트선에는 정전압(예컨대,5V)을 인가하고, 소스(62) 측에 배치된 서브 비트선은 플로팅 상태(하이 임피던스 상태)로 한다. 그 후, 선택되지 않은 다른 메모리 셀의 드레인측 서브 비트선은 0V로 설정한다. 또한, 기판(또는 p-웰)(67)은 기준 전압(예컨대, OV)으로 한다. 또한, 선택되지 않은 메모리 셀의 콘트롤 게이트에 접속된 워드선에 0V의 전압을 인가한다.

상기 동작에 의해, 기입되어야 하는 메모리 셀(MC01)의 드레인(n⁺)(61) 측과 플로팅 게이트(FG) 사이에 FN 터널 현상(FNT)이 발생하고, 플로팅 게이트(FG)로부터 터널 산화막(69)을 통해 드레인(n⁺)(61)측으로 전자가 추출된다. 그 결과, 메모리 셀(MC01)의 임계 전압이 낮아지고, 상태1(여기에서는 기입 상태)로 된다.

또한, 상기 메모리 셀(MC01)의 임계 전압을 소정 임계 전압(2V 이하)으로 하도록, 기입 전압(-9V)이 워드선(WL)에 펄스 형태로 인가된다. 이어서, 메모리 셀(MC01)의 임계 전압을 확인 동작에 의해 검증하여, 상기 임계 전압이 소정 임계 전압(2V 이하)에 도달하지 않은 경우는, 워드선(WL)에 다시 한번 기입 전압 펄스를 인가한다. 상기한 바와 같이, 메모리 셀(MC01)이 소정 임계 전압에 도달할 때까지 상기 기입 전압 인가 및 확인을 반복한다. 이상이 기입 동작의 설명이다.

마지막으로, 도 6c를 참조하여 메모리 셀(MC01)의 소거시의 소거 펄스 인가 동작을 설명한다. 이 소거는 블럭 단위 또는 전 메모리 셀에 대해 일괄적으로 실행한다.

소거해야 하는 메모리 셀(MC01)의 콘트롤 게이트에 접속된 워드선(WL)에 정의 고전압(예컨대, 10V)을 인가하고, 드레인(61) 측 및 소스(62) 측에 배치된 서브 비트선과 기판(또는 p-웰)(67)에 부전압(예컨대, ―8V)을 인가한다. 이 동작에 의해, 기판(또는 p-웰)(67)의 채널영역(66)과 플로팅 게이트(FG) 사이에 FN 터널 현상(FNT)이 발생하고, 채널 영역(66)으로부터 터널 산화막(69)을 통해 플로팅 게이트(FG)로 전자가 주입된다. 그 결과, 메모리 셀(MC01)의 임계 전압이 높아지고 상태0(여기에서는 소거 상태)으로 된다.

또한, 상기 메모리 셀(MC01)을 소정 임계 전압(4V 이상)으로 하기 위해, 상기 정의 고전압(소거 전압)을 워드선(WL)으로 펄스상으로 인가한 후, 확인 동작에 의해 임계 전압을 검증하여, 상기 임계 전압이 소정 임계 전압에 도달되지 않은 경우는, 다시 한 번 상기 소거 전압 펄스를 인가한다. 이와 같이, 상기 메모리 셀(MC01)이 소정 임계 전압에 도달될 때까지, 상기 소거 전압 인가 및 확인을 반복한다. 이상이 소거 동작의 설명이다.

도 5를 참조하여 이 실시예를 계속하여 설명한다.

도 5에, 메모리 셀 어레이(1)의 워드선(WL0,WL1) 및 비트선(BL0∼BL3)이 도시되며, 본 발명의 설명에 필요한 부분만을 나타내고 있다.

도 5에서, 센스 앰프부(8)는 비트선(BLO,BL1,BL2,BL3)에 대해 제공된 센스 회로(LA0,LAl,LA2,LA3)를 가진다. 상기 센스 회로(LA0∼LA3)는 각각 2개의 인버터(1,2)를 포함하며 데이터 래치 회로로도 동작한다. 또한, 프리챠지 회로(7)는 비트선 프리챠지 트랜지스터(PR0∼PR3)를 가진다. 또한, 비트선 풀-다운 트랜지스터(PD0∼PD3)가 제공된다.

이 센스 회로(LA0∼LA3)는 프리챠지 전압이 저하하는지를 검출하는 래치 타입 센스 회로이고, 센스 노드(sen0∼sen3)의 전압이 저하하는지를 검출한다. 또한, 이 센스 앰프부(8)는 비트선을 센스 앰프에 접속하는 트랜지스터(TR0∼TR3), 센스 노드(sen0∼sen3)를 선택하는 트랜지스터(SE0∼SE3), 센스 회로(LA0∼LA3)의 초기화용 트랜지스터(NI0∼NI3), 및 센스 회로의 인에이블 트랜지스터(PC0∼PC3)를 포함한다.

이 실시예는 레퍼런스 셀(RMC)(2)과 레퍼런스 셀 센스 앰프부(5)를 구비한다. 레퍼런스 셀(2)은 메모리 셀 어레이(1)를 구성하는 셀과 유사한 ACT 셀이고, 그의 동작은 상기 ACT셀과 유사하다.

상기 레퍼런스 셀(2)에서는, 독출용 레퍼런스 셀의 임계 전압이 프로그램 셀의 임계 전압 분포의 상한치와 소거 셀의 임계 전압 분포의 하한치 사이의 값(여기에서는 3V)으로 설정되어 있다. 기입 확인용 레퍼런스 셀(2)에서는 임계 전압이 2V로 설정되고, 소거 확인용 레퍼런스 셀(2)에서는 임계 전압이 4V로 설정되어 있다.

상기 레퍼런스용 센스 앰프부(5)는 메인 센스 앰프부(8)와 유사하게, 센스 회로(RLA) 및 그의 센스 결과로부터 smrd 신호 및 cut 신호를 제어하는 신호를 발생하는 로직 회로를 구비한다. 센스 회로(RLA)는 2개의 인버터(1,2)로 구성된다. 상기 로직 회로는 트랜지스터(RDN,RTR), 지연 회로(delay), AND회로(AN0), 및 AND회로(AN1)로 구성된다. 또한, 이 센스 앰프부(5)와 상기 레퍼런스 셀(2) 사이에는 프리챠지 회로(3)가 접속되어 있다. 이 프리챠지 회로(3)는 프리챠지 트랜지스터(RPR0,RPR1)를 가진다. 또한, 풀-다운 트랜지스터(RPD0,RPD1)가 제공된다. AND 회로(AN0,AN1), 트랜지스터(RTR,RPC), 및 노드(smrd,cut)가 센스 앰프부(8)의 센스 동작의 종결 타이밍을 제어하는 타이밍 제어 수단의 일례를 구성한다.

다음, 도 7에 나타낸 타이밍 챠트를 참조하여 상기 실시예의 비휘발성 반도체 기억장치의 독출 동작을 설명한다. 여기에서는 독출될 셀로서 셀(MC00)을 센스하는 경우의 동작에 대해 설명한다. 이 실시예는 가상 접지형 메모리 어레이 구성이기 때문에, 메모리 셀(MC00)을 센스하는 경우, 비트선(BL0)이 선택된 비트선(드레인측)으로 동작하고, 비트선(BL1)이 소스선으로 동작한다.

독출을 위해 메모리 셀(MC00)로 인가되는 전압 조건은 상기 도 6에서 (MCO1)을 일례로서 설명했던 바와 유사하지만, 주요 동작을 이하에 설명한다. 먼저, 레퍼런스 셀(RMC)(2)의 임계 전압을 미리 3V로 설정한다. 이 임계치(3V)는, 도 4에 나타낸 바와 같은 메모리 셀(MC00)의 상태0의 임계 전압 분포의 하한(4V)과 상태1의 임계 전압 분포의 상한(2V) 사이의 중간으로 설정하고 있다. 이 동작에 의해, 상기 하한(4V) 및 상한(2V)에 대해 독출 마진을 가장 넓게 할 수 있다. 따라서, 가상 접지형 메모리 셀 어레이 구성에서 인접한 메모리 셀이 비트선을 공유하고 있다는 사실에 의해 임계 전압 분포가 인접한 메모리 셀의 상태에 따른 영향(방해)을 받더라도, 그 임계 전압 분포에 대한 마진을 확보할 수 있다. 이는 후술되는 바와 같이 레퍼런스 셀을 각 비트선 마다 제공하는 구성의 경우에 특히 효과적으로 된다.

여기에서는 상태1을 소거 상태로 하고 상태0을 기입 상태로 하여 설명하고 있는데, 이는 어디까지나 최초의 설정 문제이고, 반대의 상태로도 할 수 있다.

도 7에 나타낸 시각(t1) 이전의 초기 상태에서는, 초기화 신호(init,rinit)가 모두 하이 레벨로 된다. 따라서, 센스 앰프부(8)에서의 초기화용 트랜지스터(NI0∼NI3) 및 센스 앰프부(5)에서의 트랜지스터(RNI)가 온 상태로 된다.

센스 앰프(LA0∼LA3)는 접속용 트랜지스터(TR0∼TR3)를 통해 메인 메모리 어레이(1)의 비트선(BL0∼BL3) 각각에 접속되며, 센스 회로, 즉 센스 앰프(RLA)는 접속용 트랜지스터(RTR)를 통해 레퍼런스 셀(2)의 비트선에 접속되어 있다.

한편, 상기 초기 상태에서 제어 신호(ren)는 로우 레벨이기 때문에, 노드(cut)는 로우 레벨이 되고, 센스 회로(LA0∼LA3)에서의 p-MOS 트랜지스터인 인에이블 트랜지스터(PC0∼PC3), 및 센스 회로(RLA)에서의 인에이블 트랜지스터(RPC)는 온 상태가 된다. 따라서, 센스 앰프부(5,8)의 래치 회로를 구성하는 인버터(2)의 출력단은 하이 임피던스 상태로 된다. 이 때문에, 노드(sen0∼sen3,rsen)는 초기화 상태에서 하이 레벨로 고정된다.

단, 이 시점에서는 제어 신호(rd)가 로우 레벨이기 때문에 노드(smrd)는 로우 레벨이 되고, 따라서 접속용 트랜지스터(RTR,TR0∼TR3)는 오프 상태이며, 비트선(RBL0,BL0∼BL3)은 센스 앰프(RLA,LA0∼LA3)로부터 전기적으로 분리되어 있다.

다음, 도 7의 시각(t1∼t2)에 독출을 위한 센스가 개시되면, 먼저 독출될 선택된 셀(MC00)의 콘트롤 게이트에 접속되어 있는 워드선(WL0) 및 레퍼런스 셀(2)의 콘트롤 게이트에 접속되어 있는 워드선(RWL)에 독출 전압(예컨대, 3V)이 인가된다. 또한, 선택되지 않은 워드선(도 5에서는 WLl)에는 0V의 전압이 인가된다.

센스 앰프의 초기화 신호(init,rinit)는 로우 레벨로 되고, 초기화용 트랜지스터(NI0∼NI3,RNI)는 오프 상태로 된다. 이 동작에 의해, 센스 앰프부(8,5)의 래치 회로(LA0∼LA3,RLA)는 출력 노드(sen0∼sen3,rsen)가 하이 레벨을 유지하면서 고정 상태로부터 인에이블 상태로 시프트된다.

레퍼런스 셀 측에는 노드(ref)의 신호(ref)의 파형을 정형하여 레벨을 반전시키는 트랜지스터(RDN)가 제공되며, 따라서 신호(dis) 및 이 신호(dis)를 지연 회로(delay)를 통해 지연시킨 신호(disa)가 모두 하이 레벨을 유지한다.

다음, 시각(t2∼t3)의 단계에서는 비트선의 프리챠지가 행해진다.

프리챠지 제어 신호(pre)는 하이 레벨이 되고, 비트선 프리챠지 트랜지스터(PR0∼PR3,RPR0,RPR1)가 온된다. 따라서, 프리챠지 전압(Vpre)에 의해 메모리 셀 어레이(1)의 전 비트선(BL0,BLl, …)과 레퍼런스 셀(RMC)(2)의 비트선(RBL0,RBL1)이 프리챠지(약 1.5V)된다.

메모리 셀 어레이(1)의 전 비트선과 레퍼런스 셀의 비트선의 프리챠지가 종료하면, 시각(t3)의 센스 종료 단계에서는 먼저 프리챠지 제어 신호(pre)를 로우 레벨로 복귀시킨다. 이 동작에 의해, 비트선 프리챠지용 트랜지스터(PR0∼PR3,RPR0,RPR1)가 오프 상태로 복귀되고, 프리챠지 전위는 유지된다.

이어서, 제어 신호(rd)를 하이 레벨로 하고 노드(smrd)를 하이 레벨로 함으로써 접속용 트랜지스터(TR0∼TR3,RTR)를 온으로 한다. 이 동작에 의해, 센스 앰프부(8)의 노드(sen0∼sen3)를 메모리 셀 어레이(1)의 비트선에 접속하고, 센스 앰프부(5)의 노드(rsen)를 레퍼런스 셀(2)의 비트선에 접속한다.

또한, 제어 신호(ren)를 하이 레벨로 함에 의해, 노드(cut)를 하이 레벨로 하고 센스 회로 인에이블용 p-MOS 트랜지스터(PC0∼PC3,RPC)를 오프로 한다. 이 동작에 의해, 센스 앰프부의 래치 회로(LA0∼LA3,RLA)를 구성하는 인버터(2)의 출력단은 하이 임피던스 상태로부터 통상의 출력단으로 된다. 따라서, 노드(sen0∼sen3,rsen)의 전압 조건에 따라 래치 회로(LA0∼LA3,RLA)는 동작 또는 센스 가능하게 된다.

이 시점에서는, 여전히 노드(sen0∼sen3,rsen)가 초기화 상태의 하이 레벨을 유지하고 있다.

또한, 지금까지 오프 상태로 있던 비트선 풀-다운 트랜지스터(PD0∼PD3,RPD0,RPD1) 중의 독출될 메모리 셀(MC00) 및 레퍼런스 셀(RMC)의 소스쪽에 대응하는 비트선(BL1,RBL1)을 0V로 설정하기 위해, 제어 신호(pdn1,rpdn1)를 하이 레벨로 하여 비트선 풀-다운 트랜지스터(PD1,RPD1)를 온 시킨다.

이 동작에 의해, 비트선(BL1,RBL1)의 프리챠지 전압이 저하하여 0V로 고정된다. 따라서, 메모리 셀(M00)과 레퍼런스 셀(RMC)(2)의 센스가 개시된다.

레퍼런스 셀(2) 측에는 셀 전류가 흐르기 때문에, 비트선(RBL0)에 프리챠지된 전압은 시간 경과에 따라 저하된다. 비트선(BL1)과 유사하게 전이되는 노드(rsen)의 전압 레벨이 레퍼런스 셀용 센스 앰프부(5) 내의 래치 회로(RLA)를 구성하는 인버터(2)의 입력단의 임계 전압 보다 낮게 되면, 래치 회로(RLA)는 반전된다(도 7의 비트선(RBL0)의 일점쇄선부).

이 동작에 의해, 노드(ref)는 하이 레벨로 반전되고, 이 하이 레벨 신호는 파형 정형용 트랜지스터(RDN)에 의해 반전되기 때문에, 신호(dis)는 하이 레벨로부터 로우 레벨로 변화한다. 그후, 이 신호(dis)는 지연 회로(delay)에 의해 지연된 신호(disa)가 된다. 그 결과, 신호(disa)는 신호(dis)에 대해 일정 시간 지연되며 하이 레벨로부터 로우 레벨로 변화한다. 이 신호(disa)가 로우 레벨로 됨으로써, 제어 신호(rd,ren)의 신호 레벨에 관계없이 노드(smrd,cut)는 로우 레벨로 변화한다.

상기 지연 회로(delay), AND회로(AN0,AN1) 및 노드(smrd,cut)가 타이밍 제어 수단을 구성하고 있다.

이 구성에 의해, 접속용 트랜지스터(TR0∼TR3,RTR)는 오프 상태로 변화하기 때문에, 메모리 셀 어레이(1) 측 및 레퍼런스 셀(2) 측 모두에 비트선(BL0∼BL3,RBL0)과 센스 앰프부(8,5)가 전기적으로 분리된다.

동시에 인에이블 트랜지스터(PC0∼PC3,RPC)는 온 상태로 변화하고, 센스 앰프부(5,8)의 래치 회로(RLA,LA0∼LA3)를 구성하는 인버터(2)의 출력단은 하이 임피던스 상태로 된다. 따라서, 독출될 메모리 셀(MC00)의 상태는 래치 회로(LA0)에 래치되어 고정된다.

이 시점에서는, 독출될 선택된 메모리 셀(MC00)이 상태1(기입 상태)일 때, 메모리 셀(MC00)의 임계 전압이 2V 이하이기 때문에, 메모리 셀(MC00)을 통해 셀 전류가 흐른다. 따라서, 비트선(BL0)에 프리챠지된 전압이 0V까지 충분히 하강(디스차지)되므로, 래치 회로(LA0)는 확실히 반전되고, 노드(sen0)는 로우 레벨로 된다.

독출될 선택된 메모리 셀(MC00)이 상태0(소거 상태)일 때, 메모리셀(MC00)의 임계 전압은 4V 이상으로 된다. 따라서, 메모리셀(MC00)을 통해 셀전류가 흐르지 않고, 비트선(BL0)에 프리챠지된 전압이 유지된다. 따라서, 래치 회로(LA0)는 반전되지 않고 노드(sen0)는 하이 레벨을 유지한다.

그 후, 제어 신호(rpdn0,rpdnl,rd,ren,pdn1)가 로우 레벨로 복귀되어 메모리 셀(MC00)의 독출을 종료한다.

도시되지 않았지만, 순차적으로 다른 메모리 셀의 독출이 같은 방법으로 실행되고, 동일 워드선(WL0)에 접속된 콘트롤 게이트의 메모리 셀(MC01,MC02)이 독출된다. 그 후, Y-디코더(10)로부터의 제어 신호(Y0∼Y3)가 하이 레벨로 된다. 이 동작에 의해, 상기 래치된 데이터를 트랜지스터(SE0∼SE3)를 통해 노드(D0∼D3)로부터 출력시킨다. 이상이 독출 동작시의 설명이다.

다음, 확인 동작 시에, 기입 확인 동작용으로 레퍼런스 셀(RMC)(2)의 임계 전압을 사전에 2V로 설정함이 적절하다. 또한, 소거 확인 동작용에는, 레퍼런스 셀(2)의 임계 전압을 미리 4V로 설정함이 적절하다. 이들의 동작은 상기한 동작과 기본적으로 같기 때문에 설명을 생략한다.

도 5에 나타낸 실시예의 회로는 하나의 레퍼런스 셀(RMC)(2)을 가진다. 따라서, 기입 동작, 소거 동작 및 독출 동작의 각 동작에 들어가기 전에 레퍼런스 셀(2)을 각각의 동작에 대응하는 소정 임계 전압으로 미리 설정한다. 이 임계 전압의 설정은 레퍼런스 셀(2)에 대한 기입 펄스 인가 또는 소거 펄스 인가 및 확인 실행을 반복함에 의해 행해진다.

이 시스템에 따르면, 기입 동작, 소거 동작 및 독출 동작에 들어가기 전에 레퍼런스 셀(2)을 미리 소정 임계 전압으로 리세트할 필요가 있기 때문에, 처리 속도가 느리게 된다.

〔제 2 실시예〕

도 8은 상기한 점을 개선한 제 2 실시예를 나타낸다. 이 제 2 실시예는 도 5에 나타낸 제 1 실시예와 다음의 점에서만 다르다.

(1) 레퍼런스 셀(2) 대신에 레퍼런스 셀부(82)가 제공된다. 이 레퍼런스 셀부(82)는 독출용 레퍼런스 셀(RMC1), 기입 확인용 레퍼런스 셀(RMC2) 및 소거 확인용 레퍼런스 셀(RMC3)을 가진다. 레퍼런스 셀(RMC1,RMC2,RMC3)을 각각 독출용, 기입 확인용 및 소거 확인용 소정 임계 전압으로 미리 설정한다.

제 2 실시예에 따르면, 독출 중에, 워드선(RWL1)을 3V로 설정하여 독출용 레퍼런스 셀(RMC1)을 구동한다. 한편, 다른 워드선(RWL2,RWL3)을 0V로 설정하여 기입 확인용 레퍼런스 셀(RMC2) 및 소거 확인용 레퍼런스 셀(RMC3)을 구동되지 않게 한다.

기입 중의 확인 동작에서는, 워드선(RWL2)을 2V로 설정하여 기입 확인용 레퍼런스 셀(RMC2)을 구동한다. 한편, 다른 워드선(RWLl,RWL3)을 0V로 설정하여 독출용 레퍼런스 셀(RMC1) 및 소거 확인용 레퍼런스 셀(RMC3)을 구동되지 않게 한다.

소거 중의 확인 동작에서는, 워드선(RWL3)을 4V로 설정하여 소거 확인용 레퍼런스 셀(RMC3)을 구동한다. 한편, 다른 워드선(RWL1,RWL2)을 0V로 설정하여 기입 확인용 레퍼런스 셀(RMC2) 및 독출용 레퍼런스 셀(RMC1)을 구동되지 않게 한다.

다른 회로 블럭의 동작 및 전압 인가 조건은 도 5의 실시예와 유사하다.

상기한 바와 같이, 제 2 실시예에 따르면, 기입 동작, 소거 동작, 및독출 동작에 들어가기 전에 레퍼런스 셀(RMC1,RMC2,RMC3)을 미리 소정 임계 전압으로 리세트할 필요가 없기 때문에, 처리 속도가 빨라진다.

[제 3 실시예〕

다음, 도 9는 제 3 실시예를 나타낸다.

이 제 3 실시예에서 도 5의 제 1 실시예와 다른 점은 레퍼런스 셀(2) 대신에 레퍼런스 셀부(92)를 구비한 점이다.

이 레퍼런스 셀부(92)는 레퍼런스 셀(RMC0,RMC1)로 이루어진다. 이 레퍼런스 셀(RMC0)의 콘트롤 게이트는 워드선(WL0)에 접속되고, 레퍼런스 셀(RMC1)의 콘트롤 게이트는 워드선(WL1)에 접속된다. 이와 같이, 이 실시예에서는 각 레퍼런스 셀(RMC0,RMC1)을 메모리 셀 어레이(1)의 각 워드선(WL0,WL1)에 접속한다.

제 3 실시예에서, X-디코더 회로(6)에서 워드선(WLO,WL1)으로 인가되는 전압이 레퍼런스 셀(RMC0,RMC1)과 선택된 메모리 셀(MC00∼MC02,MC10∼MC12)에 인가된다. 즉, 독출될 선택된 메모리 셀과 레퍼런스 셀에 동일의 전압이 인가됨으로써, 워드선으로의 인가 전압의 변화에 의한 셀 전류의 변화가 없어지고, 독출 정확도가 더욱 향상된다.

[제 4 실시예〕

다음, 도 10은 제 4 실시예를 나타낸다. 이 제 4 실시예는 트리플웰 구조이고, p-기판(71)에 메모리 셀 어레이 영역(72)과 레퍼런스 셀 영역(73)이 형성된다. 또한, 드레인을 형성하는 n⁺층(74) 및 소스를 형성하는 n^_층(79)이 있다.

제 4 실시예의 구성에 따르면, 메모리 셀 어레이 영역(72)과 레퍼런스 셀 영역(73)은 n^-층(75)에 의해 분리된 구조로 되어 있다.

제 4 실시예에서, n^-층(75)에 p-웰(77)과 p-기판(71)에 비해 높은 전압을 인가함으로써 메모리 셀 어레이 영역(72)과 레퍼런스 셀 영역(73)을 전기적으로 분리하고 있다.

상기 n^_층(75)에 의해 둘러싸여 서로 분리된 영역(72,73)은, 예컨대 도 5의 제 1 실시예, 도 8의 제 2 실시예 및 도 9의 제 3 실시예서 메모리 셀 어레이 영역(1) 및 레퍼런스 셀 영역(2)으로서 파선으로 둘러싸인 부분에 대응한다.

제 4 실시예에서, 메모리 셀 어레이 영역(72)과 레퍼런스 셀 영역(73)이 전기적으로 분리되어 있기 때문에, 동작시에 상호 방해되지 않고 안정적인 고정확도 독출이 실현될 수 있다.

상기 도 9에는 개략적으로 도시되어 있지만, 각 워드선 마다 레퍼런스 셀을 배치한 제 3 실시예의 구성에 따르면, 레퍼런스 셀부(92), 메모리 셀 어레이(1) 및 X-디코더(6)를 IC(집적 회로)화하여 제공한 레이 아웃에 대해, 레퍼런스 셀부(92)를 X-디코더(6)로부터 가장 먼 위치에 배치하고 있다.

이 구성에 의해, 고밀도화, 미세화한 경우에, 워드선의 배선 저항 및 부유 용량에 의한 파형 무디어짐 등에 의해 워드선의 기립 시(즉, 메모리 셀의 선택)에 레퍼런스 셀이 가장 지연된다. 상기 이유로, 메모리 셀 어레이 영역의 메모리 셀 특성의 변화를 흡수할 수 있다.

본 발명은 본 발명의 요지를 벗어나지 않는 범위내에서 레퍼런스 셀의 수 또는 배치 위치에 한정되지 않고 여러 가지의 변형이 가능한 것은 물론이다.

예컨대, 도 9의 제 3 실시예의 레퍼런스 셀 구성에서, 각 비트선에 대해 레퍼런스 셀이 하나 제공되고, 메모리 셀의 임계 전압이 기입, 소거 및 독출 동작 전에 미리 소정의 값으로 설정되는 것이지만, 미리 임계 전압을 소정 전압으로 설정한 3개의 레퍼런스 셀(기입 확인용 레퍼런스 셀, 소거 확인용 레퍼런스 셀 및 독출용 레퍼런스 셀)을 각 비트선에 제공하는 구성으로 할 수 있다.

예컨대, 워드선(WL0)에, 기입 확인용 레퍼런스 셀, 소거 확인용 레퍼런스 셀 및 독출용 레퍼런스 셀 각각의 콘트롤 게이트를 접속한다. 그 후, 각 레퍼런스 셀로의 프리챠지 전압의 인가 방법을 변화시킴에 의해 각 레퍼런스 셀 사이의 스네이크(sneak) 전류를 제거함으로써, 상기 구성을 실현할 수 있다.

도 5, 도 8 및 도 9의 제 1, 제 2 및 제 3 실시예에서, 신호(dis)를 지연 회로(delay)를 통해 지연시켜서 신호(disa)를 생성하고 있다. 이 지연 시간은 레퍼런스 셀과 메모리 셀 어레이의 메모리 셀의 특성의 변화 또는 메모리 셀 어레이 내에서의 메모리 셀들 사이의 변화를 흡수하는 시간으로 설정함이 적절하다. 예컨대,상기한 바와 같은 워드선 인가 전압의 변화, 레이아웃 위치 등에 기여하는 워드선 저항 및 부유 용량에 따른 워드선 선택 신호의 변화 및 메모리 셀 독출 전류의 변화를 흡수하는 시간으로, 상기 지연 시간을 설정함이 적절하다. 이 지연 시간의 설정에 의해, 상기 특성 변화를 흡수하여 센스 동작의 여분의 마진을 제거함으로써 독출 정확도를 향상시킬 수 있다.

이 지연 회로(delay)는, 예컨대 인버터 회로를 복수단 직렬 접속하여 구성하거나 또는 용량, 저항 등으로 간단하게 구성할 수 있다. 또한, 예컨대 외부 신호에 의한 단수 교환 수단의 제공 또는 레이저 등에 의한 배선 절단에 의한 단수 변경에 의해 상기 인버터 회로의 직렬 접속 단수를 교환 가능하게 하고, IC로 집적한 후 상기 메모리 셀의 특성 변화를 고려한 지연 시간을 설정할 수 있다. 이와 같이 지연 시간을 최적화함에 따라, 독출 정확도 향상과 여분(과잉) 독출 마진을 배할 수 있고, 독출 속도를 고속화할 수 있다.

상기 실시예에서는 가상 접지형 메모리 어레이를 일례로 설명했지만, 본 발명은 이것으로 한정되는 것이 아니고, NOR형, NAND형 또는 AND형 등의 플래시 메모리에도 적용 가능하다. 또한, 상기 실시예에서는 메모리 셀로서 ACT 메모리 셀을 사용한 경우를 일례로 설명했지만, 본 발명은 이것으로 한정되지 않고 다른 비휘발성 메모리 셀에도 적용 가능하다.

이상 본 발명이 설명되었지만, 여러 가지 방식으로 변경될 수 있음은 자명하다. 이러한 변경들은 본 발명의 정신과 범위를 벗어난 것으로 간주되지 않으며, 이러한 모든 변경들이 첨부된 특허청구의 범위 내에 포괄되는 것임은 당업자들에게명백할 것이다.

Claims

복수의 워드선 및 복수의 비트선; 상기 복수의 워드선 중 하나에 접속된 제어 게이트와 상기 복수의 비트선 중 하나에 접속된 드레인을 각각 갖는 비휘발성 메모리 셀이 어레이상으로 배치된 메모리 셀 어레이; 상기 비트선에 독출된 데이터를 증폭하는 센스 앰프부; 상기 비트선을 소정의 전압으로 프리챠지하는 프리챠지 회로; 및 임계 값이 미리 소정의 값으로 설정되는 레퍼런스 셀을 포함하며,

상기 비트선을 상기 프리챠지 회로에 의해 소정 전압으로 프리챠지하고, 선택된 워드선에 소정 독출 전압 또는 소정 확인 전압을 인가하며, 상기 비트선이 선택된 비휘발성 메모리 셀에 의해 디스챠지 되었는지를 상기 센스 앰프부에 의해 판정함으로써 데이터 독출 또는 재기입 데이터의 확인을 행하는 비휘발성 반도체 기억장치로서,

상기 레퍼런스 셀에 접속된 비트선;

상기 레퍼런스 셀의 비트선에 접속되어 상기 레퍼런스 셀의 비트선의디스챠지가 완료된 타이밍을 검출하는 센스 회로; 및

상기 레퍼런스 셀의 센싱을, 상기 선택된 비휘발성 메모리 셀의 센싱 개시와 동시에 개시하고, 상기 레퍼런스 셀의 비트선의 디스챠지가 완료된 타이밍을 상기 센스 회로에 의해 검출시키고, 이 검출된 완료 타이밍에 기초하여 상기 메모리 셀 어레이에 접속된 상기 센스 앰프부의 센스 동작 종료 타이밍을 제어하는 타이밍 제어 수단을 포함하는 비휘발성 반도체 기억장치.
제 1 항에 있어서, 상기 레퍼런스 셀의 임계 값은 상기 비휘발성 메모리 셀이 높은 임계 값을 갖는 상태의 임계 전압 분포의 하한 및 상기 비휘발성 메모리 셀이 낮은 임계 값을 갖는 상태의 임계 전압 분포의 상한 사이의 소정의 값으로 설정되고,

상기 데이터 독출은 상기 선택된 워드선에 상기 소정 독출 전압을 인가함에 의해 실행되는 비휘발성 반도체 기억장치.
제 1 항에 있어서, 상기 레퍼런스 셀의 임계 값은 상기 비휘발성 메모리 셀의 기입 확인 전압 또는 소거 확인 전압이며,

상기 재기입 데이터 확인은 상기 선택된 워드선에 상기 확인 전압을 인가함에 의해 실행되는 비휘발성 반도체 기억장치.
제 1 항에 있어서, 상기 비휘발성 메모리 셀은 그의 임계 전압 분포에 대해 적어도 2개의 상태를 가지며,

상기 레퍼런스 셀의 임계 전압은 상기 비휘발성 메모리 셀의 임계 전압이 높은 상태의 임계 전압 분포의 하한 및 상기 비휘발성 메모리 셀의 임계 전압이 낮은 상태의 임계 전압 분포의 상한 사이의 대략 중간으로 설정되는 비휘발성 반도체 기억장치.
제 1 항에 있어서, 상기 비휘발성 메모리 셀은 그의 임계 전압 분포에 대해 적어도 2개의 상태를 가지며,

상기 레퍼런스 셀의 임계 전압은 상기 비휘발성 메모리 셀의 임계 전압이 낮은 상태의 임계 전압 분포 상한으로 설정되는 비휘발성 반도체 기억장치.
제 1 항에 있어서, 상기 비휘발성 메모리 셀은 그의 임계 전압 분포에 대해 적어도 2개의 상태를 가지며,

상기 레퍼런스 셀의 임계 전압은 상기 비휘발성 메모리 셀의 임계 전압이 높은 상태의 임계 전압 분포 하한으로 설정되는 비휘발성 반도체 기억장치.
제 1 항에 있어서, 상기 레퍼런스 셀은 상기 비휘발성 메모리 셀로부터 전기적으로 분리된 영역에 형성되는 비휘발성 반도체 기억장치.
제 1 항에 있어서, 상기 비휘발성 메모리 셀의 비트선 각각에 대응하여 센스 회로가 제공되어 콘트롤 게이트가 같은 워드선에 공통으로 접속되는 상기 복수의 비휘발성 메모리 셀을 일괄적으로 독출 또는 확인하도록 구성되며,

상기 워드선 각각에 대응하여 상기 레퍼런스 셀이 제공되는 비휘발성 반도체 기억장치.
제 8 항에 있어서, 상기 레퍼런스 셀은 상기 비휘발성 메모리 셀보다 상기워드선을 제어하는 디코더로부터 더 멀리 배치되는 비휘발성 반도체 기억장치.
제 8 항에 있어서, 상기 레퍼런스 셀은 상기 비휘발성 메모리 셀로부터 전기적으로 분리된 영역에 형성되는 비휘발성 반도체 기억장치.
제 8 항에 있어서, 상기 비휘발성 메모리 셀은 그의 임계 전압 분포에 대해 적어도 2개의 상태를 가지며,

상기 레퍼런스 셀의 임계 전압은 상기 비휘발성 메모리 셀의 임계 전압이 높은 상태의 임계 전압 분포의 하한 및 상기 비휘발성 메모리 셀의 임계 전압이 낮은 상태의 임계 전압 분포의 상한 사이의 대략 중간으로 설정되는 비휘발성 반도체 기억장치.
제 8 항에 있어서, 상기 비휘발 성메모리 셀은 그의 임계 전압 분포에 대해 적어도 2개의 상태를 가지며,

상기 레퍼런스 셀의 임계 전압은 상기 비휘발 성메모리 셀의 임계 압이 낮은 상태의 임계 전압 분포 상한으로 설정되는 비휘발성 반도체 기억장치.
제 8 항에 있어서, 상기 비휘발성 메모리 셀은 그의 임계 전압 분포에 대해 적어도 2개의 상태를 가지며,

상기 레퍼런스 셀의 임계 전압은 상기 비휘발성 메모리 셀의 임계 전압이 높은 상태의 임계 전압 분포 하한으로 설정되는 비휘발성 반도체 기억장치.
제 1 항에 있어서, 상기 레퍼런스 셀에 접속된 상기 센스 회로에 의해 검출된 신호를 상기 메모리 셀 어레이를 구성하는 비휘발성 메모리 셀의 센스 종료 신호로서 이용하기 전에 상기 검출된 신호를 지연시키는 지연 수단을 포함하는 비휘발성 반도체 기억장치.