JP3574322B2 - 不揮発性半導体メモリの冗長方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体記憶装置、特に、冗長機能を有する仮想接地メモリアレイ浮遊ゲート型不揮発性半導体メモリセルに関する。
【0002】
【従来の技術】
最近、高集積化を目指した仮想接地型のフラッシュメモリが注目されている。
例えば、「A New Cell Structure for Sub−quarter Micron High Density Flash Memory」(IEDM Techinical Digest,pp269−270,1995)や「ACT型フラッシュメモリのセンス方式の検討」(電気情報通信学会信学技報、ICD97−21,p37,1997)で発表されたACT(Asymmetircal Contactless Transistor)型フラッシュメモリが挙げられる。
【0003】
図8にACT型フラッシュメモリセルの断面構造図を示す。メモリセル(記憶素子)の構造は、P型ウエル1上にN型不純物による所定間隔を設けてドレイン2とソース3A、3Bが形成され、ドレイン2とソース3A、3Bの間隙上にはゲート電極を印加する制御ゲート4を設けている。制御ゲート4は、コントロールゲート5と層間絶縁膜6とフローティングゲート7とトンネル酸化膜8を積層状に設けている。このセルの特徴はフローティングゲート直下のドレイン2サイドとソース3サイドでドナーの濃度が異なる点である。
【0004】
ACT型フラッシュメモリは、データの書込み(以下、プログラムという)、及びデータの消去(以下、イレースという)の動作にFNトンネル現象を用いており、データストレッジ型のものとして利用されると予想される。
ACT型フラッシュメモリではシリアルでのデータの読込み(以下、リードという)、プログラム(ベリファイ)の高速化が重要となる。例えば、フラッシュメモリのアレイ構造としてはNAND型、AND型等が挙げられる。これらのアレイ構造は、リード、プログラム(ベリファイ)などの動作をワード線1本単位で行っており、つまり、ワード線1本当たりを同時にセンスし、データを確定することを可能とすることで高速化が図られている。
【0005】
また、ACT型フラッシュメモリは、アレイ構成が図10に示すように仮想接地型なので、他のメモリセルの読み出しの影響等を考慮すると、4サイクルないし8サイクル(4ビットに1つのセル、8ビットに1つのセル)の読み出し動作が必要である。この方式の読み出し方法を図10を用いて説明する。
【0006】
図10では説明を簡略するためにワード線(行線)をWL0かWL2の3本を示しており、ビット線(列線)はBL0からBL8の9本を示している。
例えば、4サイクルの読み出しを行なう場合には、1サイクル目で図10の○印のセルM1,M5の読み出しには該セルM1,M5に接続するビット線を1(V)と0(V)とし、読み出しを行わないセルに接続するビット線は0(V)とする。よって、BL0からBL8には順に”1、1、0、0、1、1、0、0、1”(V:ボルト)の電圧印加を行なこととなる。
前記読み出し手法によれば、仮想接地であっても他のメモリセルへの影響がなく読み出しが可能となる。
【0007】
一方、このようなメモリデバイスでは、歩留りを向上させるために必要不可欠な技術の1つとして冗長技術がある。最初に、従来のNOR型アレイのフラッシュメモリのビット線不良について図11をもとに説明する。挙げられる不良は以下の通りである。
X1.ビット線オープン
X2.ビット線とソース線(共通ソース)のショート
X3.ビット線とビット線のショート
X4.ビット線と基板とのショート
【0008】
図11は従来のNOR型アレイ構成のフラッシュメモリ回路の一部であり、図示しないページバッファをもち、各ワード線WL1、2、3の一本単位でプログラムをする。また図13に示すように各ビット線BL0からBL4の各1本毎にセンスアンプSA1からSA4が付加されている。また、冗長アレイ9を設けている。
このNOR型アレイ構成のリード(ベリファイ)動作は、「32Mb AND型フラッシュメモリ」(電気通信学会集積回路研究会信学技報ICD95−39、p63(1995))で示されている。
まず、すべてのビット線BLをプリチャージし、次にワード線WLを立ち上げ、リファレンス電圧と比較し、データを決定する。つまり、ラッチ型のセンスアンプSAにデータがラッチされる。このデータはカラムデコーダ10により順次選択され、図示しない出力バッファーへ出力される。
【0009】
前記したようにNORアレイタイプのフラッシュメモリでセンスアンプSAにデータがラッチされる場合、もしX1、X2、X4のような欠陥があるアレイは,誤ったデータは1本のビット線につながるセルアレイのみである。例えば、X1、X2の欠陥の場合は、ビット線BL0につながるセンスアンプSA0が誤ったデータとなり、X4の欠陥の場合には、ビット線BL1につながるセンスアンプSA1のものが誤ったデータとなる。
【0010】
一方、X3のような欠陥の場合には、ビット線BL1とBL2の2つのビット線につながるセンスアンプSA1、SA2が誤ったデ−タとなる。
前記X1からX4の欠陥をもつアレイで、ビット線を冗長する場合、データをラッチしたセンスアンプSAから図示しない出力バッファーへ転送する際、誤ったデータを記憶したセンスアンプSAがカラムデコーダ10から選択される時のみ、冗長アレイ9のデータを読み出すようにすればよい。この場合、不良ビット線につながるメモリセルのしきい値状態が低い場合でも、高い場合でも他のメモリセルのセンスへの影響はない。
【0011】
以上説明したように従来の半導体メモリの冗長は、不良ビット線に関するものについて冗長を行うものであった。特許公報第2600435の従来例の説明及び特開平7−230700でも不良ノード(ワード線、ビット線)についての置き換えは、不良ビット線(そのソース線)とのみ行うことが示されている。
【0012】
【発明が解決しようとする課題】
ところが仮想接地型のフラッシュメモリでは、上記のような不良ノードのみを冗長メモリセルの接続したノ−ドに置き換えることのみでは不良アレイの修正はできない。
以下、仮想接地型ののフラッシュメモリのビット線不良について説明する。この場合の不良は以下のものがある。
X1.ビット線オープン
X3.ビット線とビット線のショート
X4.ビット線と基板とのショート
ここで従来のNOR型のアレイで用いていた冗長を行った場合の問題点について図12から図14により説明する。
【0013】
図12は、(A)にメモリアレイの構成と欠陥を示しており、(B)にX1に示すビット線オープンの欠陥の場合のメモリM0からM3の読み出しの影響を示している。
ビット線のオープンの欠陥が、ビット線BL2に生じ、ワード線WL0につながるメモリセルを読み出すものとする。
【0014】
まず、メモリセルM0のデータを読み出す場合、各ビット線に印加する電圧はBL0、BL3、BL4、BL7、BL8は1V、BL1、BL2、BL5、BL6は0Vを印加する。この状態を図14(B)に示す。メモリセルM0、M1、M2のしきい値が図9に示すような低い状態の場合(1(V)以下)を考える。ビット線BL2の電圧は、フローティング状態なので0Vをドライブできず、ビット線BL3に印加された1Vがしきい値の低いメモリセルM2を介して、ビット線BL2更にBL1に印加され、BL1が正常な値である0Vよりも上昇することとなる。結果として、メモリセルM0はしきい値の高いセルと判定されてしまう。
【0015】
メモリセルM1のデータを読み出す場合、各ビット線に印加する電圧は、図12(B)に示す通りである。この場合は、ビット線BL2がフローティング状態なのでBL2では0Vがドライブできず読み出すことが出来ない。
【0016】
メモリセルM2のデータを読み出す場合、図12(B)に示す各ビット線に印加する電圧から判るように、センスノード(BL2)がフローティング状態なので読み出すことが出来ない。
【0017】
メモリセル3のデータを読み出す場合、各ビット線に印加する電圧は、図12(B)に示す通りであり、メモリセルM2のしきい値が低い状態で、読み出すべきメモリセルM3のしきい値が高い状態の場合、ビット線BL2には1Vがドライブできず、更にBL3からしきい値の低いM2を介して電圧が加わり、BL3の電圧は低下する。したがって、メモリセルM3のしきい値は低い状態であると判定され、誤読み出しが生じる。
【0018】
以上示したように、従来の単なる冗長方式では、1ビット線のオープンが生じた場合、ビット線4本につながるメモリセルが誤まったデータとなってしまう。
【0019】
次に図13(A)に示すビット線間ショート(欠陥「X3」)が、BL3とBL4間に生じ、ワード線WL0につながるメモリセル群を読み出すものとする。各メモリセルの読み出しを行なう場合の電圧印加状態を図13(B)に示す。
【0020】
メモリセル0を読み出す場合、BL3とBL4は1Vで同電位なので影響はない。
【0021】
メモリセル1を読み出す場合、BL3には0V、BL4には1Vが印加される。メモリセル1、2がしきい値の低いセルとすると、BL3とBL4はショートしているのでBL3の電位は上昇し、BL2も同時に正常アレイの場合より上昇する。結果として、メモリセル1はいきい値が高いセルと判定されることになる。
【0022】
メモリセル2を読み出す場合は、BL3、BL4は共に0Vが印加され、欠陥の影響なく読み出せる。
【0023】
メモリセル3を読み出す場合は、センスノードと0Vを印加するノードが短絡しているでデータを正確に読み出すことは出来ない。
【0024】
メモリセル4を読み出す場合は、メモリセル2、メモリセル3がしきい値が低く、読み出すべきメモリセル4のしきい値が高いとき、センスノードBL4がBL3と短絡していることから、BL3のノードの低下が直接影響し(正常なアレイでのノードより低下する。)、センスノードBL4の電圧低下を招き、結果として、メモリセル4のしきい値は低いと判定され、誤読み出しが生じる。
【0025】
メモリセル5を読み出す場合、BL3、BL4にはそれぞれ0V、1Vが印加される。メモリセル4のしきい値が低く、読み出すべきメモリセル5のしきい値が高い場合、BL3とBL4はショートしているのでBL4の電位は低下し、BL5のノードも正常アレイの場合より低下する。結果として、メモリセル5のしきい値は低いと判定され、この場合も誤読み出しが生じる。
【0026】
また、メモリセル6、7の読み出しについてはこの読み出し方法では影響なく正常に読み出せると考えられる。
【0027】
次に図14の(A)に示すビット線と基板間ショート(欠陥「X4」)がBL2と基板間に生じ、ワード線WL0につながるメモリセル群を読み出すものとする。各メモリセルの読み出しを行なう場合の電圧印加状態を図14(B)に示す。この場合、読み出しが正常に行なえない場合は、2パターンある。1つはメモリセル2の読み出しであり、これはセンスノードが基板とショートしているので正常に読み出すことが出来ない。
【0028】
一方、メモリセル3の読み出しにおいては、メモリセル2のしきい値が低く、読み出すべきメモリセル3のしきい値が高い場合、BL2は基板とショートしているので、BL2の電圧は低下し、BL3の電圧も低下し、結果としてしきい値が低いセルと判定され、誤読み出しが生じる。
【0029】
以上説明したように、仮想接地型のフラッシュメモリで、ビット線に欠陥が生じた場合は、欠陥ビット線以外につながるメモリセルの読み出しにも影響を与え、欠陥ビット線についての冗長のみでは完全ではなく、多くのビット線を置き換える必要性が生じることになる。
【0030】
本発明は、前記の問題点を解消するためになされるものであって、効率よく仮想接地型のフラッシュメモリの冗長を行なう方法及び装置を提供することを目的とする。
【0031】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、次の構成を有する。
本発明は、制御ゲートとドレインとソースを有し、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタがアレイを形成するように行と列に配置され、行を構成する各浮遊ゲート電界効果トランジスタの制御ゲートが行線により接続され、列を構成する各浮遊ゲート電界効果トランジスタのドレインまたはソースを列線にて接続する仮想接地型のアレイを有する不揮発性半導体メモリにおいて、少なくとも前記アレイの行線数と同数の浮遊ゲート電界効果トランジスタを冗長用列線に接続した浮遊ゲート電界効果トランジスタを用意し、欠陥箇所の領域を電気的に分離するために、列線に生じた欠陥が列線オープンであった場合には、前記列線に隣接する少なくとも2列の浮遊ゲート電界効果トランジスタのしきい値を、列線に生じた欠陥が隣接する列線間ショートであった場合に、前記列線に隣接する少なくとも3列の浮遊ゲート電界効果トランジスタのしきい値を、列線に生じた欠陥が列線と基板間のショートであった場合には、前記列線とドレインが接続する浮遊ゲート電界効果トランジスタのしきい値をそれぞれ高い状態とする消去動作を行うとともに、前記しきい値を高い状態とした浮遊ゲート電界効果トランジスタの列数と同数の冗長列線に接続した冗長用浮遊ゲート電界効果トランジスタをメモリとして用いることを特徴とする不揮発性半導体メモリの冗長方法である。
【0036】
本発明は、制御ゲートとドレインとソースを有し、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタがアレイを形成するように行と列に配置され、行を構成する各浮遊ゲート電界効果トランジスタの制御ゲートが行線により接続され、列を構成する各浮遊ゲート電界効果トランジスタのドレインまたはソースを列線にて接続する仮想接地型のアレイを有する不揮発性半導体メモリにおいて、冗長用列線に少なくとも前記アレイの行数個の前記浮遊ゲート電界効果トランジスタを接続した冗長用メモリと、前記列線に接続する浮遊ゲート電界効果トランジスタのしきい値を高めるためのイレースする手段と、冗長用列線に接続する浮遊ゲート電界効果トランジスタをメモリとして使用可能とする手段とを有する不揮発性半導体メモリの冗長装置である。
【0037】
本発明によれば、欠陥列線に接続される少なくとも1列の浮遊ゲート電界効果トランジスタをすべてしきい値を高い状態とすることで、仮想接地型のアレイを有する不揮発性半導体メモリの欠陥列線による影響を最小限に減らすことができる。それに伴い欠陥列線接続された浮遊ゲート電界効果トランジスタの変わり使用する冗長列線に接続した冗長用浮遊ゲート電界効果トランジスタも最小限に減らすこととなる。
【0038】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線オープンの欠陥が生じた場合に、欠陥列線に接続される少なくとも2列の浮遊ゲート電界効果トランジスタをすべてしきい値を高い状態とするとともに、同数の冗長用浮遊ゲート電界効果トランジスタに動作を切り替えることで冗長が可能となり、単に列線オープンの欠陥が生じた場合に影響を受ける浮遊ゲート電界効果トランジスタ列に対応する列数の冗長用浮遊ゲート電界効果トランジスタ列によりも少ない列線数の冗長用浮遊ゲート電界効果トランジスタを用意することで冗長が可能となる。
【0039】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線間ショートの欠陥が生じた場合に、欠陥列線に接続される少なくとも3列の浮遊ゲート電界効果トランジスタをすべてしきい値を高い状態とするとともに、同数の冗長用浮遊ゲート電界効果トランジスタに動作を切り替えることで冗長が可能となり、単に列線間ショートの欠陥が生じた場合に影響を受ける浮遊ゲート電界効果トランジスタ列に対応する列数の冗長用浮遊ゲート電界効果トランジスタ列によりも少ない列線数の冗長用浮遊ゲート電界効果トランジスタを用意することで冗長が可能となる。
【0040】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線と基板間ショートの欠陥が生じた場合に、欠陥列線に接続される少なくとも1列の浮遊ゲート電界効果トランジスタをすべてしきい値を高い状態とするとともに、同数の冗長用浮遊ゲート電界効果トランジスタに動作を切り替えることで冗長が可能となり、単に列線と基板間ショートの欠陥が生じた場合に影響を受ける浮遊ゲート電界効果トランジスタ列に対応する列数の冗長用浮遊ゲート電界効果トランジスタ列によりも少ない列線数の冗長用浮遊ゲート電界効果トランジスタを用意することで冗長が可能となる。
【0042】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。尚、前記した従来技術と同一構成については同一符合を付して説明を省略する。
〔第1の実施形態〕
第1の実施の形態は図8に示した仮想接地型のフラッシュメモリを用いる。尚、前記した従来技術と同一構成については同一符合を付して説明を省略する。
前記したようにセル構造は、フローティングゲート7を含むFETトランジスタが基本構造である。このセル4の特徴はフローティングゲート7直下のドレインサイド2とソースサイド3でドナーの濃度が異なるる点である。図9に示すセル4の動作原理を表1に示す。
【0043】
【表1】
【0044】
ACT型フラシュメモリへのプログラムは、コントロールゲート5に負の電圧(例えば−8V)、ドレイン2に正の電圧(例えば4V)、ソース3には正の電圧(例えば4V)もしくはopen、1Vが印加される。するとドレイン2のサイドでFNトンネル現象が発生し、しきい値は低下する。また、このセルでは基本的に、ソース3のサイドの印加電圧に対して鈍感で4Vではプログラムされない。
【0045】
同様にイレースは、ドレイン2、ソース3、p形ウエル1に負の電圧(例えば−8V)を印加し、さらにコントロールゲート7に正の電圧(例えば10V)を印加する。これにより、チャネル層11から電子がフローディングゲート7へ注入され、しきい値が高くなる(図9参照)。
【0046】
また、リードはドレイン2に1V、ソース3に0Vを印加し、セル4に流れる電流により、データを読み出す手法である。これらの構造および動作原理の詳細な内容は前記した「A New Cell Structure for Sub−quarter Micron High Density Flash Memory 」(IEDM Techincal Digest, pp269−270, 1995)や「ACT型フラッシュメモリのセンス方式の検討」( 電気情報通信学会信学技報、ICD97−21,p37,1997) に示されている。これを説明することは、本質的でないので、ここでは、これ以上は述べない。
【0047】
図1に本発明を実現するためのメモリアレイ12を示している。
図1中では、セル4がメモリアレイ12を形成するように行と列に配置され、行を構成する各浮遊ゲート電界効果トランジスタの制御ゲートが行線( ワ−ド線)WL0,WL1,WL2により接続され、列を構成する各浮遊ゲート電界効果トランジスタのドレイン2またはソース3を列線(ビット線)BL0からBL8にて接続する仮想接地型のアレイ12を形成している。
また少なくとも前記アレイ12の行線数と同数の浮遊ゲート電界効果トランジスタを冗長用列線に接続した冗長アレイ12Bを備えている。
【0048】
図2に本発明を実施するための回路図を示す。この回路動作について、まず不良ビットがなく冗長アレイ回路12Cを用いない場合について述べる。
セル4へのプログラムを行なうとき、最初に信号pgopが“low”レベルになり、信号rdenが“H”レベルとすることですべてのラッチ回路13のデータを“low”とする。このとき、信号blspは、“low”レベルになる。つづけて、信号pgopを“high”とする。次に、信号dataからデータが入力され、bitsel0、bitsel1、bitsel2、bitsel3の順でデータがラッチ回路la1、la2、la3、la4へトランスファーされる。例えば、メモリセルM0のプログラムデータが“1”の場合、信号dataは“high”レベルになり、bitsel0が“high”となり、ラッチ回路la1に“high”がラッチされる。
【0049】
一方、メモリセルM1のプログラムデータが“0”の場合、信号dataが“low”レベルになり、bitsel1が“high”となり、ラッチ回路la2に“low”がラッチされる。このように、データがトランスファーされる。
【0050】
プログラムパルス印加は、vppが所定のプログラム電圧、例えば4Vになり、BL0が4V、BL1がopen状態になる。結果としてM0はプログラムされ、しきい値は低下し、M1はプログラムが阻止され、しきい値は高い状態が保たれる。
【0051】
リードは、上記したように、4サイクルで読み出しを行なう。リードを行なう場合、信号pgopを“high”、信号rdenを“low”とし、ラッチ回路13のリセットを行なう。リセット終了後、信号rdenを“high”とする。信号preを“high”レベルとして、読み出すセル4のビット線BLにプリチャージを行なう。このとき、信号blspは2V程度である。
【0052】
M0のメモリセルを読み出す場合、各信号pres0、pres3は1V、pres1、pres2は0Vになり、BL0は1Vがプリチャージされる。プリチャージが終了すると信号preが“low”になる。もし、メモリセルM0のしきい値が低い場合、メモリセルを通して、電荷がディスチャージされ、BL0及びセンスノードが低下し、“low”レベルラッチされる。一方、メモリセルM0のしきい値が高い場合、BL0及びセンスノードは低下せず、“high”がラッチされる。
【0053】
メモリセルM1、M2、M3の読み出しの時のpresの印加電圧条件を表2にまとめる。
【0054】
【表2】
【0055】
前記した表2のように電圧を印加し、メモリセルのデータをセンス回路にラッチされ、データは、bitsel0、bitsel1、bitsel2、bitsel3を順次“high”レベルとし、出力バッファーへデータは出力される。
【0056】
このメモリセル4のイレースは、ブロック内のすべてのワード線WLを正の高電圧(例えば10V)、ビット線BL、基板1を負の電圧(例えば−8V)を印加し、ブロック内のすべてのメモリセル4をしきい値の高い状態とする。
【0057】
次に、このアレイ12で冗長アレイ回路12Cを用いた場合について述べる。図1にX1の位置がopen状態の不良である場合、まず、アレイ12は全てイレース、つまり、しきい値を高い状態とする。イレースは、ブロックイレース、つまり、図1中のすべてのワード線WL0〜WL2を正の電圧(例えば10V)、また全てのビット線BL0〜BL8、基板1を負の電圧(例えば−8V)に印加する。
【0058】
ここで、X1の位置でビット線がopen状態になったとしてもBL1、BL3に負の電圧が印加されているので、隣接メモリセルM1,M2等を通してBL2にも負の電圧が出力され、BL2につながるメモリセル4はイレースされる。ここで図1に示すようにBL1とBL2につながるメモリセル4をプログラム、リードを行なう間、全て高い状態としておく。不良セルとして扱うのは、BL1とBL2につながるメモリセルのみとすることが可能となる。
【0059】
上記したようにBL1とBL2につながるメモリセルM1,M2等をしきい値を高い状態で残しておくことにより、例えばM1のメモリセルの読み出しが正常に行なえるようになる。
尚、メモリセルM1,M2のデータは冗長回路12Cに代替して格納されている。
【0060】
M0の読み出しでは、M1がしきい値が高い状態なので、図12で示したBL3のビット線電圧の影響はなく、BL1の電位は上昇せずにセンス可能で、データは正常なものが得られる。また、M3を読み出す時、M2のメモリセルのしきい値が高い状態なので、BL3の電圧は低下せず、データを正常にセンス可能である。
【0061】
以上説明したようにビット線オープンの不良が生じた時、メモリセル4のしきい値を高い状態とせずに単に冗長回路12Cを使用する場合より、冗長のために置き換えに必要なビット線数は半分になる。
【0062】
次にビット線BL3とBL4間のショートの欠陥が発生した場合について図3を用いて説明する。この場合では、図3に示すように、BL2、BL3、BL4につながるメモリセルのしきい値を高い状態としておけばよい。
イレース時にBL3とBL4がショートしているので、BL3、BL4には負の電圧が印加され、BL2、BL3、BL4につながるメモリセルをイレースし、しきい値を高い状態とすることが可能である。この場合、BL2、BL3、BL4の3ビットにつながるメモリセルは不良ビットとなる。
他のメモリセルの読み出しは、欠陥による影響なく正常に読み出すことが可能である。
【0063】
以上説明したように、ビット線間のショートの不良では冗長に必要なビット線は3ビット線で、図13に示した従来のメモリセルのしきい値を高い状態とせずに単に冗長回路12Bを使用する場合に必要であった4本のビット線と比較して、ビット線が1本少なくなることとなる。
【0064】
また、ビット線と基板のショートである欠陥が生じた場合について図4を用いて説明する。図4では、図示13で示しているようなBL2につながるメモリセルをしきい値の高い状態としておくことでのメモリセルM3の読み出しを行なう際のBL3の電圧降下は生じず、冗長に必要なビット線は1本でよいこととなる。よって、従来のメモリセルのしきい値を高い状態とせずに単に冗長アレイ12Bを使用する場合に必要であった交換するビット線が2本であった場合に比較して、ビット線を1本少なくできることとなる。
【0065】
次に不良ビットにつながるメモリセル4のしきい値を高い状態としておく手段を図2より説明する。
イレースは、これまで説明したようにブロック単位で行なわれ、各不良ビット線が存在しても、イレースし、しきい値を高めることができる。しきい値を高い状態でプログラムを行なう場合、例えば、ビット線オーップンのような不良モードがBL2で生じた場合、BL1とBL2につながるメモリセルをしきい値を高い状態で残しておく必要がある。
【0066】
プログラム動作について以下説明する。プログラム時、最初に信号pgopを“high”状態、信号rdenを“high”状態、信号blsp、信号preを“low”状態とする。これにより、データラッチ回路13はリセットされ、信号pgopを“high”状態にする。
【0067】
次にデータのが転送がおこなわれ、この例だと、bitsel0が“high”状態になり、ラッチ回路la1にデータがトランスファーされる。一方、bitsel1、bitsel2は、ビット線bl1,bl2が冗長されるので図示しないマッチ回路からmcd信号が“high”状態が出力され、図中のbitsel1、bitsel2は“low”状態のままに維持される。このとき、冗長回路13Cの方でbitsel1、bitsel2に対応したbitselが“high”状態になり、データはそちらの方へトランスファーされる。
次に、bitsel3が“high”状態になり、ラッチ回路la4にデータがラッチされる。
【0068】
以上説明した動作により、la1、la2は“low”レベルにデータがラッチされていることになり、プログラムパルス印加時には、ビット線BL1とBL2にはプログラム阻止電圧が出力され、M1、M2はしきい値が高い状態が保たれる。また、ビット線BL1とBL2にはプログラム阻止電圧を確実に出力することで、消費電力の低減にも寄与する。
【0070】
このように、不良ビットに隣接するメモリセルをしきい値が高い状態とすることにより、仮想接地アレイ12での冗長において、誤読み出しが生じるメモリセル数を減少させ、冗長に必要なビット線数を減少させ、レイアウト面積の減少、消費電力の低減を実現する。
【0071】
〔第2の実施形態〕
第2の実施形態で用いるメモリセルの構造を図5に示す。図5に示すフラッシュメモリは、スプリットゲート型のフラッシュメモリ14である。
例えば、「A 5V−only 16M flash Memory useing a contactless Array of source−side injection cells」(1995 Symposium on VLSI circuits Digest of Technical Papaers,p78)で示されてものである。セル14を多ビット書き込み用とする印加電圧を表3に示す。
【0072】
【表3】
【0073】
プログラム時、各端子の電圧は表3に示すような電圧を印加し、図5に示すソースサイド16でホットエレクトロンが発生し、フローティングへ電子が注入され、しきい値が高められる。
【0074】
一方、イレースはドレインサイド15でFNトンネル現象が発生し、フローティングゲート7から電子を引き抜く。リードはソースサイド16に1Vをチャージし、データをリードする方式である。
【0075】
図6に、フラッシュメモリ14のアレイ17を示す。この場合、ビット線BL0に、メモリセルM0のソースサイド16が接続されている。またアレイ構成は仮想接地型である。これのカラム系の回路を図7に示す。
【0076】
図7に示す回路の冗長を用いていない場合の動作について述べる。まず初めに、ラッチ回路lb1にデータをトランスファーする。これは、第1の実施形態で用いた方式と同じである。この時、erresetを“high”状態、blspを“low”状態、pgenを“low”状態、erenをプログラム電圧レベル(例えば5V)とする。
次に、Vpp端子をプログラム電圧レベル(例えば5V)まで上げ、続けてpg3をプログラム電圧レベル+Vth(n−MOSトランジスタのしきい値)まで上昇させることにより、もし、ラッチ回路lb1に“high”がラッチされており、セルM0をプログラムする場合、BL0に5Vが出力する。この時BL1は0Vで、さらに、CG0、WL0をそれぞれ、12V、2Vとすることにより、セルM0に電流が流れ、ソースサイド16でホットエレクトロンが発生し、セルM0のしきい値は上昇する。
【0077】
一方、ラッチ回路lb1に“low”がラッチされており、プログラムを阻止する場合、セルには電流が流れず、しきい値は低い状態が保たれる。
メモリセルM0のプログラムが終了すると、次にサイクルではpg3が“low”状態になり、pg2が“high”状態でメモリセルM1のプログラムを行う。続けてM2、M3の順にプログラム2を行い、全セルのプログラムは上記4サイクルで行う。これは、ソースサイドインジェクションを用いた場合、1セルのプログラムの電流が20μAと比較的大きいので1度のサイクルで書き込めるビット数は512個程度である(この場合のプログラム電流は合計約10mA程度)。
【0078】
このメモリのイレース方式は、errestを“low”状態、blspを“low”状態、erenを“low”状態、pgenをイレース電圧レベル(例えば5V)とする。次に、信号dataを“high”状態とし、bitselを順に“high”レベルとし、“high”をラッチ回路へラッチしていく。終了後、pg3、pg2、pg1、pg0をイレース電圧レベル+Vthとすることで各ビット線には5Vが出力され、ドレインサイド15から、電子が引き抜かれ、しきい値は低下する。またリードの方式は基本的には、第1の実施の形態で示した方法と同じである。
【0079】
次に、アレイ17内にビット線不良が存在し、冗長を用いた場合について述べる。例えば、メモリM0にデータ“0”(プログラム)、M4がデータ“1”(プログラム阻止)、BL2がopen状態であるとする。これにより、メモリセルM1、M2及びBL1、BL2につながるメモリセルは全てしきい値の高い状態とする。
最初に、ラッチ回路にデータをトランスファーする。この場合、data線は“high”レベル、bitsel0が“high”レベルになる。これにより、ラッチ回路la:0には“high”レベルがラッチされる。
次に、BL1は、冗長され、置き換えられているので、図示しないマッチ回路でデータがマッチされ、mcdが“high”レベルで、カラムデコーダ10がdisableになり、bitsel1は“low”となる。
【0080】
一方、この時、図示しない冗長用のデコーダではbitselが選択され、それに対応するラッチ回路lbにデータがラッチされる。BL2のものでも同様の動作が繰り返される。BL3は冗長されていないので、lb3にはデータがトランスファーされる。続けて、プログラムパルスを印加する。この動作については、冗長がない場合に説明した動作と同じなのでここでは説明しない。この時、冗長されたBL1、BL2は0Vが出力され、プログラムがされないようになる。
【0081】
一方、イレースは、最初に、しきい値の低いセルのしきい値を高める動作を行う。この動作は通常の方式ではホットエレクトロンを用いる方式で行うが、本発明では、チャネル層からFNトンネル現象を用いてフローティングゲート7に電子を注入し、しきい値を高める手法を用いる。これは、pg0、pg1、pg2、pg3、preを“low”レベル状態とし、全てのコントロールゲート5を18V程度まで高めることにより達成可能である。これにより、例え、前記したビット線オープン、ショートのようなビット線欠陥が生じたとしても、全てのメモリセルのしきい値を高めることが出来る。
【0082】
つぎに、erresetを“low”としてラッチ回路13Bのデータを全て“low”レベルとする。次に、dataを“high”レベルとして、bitsel0を“high”レベルになり、lb0には“high”がラッチされる。
一方、BL1は冗長されているので、図示しないマッチ回路でmcdが“high”レベルとなり、カラムデコーダ10はオープンしないのでla:1は“low”レベルが保たれる。
一方冗長用のカラムデコーダ回路 では“high”レベルとなり、“high”レベルがラッチされる。またBL2についても同様で、BL3では冗長が用いられていないので“high”レベルがラッチされる。
つぎに、イレースパルスをビット線に印加する。この方法は冗長がない場合と同じ動作である。異なる点は、冗長されているビット線はフローティング状態で、イレースされない。したがって、M1とM2はしきい値の高い状態が保たれる。
【0083】
リードは、基本的に実施例1で述べた方式と同じであり、上記示したように不良ビット線につながるメモリセルをしきい値の高い状態とすることで冗長用のビット線数を減少でき、冗長アレイの面積を減少させることが可能である。
以上説明した第2の実施形態によっても、第1実施の形態と同様な効果を得ることができる。
【0084】
なお、前記の実施の形態では本発明の好適例を説明したが、本発明はこれに限定するものではないことはもちろんである。
例えば仮想接地型のフラッシュメモリであれば本発明の効果を得ることができるものであり、そのタイプを限定するものではない。
また、前記の実施の形態の説明中では説明の便宜上列線、行線等を限定して説明しているがそれに限定するものではないことはもちろんである。
【0085】
【発明の効果】
以上説明した通り、本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリの欠陥列線による影響を最小限に減らすことができるので、冗長用浮遊ゲート電界効果トランジスタ列数を減少させ、チップ面積を減少させることができる。さらにコストの低減を図ることができる。
【0086】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線オープンの欠陥が生じた場合に、従来のメモリのしきい値を高めずに単に冗長用浮遊ゲート電界効果トランジスタ列を用いる場合にくらべ半数の冗長用浮遊ゲート電界効果トランジスタ列で対応可能となった。
【0087】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線間ショートの欠陥が生じた場合に、従来のメモリのしきい値を高めずに単に冗長用浮遊ゲート電界効果トランジスタ列を用いる場合にくらべ3/4の数の冗長用浮遊ゲート電界効果トランジスタ列で対応可能となった。
【0088】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線と基板間ショートの欠陥が生じた場合に、従来のメモリのしきい値を高めずに単に冗長用浮遊ゲート電界効果トランジスタ列を用いる場合にくらべ1/2の数の冗長用浮遊ゲート電界効果トランジスタ列で対応可能となった。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る仮想接地メモリアレイのビット線オープンの欠陥の場合の説明図である。
【図2】本発明の第1の実施形態に係る仮想接地メモリアレイの一部を示す回路図である。
【図3】本発明の第1の実施形態に係る仮想接地メモリアレイのビット線間のショートの欠陥の場合の説明図である。
【図4】本発明の第1の実施形態に係る仮想接地メモリアレイのビット線と基板間のショートの欠陥の場合の説明図である。
【図5】本発明の第2の実施形態に係るフラッシュメモリの断面図である。
【図6】本発明の第2の実施形態に係る仮想接地メモリアレイの説明図である。
【図7】本発明の第2の実施形態に係る仮想接地メモリアレイの一部を示す回路図である。
【図8】ACT型フラッシュメモリの断面図である。
【図9】ACT型フラッシュメモリのしきい値電圧の説明図である。
【図10】仮想接地メモリアレイの欠陥及び処理サイクルの説明図である。
【図11】NOR型フラッシュメモリアレイの一部を示す回路図である。
【図12】ACT型フラッシュメモリアレイのビット線オップンの欠陥が生じた場合のセルへの影響の説明図である。
【図13】ACT型フラッシュメモリアレイのビット線間のショートの欠陥が生じた場合のセルへの影響の説明図である。
【図14】ACT型フラッシュメモリアレイのビット線と基板間のショートの欠陥が生じた場合のセルへの影響の説明図である。
【符号の説明】
2 ドレイン
3 ソース
4 制御ゲート
5 コントロールゲート
6 層間絶縁膜
7 フローティングゲート
8 トンネル酸化膜
12 仮想接地型のアレイ
12B 冗長アレイ
12C 冗長アレイ回路
Claims (1)
- 制御ゲートとドレインとソースを有し、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタがアレイを形成するように行と列に配置され、行を構成する各浮遊ゲート電界効果トランジスタの制御ゲートが行線により接続され、列を構成する各浮遊ゲート電界効果トランジスタのドレインまたはソースを列線にて接続する仮想接地型のアレイを有する不揮発性半導体メモリにおいて、
少なくとも前記アレイの行線数と同数の浮遊ゲート電界効果トランジスタを冗長用列線に接続した浮遊ゲート電界効果トランジスタを用意し、
欠陥箇所の領域を電気的に分離するために、列線に生じた欠陥が列線オープンであった場合には、前記列線に隣接する少なくとも2列の浮遊ゲート電界効果トランジスタのしきい値を、列線に生じた欠陥が隣接する列線間ショートであった場合に、前記列線に隣接する少なくとも3列の浮遊ゲート電界効果トランジスタのしきい値を、列線に生じた欠陥が列線と基板間のショートであった場合には、前記列線とドレインが接続する浮遊ゲート電界効果トランジスタのしきい値をそれぞれ高い状態とする消去動作を行うとともに、
前記しきい値を高い状態とした浮遊ゲート電界効果トランジスタの列数と同数の冗長列線に接続した冗長用浮遊ゲート電界効果トランジスタをメモリとして用いることを特徴とする不揮発性半導体メモリの冗長方法。
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