JP2815077B2 - 半導体不揮発性記憶装置の使用方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体不揮発性記憶
装置の使用方法に関するものであり、特にその動作信頼
性向上に関する。

【０００２】

【従来の技術】今日、書き換え可能な不揮発性メモリと
してフラッシュ型Ｅ²ＰＲＯＭ（以下フラッシュメモリ
という）が知られている。図５にフラッシュメモリの１
セルであるフラッシュメモリセル５０を示す。フラッシ
ュメモリセル５０は、基板内に設けられたｐ形シリコン
ウエル２内にｎ⁺形ドレイン３及びｎ⁺形ソース４が設け
られる。ｐ形シリコンウエル２上にシリコン酸化膜１０
８が設けられる。さらに、シリコン酸化膜１０８上に導
電体で構成されたフローティングゲート１１２、シリコ
ン酸化膜１１３、コントロールゲート電極１１４が順に
設けられる。また、基板１１６とフローティングゲート
１１２に挟まれたシリコン酸化膜１０８は、薄膜に（厚
さ１０ｎｍ程度）に形成されている。

【０００３】上記のフラッシュメモリセル５０に対する
情報の書込および消去について説明する。情報”１”を
書込む場合、コントロールゲート電極１１４に１２Ｖ程
度の高電圧を印加するとともに、ドレイン３に７Ｖ程度
の電圧を印加し、かつソース４に接地電位を与える。ド
レイン３近傍で発生したホットエレクトロンは、シリコ
ン酸化膜１０８の電位障壁を飛び越えてコントロールゲ
ート、フローティングゲート１１２内に流入する。

【０００４】このように流入した電子により、チャネル
形成領域１１６にチャネルを形成させるのに必要なコン
トロールゲート電圧のしきい値が上昇する。すなわち、
現状態におけるフラッシュメモリセル５０のしきい値Ｖ
th1は、図６Ａに示すVthhとなる。この状態が、フラッ
シュメモリセル５０に情報”１”が書込まれた状態であ
る（以下書込状態という）。

【０００５】一方、フラッシュメモリセル５０に情報”
０”を記憶させる（消去する）場合、フローティングゲ
ート１１２に流入させた電子を、ソース４に戻してやれ
ばよい。フローティングゲート１１２とソース４間に、
情報の書込時とは反対方向の１２Ｖ程度の電圧を印加す
る。これにより、書込時とは反対方向の電界が発生し、
Ｆ−Ｎ（Fowler-Nordheim)トンネリングにより電子がソ
ース４に引戻される。このように電子が引戻されること
により、チャネル形成領域１１６にチャネルを形成させ
るのに必要なコントロールゲート電圧のしきい値が降下
する。すなわち、現在のフラッシュメモリセル５０のし
きい値Vth1は、同図Ａに示すVthLとなる。この状態が、
フラッシュメモリセル５０に情報”０”を記憶させた状
態である（以下非書込み状態という）。

【０００６】このように、フラッシュメモリセル５０の
しきい値Vth1は、同図Ａに示すように、書込状態はしき
い値電圧Vthh、非書込状態はしきい値電圧VthLとなる。

【０００７】次に、フラッシュメモリセル５０における
情報の読み出し動作を説明する。まず、コントロールゲ
ート電極１１４に、センス電圧Vsを印加する。センス電
圧Vsとは、同図Ａに示すように、書込状態のしきい値電
圧Vthhと、非書込状態のしきい値電圧VthLの中間の電圧
をいう。

【０００８】かりに、フラッシュメモリセル５０が書込
状態であれば、同図Ａに示すように、フラッシュメモリ
セル５０のしきい値電圧Vthhよりセンス電圧Vsの方が低
いので、チャネル形成領域１１６にチャネルが形成され
ない。よって、ドレイン３の電位をソース４の電位より
高くしても、ドレイン３とソース４間に電流が流れな
い。

【０００９】これに対して、フラッシュメモリセル５０
が非書込状態であれば、同図Ａに示すように、フラッシ
ュメモリセル５０のしきい値電圧Vthhよりセンス電圧Vs
の方が高いので、チャネル形成領域１１６にチャネルが
形成される。よって、ドレイン３の電位をソース４の電
位より高くすることにより、ドレイン３とソース４間に
電流が流れる。

【００１０】このように、フラッシュメモリセル５０に
おいては、読み出し時には、コントロールゲート電極１
１４に、書込状態と非書込状態の各々のしきい値電圧の
間の電圧であるセンス電圧Vsを印加することにより、チ
ャネル形成領域１１６にチャネルが形成されるか否かを
検出して、書込状態か非書込状態かを判断する。

【００１１】ところで、フラッシュメモリセル５０にお
いて記憶した情報を消去する場合、既に述べたように、
Ｆ−Ｎトンネリングによりフローティングゲート１１２
から、ソース４に電子を引戻すことにより行なってい
る。したがって、消去時間を正確に制御しないと、同図
Ａに示すような、フラッシュメモリセル５０のしきい値
電圧Vth1が、０V以下のVthLLになってしまう場合がある
（過剰消去される）。このような状態となると、フラッ
シュメモリセル５０は、デプレッション型トランジスタ
として動作することとなる。このような過剰消去がおこ
ると、フラッシュメモリセル５０をマトリックス状に配
置した場合に、つぎに述べるように、誤読み出しの問題
が生ずる。

【００１２】フラッシュメモリセル５０をマトリックス
状に配置したフラッシュメモリ６０の等価回路を図７Ａ
に示す。フラッシュメモリ６０の読み出しは次のように
して行なわれる。フラッシュメモリセルＣ１１を選択セ
ルとする場合は、ワードラインＷＬ１ｎにセンス電圧５
Ｖ、ソースラインＳＬに０Ｖ、読み出しを行なうセルＣ
１１に接続されたビットラインＢＬｎに２Ｖを印加する
とともに、ビットラインＢＬｎにセンスアンプを接続す
る。

【００１３】フラッシュメモリセルＣ１１が、書込状態
であれば、既に述べたようにチャネル形成領域１１６に
チャネルが形成されず、ドレイン３とソース４間に電流
が流れない。これに対して、非書込状態であれば、チャ
ネル形成領域１１６にチャネルが形成されドレイン３と
ソース４間に電流が流れ、これをビットラインＢＬｎに
接続したセンスアンプで読み取ればよい。

【００１４】ここで、フラッシュメモリセルＣ１３が過
剰消去されていた場合、フラッシュメモリセルＣ１３は
同図Ｂに示すような状態となる。この場合しきい値電圧
Vth1が、０Ｖ以下のVthLLになっている。したがって、
コントロールゲート電極５には０Ｖを印加しているにも
かかわらず、チャネル形成領域１１６にチャネルが形成
され、ソース４、ドレイン３間に電流が流れ、誤まった
情報が読み出されることとなる。

【００１５】さらに、消去時間を正確に制御したとして
も、つぎに述べるような理由により、過剰消去がおこる
場合がある。

【００１６】フラッシュメモリセル５０を複数組合わせ
たマトリックス回路１５を図８Ａに示す。フラッシュメ
モリセル５０を同図Ａに示すようにマトリックス状に組
合わせた場合、行方向、列方向に各コントロールゲート
電極１１４を接続するワードラインＷＬ１ｎ、ＷＬ２ｎ
・・・、ドレイン３を接続するビットラインＢＬｎ、Ｂ
Ｌｎ＋１・・・、全てのソース４を接続するソースライ
ンＳＬが設けられる。このように、全てのソース４が接
続されていることから、消去する際には、ソース４が接
続されているセルを一括消去することとなる。

【００１７】ここで、フラッシュメモリセル５０を構成
する各々の膜厚および寸法または合わせズレにより発生
するカップリング比のばらつき、さらに、トンネル酸化
膜であるシリコン酸化膜１０８のばらつきにより、Ｆ−
Ｎ電流量が変化する。したがって、消去時のしきい値電
圧Vth１が、ばらつきこととなる。すなわち、あるセル
のしきい値電圧が、図６Ａに示すしきい値電圧VthLとな
った時、別のセルの現在のしきい値電圧Vth1は、しきい
値電圧VthLより高い値を示すこととなる。

【００１８】このように消去の速度が各々のセルにより
異なることにより、すべてのセルを消去するためには、
消去の速度が遅いセルのしきい値電圧の値が、しきい値
電圧VthLと等しくなるまで消去動作をする必要がある。
その結果、消去の速度が速いセルのしきい値電圧は、し
きい値電圧VthLより低い値となる（過剰消去）おそれが
ある。

【００１９】このような、過剰消去セル発生による誤読
み出しの防止するため、つぎのような方法が提案されて
いる。第１の方法は、半導体装置内に消去制御回路を設
ける方法である。この方法は、まず消去前のしきい値電
圧を揃えるために、全ビットに書込を行なう。つぎに、
消去が最も早いセルでも決して過剰消去がおこらない範
囲の比較的短い消去パルスを印加するとともに、先頭ア
ドレスでベリファイを行なう。この動作を先頭アドレス
でベリファイＯＫとなるまで繰り返す。このように、各
々セルについて、しきい値電圧を監視しながら少しずつ
消去を行なう。第２の方法は、セル内のトンネル電流の
ばらつきを抑えることにより、消去速度のばらつきを防
止せんとするものである。消去動作において消去速度に
ばらつきが生ずるのは、フローティングゲート１１２と
基板との間にある凹凸が原因の１つである。この凹凸は
フローティングゲート１１２のリンの濃度が高ければ高
いほど多く発生する。したがって、フローティングゲー
ト１１２のリンの濃度を減らすことにより、セル内のト
ンネル電流のばらつきを抑えようというものである。

【００２０】第３の方法は、通常の消去の後、セルにホ
ットキャリアを注入することにより、セルのしきい値電
圧をある値に収束させる方法である。具体的に説明する
と、一旦、消去後、コントロールゲート電極５とドレイ
ン３に、ある電圧を一定時間印加する。これにより、過
剰消去されていれば、電子がフローティングゲート１１
２に流入し、消去不足であれば、フローティングゲート
１１２に正孔が、流入する。これにより、各々のセルの
しきい値電圧Vth1をある値に収束させることができる。

【００２１】

【発明が解決しようとする課題】しかしながら、上記の
ような過剰消去を防止して誤読み出しを防止する方法に
おいては、次のような問題があった。

【００２２】第１の方法では、周辺回路が複雑になり、
半導体装置に占める面積も増大し、コストアップとな
る。

【００２３】第２の方法では、各々のセルの膜厚および
寸法合わせズレにより発生するカップリング比のばらつ
きに対しては効力がない。

【００２４】第３の方法では、ホットホールの注入が必
要なため、トンネル酸化膜であるシリコン酸化膜１０８
の劣化が生ずる。また、消去後、一定時間セルに電流を
流してホットエレクトロンを発生させるため消費電力が
大きくなる。

【００２５】この発明は、上記のような問題点を解決
し、過剰消去のセルがあっても、誤った情報の読み出し
を防止できる半導体不揮発性記憶装置の使用方法を提供
することを目的とする。

【００２６】

【課題を解決するための手段】請求項１にかかる半導体
不揮発性記憶装置の使用方法は、読み出し希望ではない
メモリセルが接続されている制御用電極ラインには、過
剰消去されたメモリセルのしきい値電圧を超えない電圧
である読み出し禁止電圧を印加することを特徴とする。

【００２７】請求項２にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し禁止電圧は、過剰消去
されたメモリセルのしきい値電圧より大きな絶対値を持
つ電圧で、かつ書込み時とは逆の極性の電圧であること
を特徴とする。

【００２８】請求項３にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し禁止電圧は、さらにト
ンネル電流が発生しない電圧であることを特徴とする。

【００２９】

【作用】請求項１にかかる半導体不揮発性記憶装置の使
用方法においては、読み出し希望ではないメモリセルが
接続されている制御用電極ラインには読み出し禁止電圧
が印加される。したがって、読み出し希望ではないメモ
リセルが過剰消去されていたとしても、そのメモリセル
から電流が漏れることを防止できる。

【００３０】請求項２にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、過剰消去さ
れたメモリセルのしきい値電圧より大きな絶対値を持つ
電圧で、かつ書込み時とは逆の極性の電圧が印加され
る。したがって、読み出し希望ではないメモリセルが過
剰消去されて、しきい値電圧が書込み時とは逆の極性の
電圧になっていたとしても、そのメモリセルから電流が
漏れることを防止できる。

【００３１】請求項３にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、さらにトン
ネル電流が発生しない電圧が印加される。したがって、
読み出し希望ではないメモリセルが書込み状態であった
としても、誤って消去されることを防止できる。

【００３２】

【実施例】図１を参照して、本発明の一実施例によるフ
ラッシュメモリ４１の読み出し動作を説明する。図１は
フラッシュメモリセル５０をマトリックス回路に複数組
合わせたフラッシュメモリ４１の等価回路である。

【００３３】フラッシュメモリセル５０の構造は従来と
同様であるので説明は省略する。なお、本実施例におい
ては、ソース４、ドレイン３、シリコン酸化膜１０８、
フローティングゲート１１２、シリコン酸化膜１１３、
コントロールゲート電極１１４が、各々、第１領域、第
２領域、第１の絶縁膜、浮遊型電極、第２の絶縁膜、制
御用電極を構成する。また、ワードラインＷＬ１〜ＷＬ
４、ビットラインＢＬ１〜ＢＬ２、ソースラインＳＬ
が、各々、制御用電極ライン、第２領域ライン、第１領
域ラインを構成する。

【００３４】ワードラインＷＬ１〜ＷＬ４は、同一行に
配置された各フラッシュメモリセル５０について、コン
トロールゲート電極１１４を接続する。ビットラインＢ
Ｌ１、ＢＬ２は、同一列に配置された各フラッシュメモ
リセル５０について、ドレイン３を接続する。ソースラ
インＳＬは、マトリックスに配置した全てのフラッシュ
メモリセル５０について、ソース４を接続する。

【００３５】つぎに、フラッシュメモリ４１の読み出し
動作について説明する。セルＣ１２を読み出しを希望す
るセル（選択セル）とする場合は、ワードラインＷＬ２
にセンス電圧として５Ｖ、ビットラインＢＬ１に２Ｖ印
加するとともにセンスアンプを接続する。さらに、ワー
ドラインＷＬ１、ＷＬ３、ＷＬ４に読み出し禁止電圧−
２Ｖを印加するとともに、ビットラインＢＬ２をオープ
ンにする。

【００３６】なお、本実施例においては、読み出し禁止
電圧は、過剰消去されたメモリセルのしきい値電圧より
大きな絶対値を持つ電圧で、かつ書込み時とは逆の極性
の電圧として、−２Ｖを採用したが、過剰消去されたメ
モリセルのしきい値電圧を超えない電圧であれば、どの
ような電圧であってもよい。ここで、過剰消去されたメ
モリセルのしきい値電圧を超えない電圧とは、図６Ａに
示すβ１部分をいう。また、同図Ａに示す場合は、過剰
消去された場合のしきい値電圧VthLLが負の電圧である
場合であるが、過剰消去された場合のしきい値電圧VthL
Lが正の電圧である場合、読み出し禁止電圧は同図Ｂに
示すようにβ２部分となる。

【００３７】選択セルＣ１２の読み出し方法については
従来と同様である。すなわち、セルＣ１２が書込状態で
あれば、チャネル形成領域１１６にチャネルが形成され
ず、ドレイン３とソース４間に電流が流れない。これに
対して、非書込状態であれば、チャネル形成領域１１６
にチャネルが形成されドレイン３とソース４間に電流が
流れ、これをビットラインＢＬ１に接続したセンスアン
プで読み取ればよい。一方、読み出しを希望しないセル
（非選択セル）Ｃ１１について見てみると、ワードライ
ンＷＬ１に読み出し禁止電圧として−２Ｖを印加してい
るので、図２に示すように、コントロールゲート電極１
１４に読み出し禁止電圧である−２Ｖが印加される。こ
こで、セルＣ１１が過剰消去されていれば、しきい値電
圧Vth1は、０Ｖ以下のVthLLとなる（図６Ａ参照）。し
かし、コントロールゲート電極１１４には−２Ｖが印加
されているので、セルＣ１１のチャネル形成領域１１６
にチャネルが形成されず、ソース４、ドレイン３間に電
流が流れない。

【００３８】他の非選択セルＣ１３、Ｃ１４、Ｃ２１、
Ｃ２３、Ｃ２４についても同様である。なお、非選択セ
ルＣ２２については、ビットラインＢＬ２がオープンで
あるので、誤って読み出されることはない。

【００３９】このように、非選択セルが接続されている
ビットラインには、書込み時の電圧と逆の極性の電圧と
して読み出し禁止電圧を印加することにより、仮に、過
剰消去のセルがあったとしても、誤った情報が読み出さ
れることを防止できる。

【００４０】また、このような読み出し方法を採用した
ことにより、選択セルが情報”０”を記憶している場合
（消去時）のしきい値電圧を全体的に下げても、誤った
情報が読み出されることがない。したがって、書込み時
と消去時のしきい値電圧の差（メモリーウィンドゥ）を
大きくすることができ、より大きい電流を流すことがで
きる。すなわち、読み出し動作の速度向上を図ることが
できる。

【００４１】メモリーウィンドゥについて具体的に説明
する。図３Ａに、一般的なフラッシュメモリのしきい値
の分布状態を示す。この場合、メモリーウィンドゥα
は、約３Ｖである。しかし、本実施例における読み出し
方法を採用したことにより、同図Ｂに示すように、消去
時のしきい値電圧を全体的に下げることができる。すな
わちこの場合、メモリーウィンドゥαは、約４Ｖとな
る。

【００４２】このように、メモリーウィンドゥαが大き
くなることにより、ソースラインに同じ電圧を印加して
も、コントロールゲート電極１１４に印加するセンス電
圧との差を大きくでき、より大きな電流を流すことがで
きる。これにより、読み出し動作速度が向上する。さら
に、センス電圧の許容度も大きくなるので、多少センス
電圧が変動しても確実に読み出しができる。

【００４３】特に、消去時のしきい値電圧のばらつきは
チップ内で約３Ｖ程度となり、半導体記憶装置全体でみ
ると、そのばらつきはさらに大きくなるのでなおさらで
ある。

【００４４】［他の実施例］なお、読み出し電圧とし
て、トンネル電流が発生しない電圧を採用することによ
って、より信頼性の高い読み出しをすることができる。
トンネル電流が発生しない電圧について以下説明する。

【００４５】トンネル電流が発生する電圧とは、シリコ
ン酸化膜１０８と基板２間に書込時とは反対方向の電界
が発生し、書込み状態となっているセルについてＦ−Ｎ
トンネリングにより電子がソース４に引戻される電圧を
いう。すなわち、トンネル電流が発生しない電圧とは、
このようなＦ−Ｎトンネリングが発生しない電圧をい
う。

【００４６】図４において、同図Ａはフラッシュメモリ
５０の構造を示す原理図で、Ｂはその等価回路図であ
る。コントロールゲート電極１１４、フローティングゲ
ート１１２、ドレイン３、ソース４および基板２との間
に静電容量が生ずる。この状態の等価回路を同図Ｂに示
す。この場合、コントロールゲート電極１１４とフロー
ティングゲート１１２間の容量を容量Ｃ１、フローティ
ングゲート１１２とソース４間の容量を容量Ｃ２、フロ
ーティングゲート１１２とＰウェル２間の容量を容量Ｃ
３、フローティングゲート１１２とドレイン３間の容量
を容量Ｃ４とし、フローティングゲート１１２の電位を
Ｖｆｇ、ドレイン３の電位をＶ１、コントロールゲート
電極１１４の電位をＶ２とすると、Ｖ１，Ｖ２，Ｖｆ
ｇ，と容量Ｃ１，Ｃ２，Ｃ３，Ｃ４とは以下の関係にあ
る。

【００４７】 （V1−Vfg）・C4＝Vfg・（C2＋C3）＋（Vfg-V2）・C1 ・・・(１) (１)式より、Ｖｆｇは以下の式で与えられる。

【００４８】 Vfg＝（V2・C1＋V1・C4）／（C1+C2+C3+C4） ・・・(２) 一方、シリコン酸化膜１０８の膜厚をＴoxとすると、シ
リコン酸化膜１０８にかかる電界Ｅは、以下の式で表わ
される。

【００４９】Ｅ＝Vfg／Ｔox・・・（３） （２）（３）式より、電界Ｅは、 Ｅ＝（V2・C1＋V1・C4）／｛（C1+C2+C3+C4）・Ｔox｝・・・（４） で表わされる。

【００５０】（４）式より、 V2＝［｛（C1+C2+C3+C4）・Ｔox・Ｅ｝−V1・C4］／ C1・・・（５） となる。

【００５１】一般に、電界強度５ＭＶ／cm以上になると
Ｆ−Ｎトンネリングが発生するので、電界Ｅが、このよ
うな電界にならないようにＶ２の電圧を決定すればよ
い。

【００５２】例えば、容量Ｃ１とＣ１＋Ｃ２＋Ｃ３＋Ｃ
４の比が６：１０で、シリコン酸化膜１０８の膜厚が１
０nmである場合、電界強度５ＭＶ／cm以上になる電界Ｅ
は、約８．３Ｖとなるので、読み出し禁止電圧は−８．
３Ｖより小さい負の電圧とすればよい。

【００５３】このように、読み出し禁止電圧として、ト
ンネル電流が発生しない電圧を採用することによって、
誤消去を防止することができる。

【００５４】このように、フラッシュメモリセル５０を
構成する各々の膜厚および寸法合わせズレにより発生す
るカップリング比のばらつき、さらに、トンネル酸化膜
であるシリコン酸化膜１０８の質のばらつきにより、フ
ラッシュメモリセル５０をマトリックス状に配置した場
合に過剰消去が発生したとしても、上記各実施例におけ
る読み出し方法によって、誤読み出しを防止することが
できる。

【００５５】

【発明の効果】請求項１にかかる半導体不揮発性記憶装
置の使用方法においては、読み出し希望ではないメモリ
セルが接続されている制御用電極ラインには読み出し禁
止電圧が印加される。したがって、読み出し希望ではな
いメモリセルが過剰消去されていたとしても、そのメモ
リセルから電流が漏れることを防止できる。このため、
過剰消去のセルがあっても、誤った情報の読み出しを防
止できる。

【００５６】請求項２にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、過剰消去さ
れたメモリセルのしきい値電圧より大きな絶対値を持つ
電圧で、かつ書込み時とは逆の極性の電圧が印加され
る。したがって、読み出し希望ではないメモリセルが過
剰消去されて、しきい値電圧が書込み時とは逆の極性の
電圧になっていたとしても、そのメモリセルから電流が
漏れることを防止できる。このため、過剰消去のセルが
あっても、誤った情報の読み出しを防止できる。

【００５７】請求項３にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、さらにトン
ネル電流が発生しない電圧が印加される。したがって、
読み出し希望ではないメモリセルが書込み状態であった
としても、誤って消去されることを防止できる。このた
め、より信頼性の高い情報の読み出し方法を提供するこ
とができる。

【図面の簡単な説明】

【図１】フラッシュメモリ４１の等価回路を示す図であ
る。

【図２】過剰消去されたフラッシュメモリセル５０を示
す図である。

【図３】フラッシュメモリセル５０のしきい値電圧の分
布を示す図である。

【図４】フラッシュメモリセル５０の静電容量と印加す
る電圧の関係を示す図である。

【図５】フラッシュメモリセル５０の構造を示す図であ
る。

【図６】フラッシュメモリセル５０の書込時のしきい値
電圧Vthh、非書込状態のしきい値電圧VthL、センス電圧
Vs、過剰消去時のしきい値電圧VthLLを示す図である。

【図７】フラッシュメモリセル５０をマトリックス状に
組合わせた等価回路図および過剰消去したフラッシュメ
モリセル５０を示す図である。

【図８】フラッシュメモリセル５０をマトリックス状に
組合わせた図である。Ａは消去開始時であり、Ｂはセル
Ｃ14のみ消去速度が低下した場合における他のセルとの
関係を示す図である。

【符号の説明】

３・・・ドレイン ４・・・ソース ５・・・コントロールゲート電極 １０８・・・シリコン酸化膜 １１２・・・フローティングゲート ＷＬ・・・ワードライン ＢＬ・・・ビットライン ＳＬ・・・ソースライン

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】Ａ）〜Ｄ）を備えた半導体記憶装置の使用
   方法であって、 Ａ）a1)〜a6)を備え、マトリックス状に配置された不揮
   発性メモリ、 a1)第１領域、 a2)第１領域との間に電路形成可能領域を形成するよう
   に設けられた第２領域、 a3)電路形成可能領域の上方に設けられた第１の絶縁
   膜、 a4)絶縁膜の上方に設けられ、電荷を蓄える浮遊型電
   極、 a5)浮遊型電極の上方に設けられた第２の絶縁膜、 a6)第２の絶縁膜の上方に設けられた制御用電極、 Ｂ）各行ごとに設けられ、同一行に配置された不揮発性
   メモリの制御用電極を接続する制御用電極ライン、 Ｃ）各列ごとに設けられ、同一列に配置された不揮発性
   メモリの第２領域を接続する第２領域ライン、 Ｄ）全ての不揮発性メモリの第１領域を接続する第１領
   域ライン、 読み出し希望のメモリセルが接続されている制御用電極
   ラインにセンス電圧を印加するとともに、 第１領域ラインに印加する電圧と、選択メモリが接続さ
   れている第２領域ラインに印加する電圧とに差を設け、
   第１領域と第２領域間に電流が流れるか否かで、読み出
   し希望のメモリセルに記憶されている情報を読み出す半
   導体不揮発性記憶装置の使用方法において、 読み出し希望ではないメモリセルが接続されている制御
   用電極ラインには、過剰消去されたメモリセルのしきい
   値電圧を超えない電圧である読み出し禁止電圧を印加す
   ること、を特徴とする半導体不揮発性記憶装置の使用方
   法。
2. 【請求項２】請求項１の半導体不揮発性記憶装置の使用
   方法において、 読み出し禁止電圧は、過剰消去されたメモリセルのしき
   い値電圧より大きな絶対値を持つ電圧で、かつ書込み時
   とは逆の極性の電圧であること、を特徴とする半導体不
   揮発性記憶装置の使用方法。
3. 【請求項３】請求項２の半導体不揮発性記憶装置の使用
   方法において、 読み出し禁止電圧は、さらにトンネル電流が発生しない
   電圧であること、を特徴とする半導体不揮発性記憶装置
   の使用方法。