JP2815077B2 - 半導体不揮発性記憶装置の使用方法 - Google Patents
半導体不揮発性記憶装置の使用方法Info
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- JP2815077B2 JP2815077B2 JP30228192A JP30228192A JP2815077B2 JP 2815077 B2 JP2815077 B2 JP 2815077B2 JP 30228192 A JP30228192 A JP 30228192A JP 30228192 A JP30228192 A JP 30228192A JP 2815077 B2 JP2815077 B2 JP 2815077B2
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Description
【0001】
【産業上の利用分野】この発明は、半導体不揮発性記憶
装置の使用方法に関するものであり、特にその動作信頼
性向上に関する。
装置の使用方法に関するものであり、特にその動作信頼
性向上に関する。
【0002】
【従来の技術】今日、書き換え可能な不揮発性メモリと
してフラッシュ型E2PROM(以下フラッシュメモリ
という)が知られている。図5にフラッシュメモリの1
セルであるフラッシュメモリセル50を示す。フラッシ
ュメモリセル50は、基板内に設けられたp形シリコン
ウエル2内にn+形ドレイン3及びn+形ソース4が設け
られる。p形シリコンウエル2上にシリコン酸化膜10
8が設けられる。さらに、シリコン酸化膜108上に導
電体で構成されたフローティングゲート112、シリコ
ン酸化膜113、コントロールゲート電極114が順に
設けられる。また、基板116とフローティングゲート
112に挟まれたシリコン酸化膜108は、薄膜に(厚
さ10nm程度)に形成されている。
してフラッシュ型E2PROM(以下フラッシュメモリ
という)が知られている。図5にフラッシュメモリの1
セルであるフラッシュメモリセル50を示す。フラッシ
ュメモリセル50は、基板内に設けられたp形シリコン
ウエル2内にn+形ドレイン3及びn+形ソース4が設け
られる。p形シリコンウエル2上にシリコン酸化膜10
8が設けられる。さらに、シリコン酸化膜108上に導
電体で構成されたフローティングゲート112、シリコ
ン酸化膜113、コントロールゲート電極114が順に
設けられる。また、基板116とフローティングゲート
112に挟まれたシリコン酸化膜108は、薄膜に(厚
さ10nm程度)に形成されている。
【0003】上記のフラッシュメモリセル50に対する
情報の書込および消去について説明する。情報”1”を
書込む場合、コントロールゲート電極114に12V程
度の高電圧を印加するとともに、ドレイン3に7V程度
の電圧を印加し、かつソース4に接地電位を与える。ド
レイン3近傍で発生したホットエレクトロンは、シリコ
ン酸化膜108の電位障壁を飛び越えてコントロールゲ
ート、フローティングゲート112内に流入する。
情報の書込および消去について説明する。情報”1”を
書込む場合、コントロールゲート電極114に12V程
度の高電圧を印加するとともに、ドレイン3に7V程度
の電圧を印加し、かつソース4に接地電位を与える。ド
レイン3近傍で発生したホットエレクトロンは、シリコ
ン酸化膜108の電位障壁を飛び越えてコントロールゲ
ート、フローティングゲート112内に流入する。
【0004】このように流入した電子により、チャネル
形成領域116にチャネルを形成させるのに必要なコン
トロールゲート電圧のしきい値が上昇する。すなわち、
現状態におけるフラッシュメモリセル50のしきい値V
th1は、図6Aに示すVthhとなる。この状態が、フラッ
シュメモリセル50に情報”1”が書込まれた状態であ
る(以下書込状態という)。
形成領域116にチャネルを形成させるのに必要なコン
トロールゲート電圧のしきい値が上昇する。すなわち、
現状態におけるフラッシュメモリセル50のしきい値V
th1は、図6Aに示すVthhとなる。この状態が、フラッ
シュメモリセル50に情報”1”が書込まれた状態であ
る(以下書込状態という)。
【0005】一方、フラッシュメモリセル50に情報”
0”を記憶させる(消去する)場合、フローティングゲ
ート112に流入させた電子を、ソース4に戻してやれ
ばよい。フローティングゲート112とソース4間に、
情報の書込時とは反対方向の12V程度の電圧を印加す
る。これにより、書込時とは反対方向の電界が発生し、
F−N(Fowler-Nordheim)トンネリングにより電子がソ
ース4に引戻される。このように電子が引戻されること
により、チャネル形成領域116にチャネルを形成させ
るのに必要なコントロールゲート電圧のしきい値が降下
する。すなわち、現在のフラッシュメモリセル50のし
きい値Vth1は、同図Aに示すVthLとなる。この状態が、
フラッシュメモリセル50に情報”0”を記憶させた状
態である(以下非書込み状態という)。
0”を記憶させる(消去する)場合、フローティングゲ
ート112に流入させた電子を、ソース4に戻してやれ
ばよい。フローティングゲート112とソース4間に、
情報の書込時とは反対方向の12V程度の電圧を印加す
る。これにより、書込時とは反対方向の電界が発生し、
F−N(Fowler-Nordheim)トンネリングにより電子がソ
ース4に引戻される。このように電子が引戻されること
により、チャネル形成領域116にチャネルを形成させ
るのに必要なコントロールゲート電圧のしきい値が降下
する。すなわち、現在のフラッシュメモリセル50のし
きい値Vth1は、同図Aに示すVthLとなる。この状態が、
フラッシュメモリセル50に情報”0”を記憶させた状
態である(以下非書込み状態という)。
【0006】このように、フラッシュメモリセル50の
しきい値Vth1は、同図Aに示すように、書込状態はしき
い値電圧Vthh、非書込状態はしきい値電圧VthLとなる。
しきい値Vth1は、同図Aに示すように、書込状態はしき
い値電圧Vthh、非書込状態はしきい値電圧VthLとなる。
【0007】次に、フラッシュメモリセル50における
情報の読み出し動作を説明する。まず、コントロールゲ
ート電極114に、センス電圧Vsを印加する。センス電
圧Vsとは、同図Aに示すように、書込状態のしきい値電
圧Vthhと、非書込状態のしきい値電圧VthLの中間の電圧
をいう。
情報の読み出し動作を説明する。まず、コントロールゲ
ート電極114に、センス電圧Vsを印加する。センス電
圧Vsとは、同図Aに示すように、書込状態のしきい値電
圧Vthhと、非書込状態のしきい値電圧VthLの中間の電圧
をいう。
【0008】かりに、フラッシュメモリセル50が書込
状態であれば、同図Aに示すように、フラッシュメモリ
セル50のしきい値電圧Vthhよりセンス電圧Vsの方が低
いので、チャネル形成領域116にチャネルが形成され
ない。よって、ドレイン3の電位をソース4の電位より
高くしても、ドレイン3とソース4間に電流が流れな
い。
状態であれば、同図Aに示すように、フラッシュメモリ
セル50のしきい値電圧Vthhよりセンス電圧Vsの方が低
いので、チャネル形成領域116にチャネルが形成され
ない。よって、ドレイン3の電位をソース4の電位より
高くしても、ドレイン3とソース4間に電流が流れな
い。
【0009】これに対して、フラッシュメモリセル50
が非書込状態であれば、同図Aに示すように、フラッシ
ュメモリセル50のしきい値電圧Vthhよりセンス電圧Vs
の方が高いので、チャネル形成領域116にチャネルが
形成される。よって、ドレイン3の電位をソース4の電
位より高くすることにより、ドレイン3とソース4間に
電流が流れる。
が非書込状態であれば、同図Aに示すように、フラッシ
ュメモリセル50のしきい値電圧Vthhよりセンス電圧Vs
の方が高いので、チャネル形成領域116にチャネルが
形成される。よって、ドレイン3の電位をソース4の電
位より高くすることにより、ドレイン3とソース4間に
電流が流れる。
【0010】このように、フラッシュメモリセル50に
おいては、読み出し時には、コントロールゲート電極1
14に、書込状態と非書込状態の各々のしきい値電圧の
間の電圧であるセンス電圧Vsを印加することにより、チ
ャネル形成領域116にチャネルが形成されるか否かを
検出して、書込状態か非書込状態かを判断する。
おいては、読み出し時には、コントロールゲート電極1
14に、書込状態と非書込状態の各々のしきい値電圧の
間の電圧であるセンス電圧Vsを印加することにより、チ
ャネル形成領域116にチャネルが形成されるか否かを
検出して、書込状態か非書込状態かを判断する。
【0011】ところで、フラッシュメモリセル50にお
いて記憶した情報を消去する場合、既に述べたように、
F−Nトンネリングによりフローティングゲート112
から、ソース4に電子を引戻すことにより行なってい
る。したがって、消去時間を正確に制御しないと、同図
Aに示すような、フラッシュメモリセル50のしきい値
電圧Vth1が、0V以下のVthLLになってしまう場合がある
(過剰消去される)。このような状態となると、フラッ
シュメモリセル50は、デプレッション型トランジスタ
として動作することとなる。このような過剰消去がおこ
ると、フラッシュメモリセル50をマトリックス状に配
置した場合に、つぎに述べるように、誤読み出しの問題
が生ずる。
いて記憶した情報を消去する場合、既に述べたように、
F−Nトンネリングによりフローティングゲート112
から、ソース4に電子を引戻すことにより行なってい
る。したがって、消去時間を正確に制御しないと、同図
Aに示すような、フラッシュメモリセル50のしきい値
電圧Vth1が、0V以下のVthLLになってしまう場合がある
(過剰消去される)。このような状態となると、フラッ
シュメモリセル50は、デプレッション型トランジスタ
として動作することとなる。このような過剰消去がおこ
ると、フラッシュメモリセル50をマトリックス状に配
置した場合に、つぎに述べるように、誤読み出しの問題
が生ずる。
【0012】フラッシュメモリセル50をマトリックス
状に配置したフラッシュメモリ60の等価回路を図7A
に示す。フラッシュメモリ60の読み出しは次のように
して行なわれる。フラッシュメモリセルC11を選択セ
ルとする場合は、ワードラインWL1nにセンス電圧5
V、ソースラインSLに0V、読み出しを行なうセルC
11に接続されたビットラインBLnに2Vを印加する
とともに、ビットラインBLnにセンスアンプを接続す
る。
状に配置したフラッシュメモリ60の等価回路を図7A
に示す。フラッシュメモリ60の読み出しは次のように
して行なわれる。フラッシュメモリセルC11を選択セ
ルとする場合は、ワードラインWL1nにセンス電圧5
V、ソースラインSLに0V、読み出しを行なうセルC
11に接続されたビットラインBLnに2Vを印加する
とともに、ビットラインBLnにセンスアンプを接続す
る。
【0013】フラッシュメモリセルC11が、書込状態
であれば、既に述べたようにチャネル形成領域116に
チャネルが形成されず、ドレイン3とソース4間に電流
が流れない。これに対して、非書込状態であれば、チャ
ネル形成領域116にチャネルが形成されドレイン3と
ソース4間に電流が流れ、これをビットラインBLnに
接続したセンスアンプで読み取ればよい。
であれば、既に述べたようにチャネル形成領域116に
チャネルが形成されず、ドレイン3とソース4間に電流
が流れない。これに対して、非書込状態であれば、チャ
ネル形成領域116にチャネルが形成されドレイン3と
ソース4間に電流が流れ、これをビットラインBLnに
接続したセンスアンプで読み取ればよい。
【0014】ここで、フラッシュメモリセルC13が過
剰消去されていた場合、フラッシュメモリセルC13は
同図Bに示すような状態となる。この場合しきい値電圧
Vth1が、0V以下のVthLLになっている。したがって、
コントロールゲート電極5には0Vを印加しているにも
かかわらず、チャネル形成領域116にチャネルが形成
され、ソース4、ドレイン3間に電流が流れ、誤まった
情報が読み出されることとなる。
剰消去されていた場合、フラッシュメモリセルC13は
同図Bに示すような状態となる。この場合しきい値電圧
Vth1が、0V以下のVthLLになっている。したがって、
コントロールゲート電極5には0Vを印加しているにも
かかわらず、チャネル形成領域116にチャネルが形成
され、ソース4、ドレイン3間に電流が流れ、誤まった
情報が読み出されることとなる。
【0015】さらに、消去時間を正確に制御したとして
も、つぎに述べるような理由により、過剰消去がおこる
場合がある。
も、つぎに述べるような理由により、過剰消去がおこる
場合がある。
【0016】フラッシュメモリセル50を複数組合わせ
たマトリックス回路15を図8Aに示す。フラッシュメ
モリセル50を同図Aに示すようにマトリックス状に組
合わせた場合、行方向、列方向に各コントロールゲート
電極114を接続するワードラインWL1n、WL2n
・・・、ドレイン3を接続するビットラインBLn、B
Ln+1・・・、全てのソース4を接続するソースライ
ンSLが設けられる。このように、全てのソース4が接
続されていることから、消去する際には、ソース4が接
続されているセルを一括消去することとなる。
たマトリックス回路15を図8Aに示す。フラッシュメ
モリセル50を同図Aに示すようにマトリックス状に組
合わせた場合、行方向、列方向に各コントロールゲート
電極114を接続するワードラインWL1n、WL2n
・・・、ドレイン3を接続するビットラインBLn、B
Ln+1・・・、全てのソース4を接続するソースライ
ンSLが設けられる。このように、全てのソース4が接
続されていることから、消去する際には、ソース4が接
続されているセルを一括消去することとなる。
【0017】ここで、フラッシュメモリセル50を構成
する各々の膜厚および寸法または合わせズレにより発生
するカップリング比のばらつき、さらに、トンネル酸化
膜であるシリコン酸化膜108のばらつきにより、F−
N電流量が変化する。したがって、消去時のしきい値電
圧Vth1が、ばらつきこととなる。すなわち、あるセル
のしきい値電圧が、図6Aに示すしきい値電圧VthLとな
った時、別のセルの現在のしきい値電圧Vth1は、しきい
値電圧VthLより高い値を示すこととなる。
する各々の膜厚および寸法または合わせズレにより発生
するカップリング比のばらつき、さらに、トンネル酸化
膜であるシリコン酸化膜108のばらつきにより、F−
N電流量が変化する。したがって、消去時のしきい値電
圧Vth1が、ばらつきこととなる。すなわち、あるセル
のしきい値電圧が、図6Aに示すしきい値電圧VthLとな
った時、別のセルの現在のしきい値電圧Vth1は、しきい
値電圧VthLより高い値を示すこととなる。
【0018】このように消去の速度が各々のセルにより
異なることにより、すべてのセルを消去するためには、
消去の速度が遅いセルのしきい値電圧の値が、しきい値
電圧VthLと等しくなるまで消去動作をする必要がある。
その結果、消去の速度が速いセルのしきい値電圧は、し
きい値電圧VthLより低い値となる(過剰消去)おそれが
ある。
異なることにより、すべてのセルを消去するためには、
消去の速度が遅いセルのしきい値電圧の値が、しきい値
電圧VthLと等しくなるまで消去動作をする必要がある。
その結果、消去の速度が速いセルのしきい値電圧は、し
きい値電圧VthLより低い値となる(過剰消去)おそれが
ある。
【0019】このような、過剰消去セル発生による誤読
み出しの防止するため、つぎのような方法が提案されて
いる。第1の方法は、半導体装置内に消去制御回路を設
ける方法である。この方法は、まず消去前のしきい値電
圧を揃えるために、全ビットに書込を行なう。つぎに、
消去が最も早いセルでも決して過剰消去がおこらない範
囲の比較的短い消去パルスを印加するとともに、先頭ア
ドレスでベリファイを行なう。この動作を先頭アドレス
でベリファイOKとなるまで繰り返す。このように、各
々セルについて、しきい値電圧を監視しながら少しずつ
消去を行なう。第2の方法は、セル内のトンネル電流の
ばらつきを抑えることにより、消去速度のばらつきを防
止せんとするものである。消去動作において消去速度に
ばらつきが生ずるのは、フローティングゲート112と
基板との間にある凹凸が原因の1つである。この凹凸は
フローティングゲート112のリンの濃度が高ければ高
いほど多く発生する。したがって、フローティングゲー
ト112のリンの濃度を減らすことにより、セル内のト
ンネル電流のばらつきを抑えようというものである。
み出しの防止するため、つぎのような方法が提案されて
いる。第1の方法は、半導体装置内に消去制御回路を設
ける方法である。この方法は、まず消去前のしきい値電
圧を揃えるために、全ビットに書込を行なう。つぎに、
消去が最も早いセルでも決して過剰消去がおこらない範
囲の比較的短い消去パルスを印加するとともに、先頭ア
ドレスでベリファイを行なう。この動作を先頭アドレス
でベリファイOKとなるまで繰り返す。このように、各
々セルについて、しきい値電圧を監視しながら少しずつ
消去を行なう。第2の方法は、セル内のトンネル電流の
ばらつきを抑えることにより、消去速度のばらつきを防
止せんとするものである。消去動作において消去速度に
ばらつきが生ずるのは、フローティングゲート112と
基板との間にある凹凸が原因の1つである。この凹凸は
フローティングゲート112のリンの濃度が高ければ高
いほど多く発生する。したがって、フローティングゲー
ト112のリンの濃度を減らすことにより、セル内のト
ンネル電流のばらつきを抑えようというものである。
【0020】第3の方法は、通常の消去の後、セルにホ
ットキャリアを注入することにより、セルのしきい値電
圧をある値に収束させる方法である。具体的に説明する
と、一旦、消去後、コントロールゲート電極5とドレイ
ン3に、ある電圧を一定時間印加する。これにより、過
剰消去されていれば、電子がフローティングゲート11
2に流入し、消去不足であれば、フローティングゲート
112に正孔が、流入する。これにより、各々のセルの
しきい値電圧Vth1をある値に収束させることができる。
ットキャリアを注入することにより、セルのしきい値電
圧をある値に収束させる方法である。具体的に説明する
と、一旦、消去後、コントロールゲート電極5とドレイ
ン3に、ある電圧を一定時間印加する。これにより、過
剰消去されていれば、電子がフローティングゲート11
2に流入し、消去不足であれば、フローティングゲート
112に正孔が、流入する。これにより、各々のセルの
しきい値電圧Vth1をある値に収束させることができる。
【0021】
【発明が解決しようとする課題】しかしながら、上記の
ような過剰消去を防止して誤読み出しを防止する方法に
おいては、次のような問題があった。
ような過剰消去を防止して誤読み出しを防止する方法に
おいては、次のような問題があった。
【0022】第1の方法では、周辺回路が複雑になり、
半導体装置に占める面積も増大し、コストアップとな
る。
半導体装置に占める面積も増大し、コストアップとな
る。
【0023】第2の方法では、各々のセルの膜厚および
寸法合わせズレにより発生するカップリング比のばらつ
きに対しては効力がない。
寸法合わせズレにより発生するカップリング比のばらつ
きに対しては効力がない。
【0024】第3の方法では、ホットホールの注入が必
要なため、トンネル酸化膜であるシリコン酸化膜108
の劣化が生ずる。また、消去後、一定時間セルに電流を
流してホットエレクトロンを発生させるため消費電力が
大きくなる。
要なため、トンネル酸化膜であるシリコン酸化膜108
の劣化が生ずる。また、消去後、一定時間セルに電流を
流してホットエレクトロンを発生させるため消費電力が
大きくなる。
【0025】この発明は、上記のような問題点を解決
し、過剰消去のセルがあっても、誤った情報の読み出し
を防止できる半導体不揮発性記憶装置の使用方法を提供
することを目的とする。
し、過剰消去のセルがあっても、誤った情報の読み出し
を防止できる半導体不揮発性記憶装置の使用方法を提供
することを目的とする。
【0026】
【課題を解決するための手段】請求項1にかかる半導体
不揮発性記憶装置の使用方法は、読み出し希望ではない
メモリセルが接続されている制御用電極ラインには、過
剰消去されたメモリセルのしきい値電圧を超えない電圧
である読み出し禁止電圧を印加することを特徴とする。
不揮発性記憶装置の使用方法は、読み出し希望ではない
メモリセルが接続されている制御用電極ラインには、過
剰消去されたメモリセルのしきい値電圧を超えない電圧
である読み出し禁止電圧を印加することを特徴とする。
【0027】請求項2にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し禁止電圧は、過剰消去
されたメモリセルのしきい値電圧より大きな絶対値を持
つ電圧で、かつ書込み時とは逆の極性の電圧であること
を特徴とする。
の使用方法においては、読み出し禁止電圧は、過剰消去
されたメモリセルのしきい値電圧より大きな絶対値を持
つ電圧で、かつ書込み時とは逆の極性の電圧であること
を特徴とする。
【0028】請求項3にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し禁止電圧は、さらにト
ンネル電流が発生しない電圧であることを特徴とする。
の使用方法においては、読み出し禁止電圧は、さらにト
ンネル電流が発生しない電圧であることを特徴とする。
【0029】
【作用】請求項1にかかる半導体不揮発性記憶装置の使
用方法においては、読み出し希望ではないメモリセルが
接続されている制御用電極ラインには読み出し禁止電圧
が印加される。したがって、読み出し希望ではないメモ
リセルが過剰消去されていたとしても、そのメモリセル
から電流が漏れることを防止できる。
用方法においては、読み出し希望ではないメモリセルが
接続されている制御用電極ラインには読み出し禁止電圧
が印加される。したがって、読み出し希望ではないメモ
リセルが過剰消去されていたとしても、そのメモリセル
から電流が漏れることを防止できる。
【0030】請求項2にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、過剰消去さ
れたメモリセルのしきい値電圧より大きな絶対値を持つ
電圧で、かつ書込み時とは逆の極性の電圧が印加され
る。したがって、読み出し希望ではないメモリセルが過
剰消去されて、しきい値電圧が書込み時とは逆の極性の
電圧になっていたとしても、そのメモリセルから電流が
漏れることを防止できる。
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、過剰消去さ
れたメモリセルのしきい値電圧より大きな絶対値を持つ
電圧で、かつ書込み時とは逆の極性の電圧が印加され
る。したがって、読み出し希望ではないメモリセルが過
剰消去されて、しきい値電圧が書込み時とは逆の極性の
電圧になっていたとしても、そのメモリセルから電流が
漏れることを防止できる。
【0031】請求項3にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、さらにトン
ネル電流が発生しない電圧が印加される。したがって、
読み出し希望ではないメモリセルが書込み状態であった
としても、誤って消去されることを防止できる。
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、さらにトン
ネル電流が発生しない電圧が印加される。したがって、
読み出し希望ではないメモリセルが書込み状態であった
としても、誤って消去されることを防止できる。
【0032】
【実施例】図1を参照して、本発明の一実施例によるフ
ラッシュメモリ41の読み出し動作を説明する。図1は
フラッシュメモリセル50をマトリックス回路に複数組
合わせたフラッシュメモリ41の等価回路である。
ラッシュメモリ41の読み出し動作を説明する。図1は
フラッシュメモリセル50をマトリックス回路に複数組
合わせたフラッシュメモリ41の等価回路である。
【0033】フラッシュメモリセル50の構造は従来と
同様であるので説明は省略する。なお、本実施例におい
ては、ソース4、ドレイン3、シリコン酸化膜108、
フローティングゲート112、シリコン酸化膜113、
コントロールゲート電極114が、各々、第1領域、第
2領域、第1の絶縁膜、浮遊型電極、第2の絶縁膜、制
御用電極を構成する。また、ワードラインWL1〜WL
4、ビットラインBL1〜BL2、ソースラインSL
が、各々、制御用電極ライン、第2領域ライン、第1領
域ラインを構成する。
同様であるので説明は省略する。なお、本実施例におい
ては、ソース4、ドレイン3、シリコン酸化膜108、
フローティングゲート112、シリコン酸化膜113、
コントロールゲート電極114が、各々、第1領域、第
2領域、第1の絶縁膜、浮遊型電極、第2の絶縁膜、制
御用電極を構成する。また、ワードラインWL1〜WL
4、ビットラインBL1〜BL2、ソースラインSL
が、各々、制御用電極ライン、第2領域ライン、第1領
域ラインを構成する。
【0034】ワードラインWL1〜WL4は、同一行に
配置された各フラッシュメモリセル50について、コン
トロールゲート電極114を接続する。ビットラインB
L1、BL2は、同一列に配置された各フラッシュメモ
リセル50について、ドレイン3を接続する。ソースラ
インSLは、マトリックスに配置した全てのフラッシュ
メモリセル50について、ソース4を接続する。
配置された各フラッシュメモリセル50について、コン
トロールゲート電極114を接続する。ビットラインB
L1、BL2は、同一列に配置された各フラッシュメモ
リセル50について、ドレイン3を接続する。ソースラ
インSLは、マトリックスに配置した全てのフラッシュ
メモリセル50について、ソース4を接続する。
【0035】つぎに、フラッシュメモリ41の読み出し
動作について説明する。セルC12を読み出しを希望す
るセル(選択セル)とする場合は、ワードラインWL2
にセンス電圧として5V、ビットラインBL1に2V印
加するとともにセンスアンプを接続する。さらに、ワー
ドラインWL1、WL3、WL4に読み出し禁止電圧−
2Vを印加するとともに、ビットラインBL2をオープ
ンにする。
動作について説明する。セルC12を読み出しを希望す
るセル(選択セル)とする場合は、ワードラインWL2
にセンス電圧として5V、ビットラインBL1に2V印
加するとともにセンスアンプを接続する。さらに、ワー
ドラインWL1、WL3、WL4に読み出し禁止電圧−
2Vを印加するとともに、ビットラインBL2をオープ
ンにする。
【0036】なお、本実施例においては、読み出し禁止
電圧は、過剰消去されたメモリセルのしきい値電圧より
大きな絶対値を持つ電圧で、かつ書込み時とは逆の極性
の電圧として、−2Vを採用したが、過剰消去されたメ
モリセルのしきい値電圧を超えない電圧であれば、どの
ような電圧であってもよい。ここで、過剰消去されたメ
モリセルのしきい値電圧を超えない電圧とは、図6Aに
示すβ1部分をいう。また、同図Aに示す場合は、過剰
消去された場合のしきい値電圧VthLLが負の電圧である
場合であるが、過剰消去された場合のしきい値電圧VthL
Lが正の電圧である場合、読み出し禁止電圧は同図Bに
示すようにβ2部分となる。
電圧は、過剰消去されたメモリセルのしきい値電圧より
大きな絶対値を持つ電圧で、かつ書込み時とは逆の極性
の電圧として、−2Vを採用したが、過剰消去されたメ
モリセルのしきい値電圧を超えない電圧であれば、どの
ような電圧であってもよい。ここで、過剰消去されたメ
モリセルのしきい値電圧を超えない電圧とは、図6Aに
示すβ1部分をいう。また、同図Aに示す場合は、過剰
消去された場合のしきい値電圧VthLLが負の電圧である
場合であるが、過剰消去された場合のしきい値電圧VthL
Lが正の電圧である場合、読み出し禁止電圧は同図Bに
示すようにβ2部分となる。
【0037】選択セルC12の読み出し方法については
従来と同様である。すなわち、セルC12が書込状態で
あれば、チャネル形成領域116にチャネルが形成され
ず、ドレイン3とソース4間に電流が流れない。これに
対して、非書込状態であれば、チャネル形成領域116
にチャネルが形成されドレイン3とソース4間に電流が
流れ、これをビットラインBL1に接続したセンスアン
プで読み取ればよい。一方、読み出しを希望しないセル
(非選択セル)C11について見てみると、ワードライ
ンWL1に読み出し禁止電圧として−2Vを印加してい
るので、図2に示すように、コントロールゲート電極1
14に読み出し禁止電圧である−2Vが印加される。こ
こで、セルC11が過剰消去されていれば、しきい値電
圧Vth1は、0V以下のVthLLとなる(図6A参照)。し
かし、コントロールゲート電極114には−2Vが印加
されているので、セルC11のチャネル形成領域116
にチャネルが形成されず、ソース4、ドレイン3間に電
流が流れない。
従来と同様である。すなわち、セルC12が書込状態で
あれば、チャネル形成領域116にチャネルが形成され
ず、ドレイン3とソース4間に電流が流れない。これに
対して、非書込状態であれば、チャネル形成領域116
にチャネルが形成されドレイン3とソース4間に電流が
流れ、これをビットラインBL1に接続したセンスアン
プで読み取ればよい。一方、読み出しを希望しないセル
(非選択セル)C11について見てみると、ワードライ
ンWL1に読み出し禁止電圧として−2Vを印加してい
るので、図2に示すように、コントロールゲート電極1
14に読み出し禁止電圧である−2Vが印加される。こ
こで、セルC11が過剰消去されていれば、しきい値電
圧Vth1は、0V以下のVthLLとなる(図6A参照)。し
かし、コントロールゲート電極114には−2Vが印加
されているので、セルC11のチャネル形成領域116
にチャネルが形成されず、ソース4、ドレイン3間に電
流が流れない。
【0038】他の非選択セルC13、C14、C21、
C23、C24についても同様である。なお、非選択セ
ルC22については、ビットラインBL2がオープンで
あるので、誤って読み出されることはない。
C23、C24についても同様である。なお、非選択セ
ルC22については、ビットラインBL2がオープンで
あるので、誤って読み出されることはない。
【0039】このように、非選択セルが接続されている
ビットラインには、書込み時の電圧と逆の極性の電圧と
して読み出し禁止電圧を印加することにより、仮に、過
剰消去のセルがあったとしても、誤った情報が読み出さ
れることを防止できる。
ビットラインには、書込み時の電圧と逆の極性の電圧と
して読み出し禁止電圧を印加することにより、仮に、過
剰消去のセルがあったとしても、誤った情報が読み出さ
れることを防止できる。
【0040】また、このような読み出し方法を採用した
ことにより、選択セルが情報”0”を記憶している場合
(消去時)のしきい値電圧を全体的に下げても、誤った
情報が読み出されることがない。したがって、書込み時
と消去時のしきい値電圧の差(メモリーウィンドゥ)を
大きくすることができ、より大きい電流を流すことがで
きる。すなわち、読み出し動作の速度向上を図ることが
できる。
ことにより、選択セルが情報”0”を記憶している場合
(消去時)のしきい値電圧を全体的に下げても、誤った
情報が読み出されることがない。したがって、書込み時
と消去時のしきい値電圧の差(メモリーウィンドゥ)を
大きくすることができ、より大きい電流を流すことがで
きる。すなわち、読み出し動作の速度向上を図ることが
できる。
【0041】メモリーウィンドゥについて具体的に説明
する。図3Aに、一般的なフラッシュメモリのしきい値
の分布状態を示す。この場合、メモリーウィンドゥα
は、約3Vである。しかし、本実施例における読み出し
方法を採用したことにより、同図Bに示すように、消去
時のしきい値電圧を全体的に下げることができる。すな
わちこの場合、メモリーウィンドゥαは、約4Vとな
る。
する。図3Aに、一般的なフラッシュメモリのしきい値
の分布状態を示す。この場合、メモリーウィンドゥα
は、約3Vである。しかし、本実施例における読み出し
方法を採用したことにより、同図Bに示すように、消去
時のしきい値電圧を全体的に下げることができる。すな
わちこの場合、メモリーウィンドゥαは、約4Vとな
る。
【0042】このように、メモリーウィンドゥαが大き
くなることにより、ソースラインに同じ電圧を印加して
も、コントロールゲート電極114に印加するセンス電
圧との差を大きくでき、より大きな電流を流すことがで
きる。これにより、読み出し動作速度が向上する。さら
に、センス電圧の許容度も大きくなるので、多少センス
電圧が変動しても確実に読み出しができる。
くなることにより、ソースラインに同じ電圧を印加して
も、コントロールゲート電極114に印加するセンス電
圧との差を大きくでき、より大きな電流を流すことがで
きる。これにより、読み出し動作速度が向上する。さら
に、センス電圧の許容度も大きくなるので、多少センス
電圧が変動しても確実に読み出しができる。
【0043】特に、消去時のしきい値電圧のばらつきは
チップ内で約3V程度となり、半導体記憶装置全体でみ
ると、そのばらつきはさらに大きくなるのでなおさらで
ある。
チップ内で約3V程度となり、半導体記憶装置全体でみ
ると、そのばらつきはさらに大きくなるのでなおさらで
ある。
【0044】[他の実施例]なお、読み出し電圧とし
て、トンネル電流が発生しない電圧を採用することによ
って、より信頼性の高い読み出しをすることができる。
トンネル電流が発生しない電圧について以下説明する。
て、トンネル電流が発生しない電圧を採用することによ
って、より信頼性の高い読み出しをすることができる。
トンネル電流が発生しない電圧について以下説明する。
【0045】トンネル電流が発生する電圧とは、シリコ
ン酸化膜108と基板2間に書込時とは反対方向の電界
が発生し、書込み状態となっているセルについてF−N
トンネリングにより電子がソース4に引戻される電圧を
いう。すなわち、トンネル電流が発生しない電圧とは、
このようなF−Nトンネリングが発生しない電圧をい
う。
ン酸化膜108と基板2間に書込時とは反対方向の電界
が発生し、書込み状態となっているセルについてF−N
トンネリングにより電子がソース4に引戻される電圧を
いう。すなわち、トンネル電流が発生しない電圧とは、
このようなF−Nトンネリングが発生しない電圧をい
う。
【0046】図4において、同図Aはフラッシュメモリ
50の構造を示す原理図で、Bはその等価回路図であ
る。コントロールゲート電極114、フローティングゲ
ート112、ドレイン3、ソース4および基板2との間
に静電容量が生ずる。この状態の等価回路を同図Bに示
す。この場合、コントロールゲート電極114とフロー
ティングゲート112間の容量を容量C1、フローティ
ングゲート112とソース4間の容量を容量C2、フロ
ーティングゲート112とPウェル2間の容量を容量C
3、フローティングゲート112とドレイン3間の容量
を容量C4とし、フローティングゲート112の電位を
Vfg、ドレイン3の電位をV1、コントロールゲート
電極114の電位をV2とすると、V1,V2,Vf
g,と容量C1,C2,C3,C4とは以下の関係にあ
る。
50の構造を示す原理図で、Bはその等価回路図であ
る。コントロールゲート電極114、フローティングゲ
ート112、ドレイン3、ソース4および基板2との間
に静電容量が生ずる。この状態の等価回路を同図Bに示
す。この場合、コントロールゲート電極114とフロー
ティングゲート112間の容量を容量C1、フローティ
ングゲート112とソース4間の容量を容量C2、フロ
ーティングゲート112とPウェル2間の容量を容量C
3、フローティングゲート112とドレイン3間の容量
を容量C4とし、フローティングゲート112の電位を
Vfg、ドレイン3の電位をV1、コントロールゲート
電極114の電位をV2とすると、V1,V2,Vf
g,と容量C1,C2,C3,C4とは以下の関係にあ
る。
【0047】 (V1−Vfg)・C4=Vfg・(C2+C3)+(Vfg-V2)・C1 ・・・(1) (1)式より、Vfgは以下の式で与えられる。
【0048】 Vfg=(V2・C1+V1・C4)/(C1+C2+C3+C4) ・・・(2) 一方、シリコン酸化膜108の膜厚をToxとすると、シ
リコン酸化膜108にかかる電界Eは、以下の式で表わ
される。
リコン酸化膜108にかかる電界Eは、以下の式で表わ
される。
【0049】E=Vfg/Tox・・・(3) (2)(3)式より、電界Eは、 E=(V2・C1+V1・C4)/{(C1+C2+C3+C4)・Tox}・・・(4) で表わされる。
【0050】(4)式より、 V2=[{(C1+C2+C3+C4)・Tox・E}−V1・C4]/ C1・・・(5) となる。
【0051】一般に、電界強度5MV/cm以上になると
F−Nトンネリングが発生するので、電界Eが、このよ
うな電界にならないようにV2の電圧を決定すればよ
い。
F−Nトンネリングが発生するので、電界Eが、このよ
うな電界にならないようにV2の電圧を決定すればよ
い。
【0052】例えば、容量C1とC1+C2+C3+C
4の比が6:10で、シリコン酸化膜108の膜厚が1
0nmである場合、電界強度5MV/cm以上になる電界E
は、約8.3Vとなるので、読み出し禁止電圧は−8.
3Vより小さい負の電圧とすればよい。
4の比が6:10で、シリコン酸化膜108の膜厚が1
0nmである場合、電界強度5MV/cm以上になる電界E
は、約8.3Vとなるので、読み出し禁止電圧は−8.
3Vより小さい負の電圧とすればよい。
【0053】このように、読み出し禁止電圧として、ト
ンネル電流が発生しない電圧を採用することによって、
誤消去を防止することができる。
ンネル電流が発生しない電圧を採用することによって、
誤消去を防止することができる。
【0054】このように、フラッシュメモリセル50を
構成する各々の膜厚および寸法合わせズレにより発生す
るカップリング比のばらつき、さらに、トンネル酸化膜
であるシリコン酸化膜108の質のばらつきにより、フ
ラッシュメモリセル50をマトリックス状に配置した場
合に過剰消去が発生したとしても、上記各実施例におけ
る読み出し方法によって、誤読み出しを防止することが
できる。
構成する各々の膜厚および寸法合わせズレにより発生す
るカップリング比のばらつき、さらに、トンネル酸化膜
であるシリコン酸化膜108の質のばらつきにより、フ
ラッシュメモリセル50をマトリックス状に配置した場
合に過剰消去が発生したとしても、上記各実施例におけ
る読み出し方法によって、誤読み出しを防止することが
できる。
【0055】
【発明の効果】請求項1にかかる半導体不揮発性記憶装
置の使用方法においては、読み出し希望ではないメモリ
セルが接続されている制御用電極ラインには読み出し禁
止電圧が印加される。したがって、読み出し希望ではな
いメモリセルが過剰消去されていたとしても、そのメモ
リセルから電流が漏れることを防止できる。このため、
過剰消去のセルがあっても、誤った情報の読み出しを防
止できる。
置の使用方法においては、読み出し希望ではないメモリ
セルが接続されている制御用電極ラインには読み出し禁
止電圧が印加される。したがって、読み出し希望ではな
いメモリセルが過剰消去されていたとしても、そのメモ
リセルから電流が漏れることを防止できる。このため、
過剰消去のセルがあっても、誤った情報の読み出しを防
止できる。
【0056】請求項2にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、過剰消去さ
れたメモリセルのしきい値電圧より大きな絶対値を持つ
電圧で、かつ書込み時とは逆の極性の電圧が印加され
る。したがって、読み出し希望ではないメモリセルが過
剰消去されて、しきい値電圧が書込み時とは逆の極性の
電圧になっていたとしても、そのメモリセルから電流が
漏れることを防止できる。このため、過剰消去のセルが
あっても、誤った情報の読み出しを防止できる。
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、過剰消去さ
れたメモリセルのしきい値電圧より大きな絶対値を持つ
電圧で、かつ書込み時とは逆の極性の電圧が印加され
る。したがって、読み出し希望ではないメモリセルが過
剰消去されて、しきい値電圧が書込み時とは逆の極性の
電圧になっていたとしても、そのメモリセルから電流が
漏れることを防止できる。このため、過剰消去のセルが
あっても、誤った情報の読み出しを防止できる。
【0057】請求項3にかかる半導体不揮発性記憶装置
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、さらにトン
ネル電流が発生しない電圧が印加される。したがって、
読み出し希望ではないメモリセルが書込み状態であった
としても、誤って消去されることを防止できる。このた
め、より信頼性の高い情報の読み出し方法を提供するこ
とができる。
の使用方法においては、読み出し希望ではないメモリセ
ルが接続されている制御用電極ラインには、さらにトン
ネル電流が発生しない電圧が印加される。したがって、
読み出し希望ではないメモリセルが書込み状態であった
としても、誤って消去されることを防止できる。このた
め、より信頼性の高い情報の読み出し方法を提供するこ
とができる。
【図面の簡単な説明】
【図1】フラッシュメモリ41の等価回路を示す図であ
る。
る。
【図2】過剰消去されたフラッシュメモリセル50を示
す図である。
す図である。
【図3】フラッシュメモリセル50のしきい値電圧の分
布を示す図である。
布を示す図である。
【図4】フラッシュメモリセル50の静電容量と印加す
る電圧の関係を示す図である。
る電圧の関係を示す図である。
【図5】フラッシュメモリセル50の構造を示す図であ
る。
る。
【図6】フラッシュメモリセル50の書込時のしきい値
電圧Vthh、非書込状態のしきい値電圧VthL、センス電圧
Vs、過剰消去時のしきい値電圧VthLLを示す図である。
電圧Vthh、非書込状態のしきい値電圧VthL、センス電圧
Vs、過剰消去時のしきい値電圧VthLLを示す図である。
【図7】フラッシュメモリセル50をマトリックス状に
組合わせた等価回路図および過剰消去したフラッシュメ
モリセル50を示す図である。
組合わせた等価回路図および過剰消去したフラッシュメ
モリセル50を示す図である。
【図8】フラッシュメモリセル50をマトリックス状に
組合わせた図である。Aは消去開始時であり、Bはセル
C14のみ消去速度が低下した場合における他のセルとの
関係を示す図である。
組合わせた図である。Aは消去開始時であり、Bはセル
C14のみ消去速度が低下した場合における他のセルとの
関係を示す図である。
3・・・ドレイン 4・・・ソース 5・・・コントロールゲート電極 108・・・シリコン酸化膜 112・・・フローティングゲート WL・・・ワードライン BL・・・ビットライン SL・・・ソースライン
Claims (3)
- 【請求項1】A)〜D)を備えた半導体記憶装置の使用
方法であって、 A)a1)〜a6)を備え、マトリックス状に配置された不揮
発性メモリ、 a1)第1領域、 a2)第1領域との間に電路形成可能領域を形成するよう
に設けられた第2領域、 a3)電路形成可能領域の上方に設けられた第1の絶縁
膜、 a4)絶縁膜の上方に設けられ、電荷を蓄える浮遊型電
極、 a5)浮遊型電極の上方に設けられた第2の絶縁膜、 a6)第2の絶縁膜の上方に設けられた制御用電極、 B)各行ごとに設けられ、同一行に配置された不揮発性
メモリの制御用電極を接続する制御用電極ライン、 C)各列ごとに設けられ、同一列に配置された不揮発性
メモリの第2領域を接続する第2領域ライン、 D)全ての不揮発性メモリの第1領域を接続する第1領
域ライン、 読み出し希望のメモリセルが接続されている制御用電極
ラインにセンス電圧を印加するとともに、 第1領域ラインに印加する電圧と、選択メモリが接続さ
れている第2領域ラインに印加する電圧とに差を設け、
第1領域と第2領域間に電流が流れるか否かで、読み出
し希望のメモリセルに記憶されている情報を読み出す半
導体不揮発性記憶装置の使用方法において、 読み出し希望ではないメモリセルが接続されている制御
用電極ラインには、過剰消去されたメモリセルのしきい
値電圧を超えない電圧である読み出し禁止電圧を印加す
ること、を特徴とする半導体不揮発性記憶装置の使用方
法。 - 【請求項2】請求項1の半導体不揮発性記憶装置の使用
方法において、 読み出し禁止電圧は、過剰消去されたメモリセルのしき
い値電圧より大きな絶対値を持つ電圧で、かつ書込み時
とは逆の極性の電圧であること、を特徴とする半導体不
揮発性記憶装置の使用方法。 - 【請求項3】請求項2の半導体不揮発性記憶装置の使用
方法において、 読み出し禁止電圧は、さらにトンネル電流が発生しない
電圧であること、を特徴とする半導体不揮発性記憶装置
の使用方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30228192A JP2815077B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体不揮発性記憶装置の使用方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30228192A JP2815077B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体不揮発性記憶装置の使用方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06151784A JPH06151784A (ja) | 1994-05-31 |
JP2815077B2 true JP2815077B2 (ja) | 1998-10-27 |
Family
ID=17907120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30228192A Expired - Fee Related JP2815077B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体不揮発性記憶装置の使用方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2815077B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6023085A (en) | 1997-12-18 | 2000-02-08 | Advanced Micro Devices, Inc. | Core cell structure and corresponding process for NAND-type high performance flash memory device |
KR100672938B1 (ko) * | 2004-07-21 | 2007-01-24 | 삼성전자주식회사 | 플래시 메모리를 위한 선택적 소거 방법 |
-
1992
- 1992-11-12 JP JP30228192A patent/JP2815077B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06151784A (ja) | 1994-05-31 |
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