KR100499624B1 - 반도체 메모리 소자의 볼티지 제너레이터(voltage generator)테스트 장치 - Google Patents

반도체 메모리 소자의 볼티지 제너레이터(voltage generator)테스트 장치 Download PDF

Info

Publication number
KR100499624B1
KR100499624B1 KR10-1998-0063801A KR19980063801A KR100499624B1 KR 100499624 B1 KR100499624 B1 KR 100499624B1 KR 19980063801 A KR19980063801 A KR 19980063801A KR 100499624 B1 KR100499624 B1 KR 100499624B1
Authority
KR
South Korea
Prior art keywords
test mode
signal
voltage generator
test
special test
Prior art date
Application number
KR10-1998-0063801A
Other languages
English (en)
Other versions
KR20000047049A (ko
Inventor
조주환
정호돈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-1998-0063801A priority Critical patent/KR100499624B1/ko
Publication of KR20000047049A publication Critical patent/KR20000047049A/ko
Application granted granted Critical
Publication of KR100499624B1 publication Critical patent/KR100499624B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 소자의 테스트 장치에 관한 것으로, 보다 상세하게는 메모리 소자의 내부에 스페셜 테스트 모드장치를 구비하여 칩 외부에서 패키지 상태의 메모리 소자를 테스트 가능하도록 한 볼티지 제너레이터 테스트 장치에 관한 것으로, 상기 목적 달성을 위하여 정상모드 및 테스트 모드시 외부입력신호를 받아들이는 디큐엠 핀과; 정상모드 및 테스트 모드시 일정레벨의 스페셜 테스트 모드신호를 출력하는 스페셜 테스트 모드신호 발생수단과; 정상모드시 상기 스페셜 테스트 모드신호에 의해 디큐엠 핀과 디큐엠 버퍼를 상호 연결 지우고, 테스트 모드시 상기 스페셜 테스트 모드신호에 의해 디큐엠 핀과 디큐엠 버퍼의 연결을 차단하며 테스트 모드용 외부입력신호를 선택적으로 출력하는 테스트 제어수단과; 정상모드시 일정레벨의 상기 스페셜 테스트 모드신호 및 어드레스 신호를 상호 조합하여 상기 테스트 제어수단을 제어하고 볼티지 제너레이터와 칩 내부회로를 연결시키는 디코딩 신호를 출력하고, 테스트 모드시 일정레벨의 상기 스페셜 테스트 모드신호 및 어드레스 신호를 상호 조합하여 상기 테스트 제어수단을 선택적으로 제어하고 테스트 대상이 된 볼티지 제너레이터로 외부입력신호가 인가되는 것을 차단하며 테스트 대상이 아닌 볼티지 제너레이터와 칩 내부회로를 연결시키는 디코딩 신호를 출력하는 스페셜 테스트 모드 디코딩수단과; 정상모드시 상기 디코딩 신호에 의해 턴온되어 내부전압을 출력시키고, 테스트 모드시 상기 디코딩 신호중 한 개의 디코딩 신호에 의해 테스트 대상이 된 볼티지 제너레이터로 외부입력신호가 인가되는 것을 차단하는 볼티지 제너레이터 제어수단을 구비하여 패키지 상태에서 테스트를 가능하게 하므로 써 테스트 타임을 줄인 것이다.

Description

반도체 메모리 소자의 볼티지 제너레이터(Ｖｏｌｔａｇｅ Ｇｅｎｅｒａｔｏｒ) 테스트 장치
본 발명은 반도체 메모리 소자의 테스트 장치에 관한 것으로, 보다 상세하게는 메모리 소자의 내부에 스페셜 테스트 모드장치를 구비하여 칩 외부에서 패키지 상태의 메모리 소자를 테스트 가능하도록 한 볼티지 제너레이터 테스트 장치에 관한 것이다.
일반적으로, 반도체 메모리 소자 내부에서 생성되는 전압레벨 대신 필요한 전압레벨을 외부로부터 인가하는 테스트일 경우 기존에는 패키지가 되기전인 웨이퍼상에서만 가능하였다.
외부에서 임의의 전압레벨(예를들어, Vcp, Vblp, Vint, Vref 등)을 인가한 테스트를 하기 위하여 볼티지 제너레이터에 연결된 테스트용 패드에 테스트시 필요한 임의의 전압레벨을 인가하고, 또다른 테스트용 패드는 소자 내부에서 생성된 전압레벨을 제어하기 위한 신호를 인가하거나 스페셜 테스트 모드신호로 상기 전압레벨을 제어한다.
이때 웨이퍼상에 존재하는 테스트용 Probing PAD와 Forcing을 위한 PAD를 이용하기 때문에 이미 패키지가 되어 있는 메모리 소자에서는 테스트용 패드를 사용할 수가 없어 상기와 같은 테스트를 하지 못하는 문제점이 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 메모리 칩 내부에 테스트 모드장치를 장착하여 디큐엠 핀을 통해 패키지 된 칩 외부에서 테스트를 가능하게 하여 테스트 타임을 줄이기 위한 반도체 메모리 소자의 볼티지 제너레이터 테스트 장치를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명은 정상모드 및 테스트 모드시 외부입력신호를 받아들이는 디큐엠 핀과;
정상모드 및 테스트 모드시 일정레벨의 제1, 제2 스페셜 테스트 모드신호를 출력하는 스페셜 테스트 모드신호 발생수단과;
정상모드시 상기 제1 스페셜 테스트 모드신호에 의해 디큐엠 핀과 디큐엠 버퍼를 상호 연결지우고, 테스트 모드시 상기 제1 스페셜 테스트 모드신호에 의해 디큐엠 핀과 디큐엠 버퍼의 연결을 차단하며 테스트 모드용 외부입력신호를 선택적으로 출력하는 테스트 제어수단과;
정상모드시 일정레벨의 상기 제2 스페셜 테스트 모드신호 및 복수개의 어드레스 신호를 상호 조합하여 상기 테스트 제어수단을 제어하는 N개의 디코딩 신호와 N개의 볼티지 제너레이터와 칩 내부회로를 연결시키는 N개의 디코딩 신호를 출력하고,
테스트 모드시 일정레벨의 상기 제2 스페셜 테스트 모드신호 및 복수개의 어드레스 신호를 상호 조합하여 외부입력신호를 선택적으로 출력하는 상기 테스트 제어수단을 선택적으로 제어하는 N개의 디코딩 신호와 테스트 대상이 된 한 개의 볼티지 제너레이터로 외부입력신호가 인가되는 것을 차단하는 한 개의 디코딩 신호와 테스트 대상이 아닌 N-1개의 볼티지 제너레이터와 칩 내부회로를 연결시키는 N-1개의 디코딩 신호를 출력하는 스페셜 테스트 모드 디코딩수단과;
정상모드시 상기 N개의 디코딩 신호에 의해 턴온되어 내부전압을 출력시키고,
테스트 모드시 상기 N개의 디코딩 신호중 한 개의 디코딩 신호에 의해 테스트 대상이 된 볼티지 제너레이터로 외부입력신호가 인가되는 것을 차단하는 볼티지 제너레이터 제어수단을 구비함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
첨부도면 도 1은 본 발명의 일실시예에 따른 볼티지 제너레이터 테스트 장치에 대한 전체적인 블록도를 나타낸 것으로, 디큐엠 패드에 본딩되어 외부로부터 신호를 입력받는 디큐엠 핀(1)과, 상기 디큐엠 핀(1)으로 입력된 외부 신호를 정상모드와 스페셜 테스트 모드시 제어하는 테스트 제어부(3)와, 상기 테스트 제어부(3)에 접속되어 정상모드시 상기 외부입력신호를 버퍼링하는 디큐엠 버퍼(5)와, 스페셜 테스트 모드시 스페셜 테스트 모드 시그널을 발생시키는 스페셜 테스트 모드(7)와, 상기 테스트 제어부(3)의 출력신호에 의해 스페셜 테스트 모드시 테스팅되는 볼티지 제너레이터(9)로 구성된다.
첨부도면 도 2는 첨부도면 도 1의 상세회로로, 정상모드 및 스페셜 테스트 모드시 외부입력신호를 수신받는 디큐엠 핀(1)과; 정상모드시 상기 외부입력신호를 디큐엠 버퍼(5)로 전달하며, 스페셜 테스트 모드시 상기 디큐엠 버퍼(5)로 전달되는 외부입력신호를 차단하며 상기 외부입력신호를 테스트 모드로 진입시키는 테스트 제어부(3)와; 상기 테스트 제어부(3)에 접속되어 정상모드시 외부입력신호를 버퍼링하는 디큐엠 버퍼(5)와; 스페셀 테스트 모드시 제1 스페셜 테스트 모드신호(stm1)를 발생시켜 상기 테스트 제어부(3)로 제3 스페셜 테스트 모드신호(/stmd)를 출력하고 스페셜 테스트 모드 디코딩부(8)로 제2 스페셜 테스트 모드신호(stmd)를 출력하는 스페셜 테스트 모드신호 발생부(6)와; 입력되는 상기 제2 스페셜 테스트 모드신호(stmd) 및 어드레스 신호(rai, raj)를 논리 연산하여 다수개의 디코딩 신호(제1, 제2, 제3 디코딩 신호 등)를 출력하는 스페셜 테스트 모드 디코딩부(8)와; 정상모드시 상기 디코딩 신호(제1, 제2, 제3 디코딩 신호 등)에 의해 턴온되어 발생전압을 각 내부회로에 전달하며, 스페셜 테스트 모드시 테스트 대상이 된 볼티지 제너레이터(9-1, 9-2, 9-3)를 상기 디코딩 신호(제1, 제2, 제3 디코딩 신호 등)에 의해 외부입력신호와 차단시키는 볼티지 제너레이터 제어부(10)로 구성된다.
상기 테스트 제어부(3)는 상기 디큐엠 핀(1) 출력단과 상기 디큐엠 버퍼(5) 입력단 사이에 접속되며 게이트로 상기 제3 스페셜 테스트 모드신호(/stmd)가 인가되는 제1 엔모스형 트랜지스터(MN1)로 구성되는 제4 스위치부(3-3)와, 게이트로 상기 제3 스페셜 테스트 모드신호(/stmd)가 인가되고 상기 디큐엠 버퍼(5) 입력단과 접지전압 단자 사이에 연결되는 제1 피모스형 트랜지스터(MP1)와, 게이트로 상기 제3 스페셜 테스트 모드신호(/stmd)가 동시에 인가되는 제2, 제3, 제4 피모스형 트랜지스터(MP2, MP3, MP4)로 구성되어 스페셜 테스트 모드시 디큐엠 핀(1)으로 입력되는 외부입력신호를 동시에 출력하는 제1 스위치부(3-1)와, 게이트로 상기 제1 디코딩 신호(sdec1)가 인가되는 제2 엔모스형 트랜지스터(MN2)와 게이트로 상기 제2 디코딩 신호(sdec2)가 인가되는 제3 엔모스형 트랜지스터(MN3)와 게이트로 제3 디코딩 신호(sdec3)가 인가되는 제4 엔모스형 트랜지스터(MN4)로 구성되어 상기 제1 스위치부(3-1)의 출력을 선택적으로 전달시켜 제1 외부입력신호(vtg1)와 제2 외부입력신호(vtg2)와 제3 외부입력신호(vtg3)를 선택적으로 출력하는 제2 스위치부(3-2)로 구성된다.
상기 스페셜 테스트 모드신호 발생부(6)는 스페셜 테스트 모드임을 알리는 제1 스페셜 테스트 모드신호(stm1)를 출력하는 스페셜 테스트 모드(7)와, 상기 제1 스페셜 테스트 모드신호(stm1)에 인에이블되어 고전위 레벨의 제2 스페셜 테스트 모드신호(stmd)와 제3 스페셜 테스트 모드신호(/stmd)를 발생시키는 고전압 발생부(7-1)로 구성된다.
상기 고전압 발생부(7-1)는 고전압 입력단자와 제1 노드(N1) 사이에 연결되며 게이트가 제2 노드(N2)에 접속되는 제5 피모스형 트랜지스터(MP5)와, 상기 고전압 입력단자와 상기 제2 노드(N2) 사이에 연결되며 게이트가 상기 제1 노드(N1)에 접속되는 제6 피모스형 트랜지스터(MP6)와, 게이트가 전원전압 단자에 접속되며 상기 제1 노드(N1)와 제1 스페셜 테스트 모드신호(stm1)를 출력하는 상기 스페셜 테스트 모드(7) 출력단 사이에 연결되는 제5 엔모스형 트랜지스터(MN5)와, 상기 제1 스페셜 테스트 모드신호(stm1)를 반전출력하는 제1 인버터(IV1)와, 게이트가 상기 전원전압 단자에 접속되며 상기 제2 노드(N2)와 제1 인버터(IV1) 출력단 사이에 연결되는 제6 엔모스형 트랜지스터(MN6)와, 상기 제2 노드(N2)의 전위를 반전출력하여 제3 노드(N3)로 제2 스페셜 테스트 모드신호(stmd)를 출력하는 제2 인버터(IV2)와, 상기 제3 노드(N3)상의 제2 스페셜 테스트 모드신호(stmd)를 반전 출력하여 제3 스페셜 테스트 모드신호(/stmd)를 출력하는 제3 인버터(IV3)로 구성된다.
상기 스페셜 테스트 모드 디코딩부(8)는 제1 어드레스(rai)를 반전출력하는 제4 인버터(IV4)와, 제2 어드레스(raj)를 반전 출력하는 제5 인버터(IV5)와, 상기 제2 스페셜 테스트 모드신호(stmd)와 제1 어드레스(rai) 및 제2 어드레스(raj)를 논리 연산하여 제1 디코딩 신호(/sdec1)를 출력하는 제1 낸드 게이트(ND1)와, 상기 제1 낸드 게이트(ND1)의 출력인 제1 디코딩 신호(/sdec1)를 반전출력하여 제1 디코딩 신호(sdec1)를 출력하는 제6 인버터(IV6)와, 상기 제2 스페셜 테스트 모드신호(stmd)와 제1 어드레스(rai) 및 상기 제5 인버터(IV5) 출력신호를 논리 연산하여 제2 디코딩 신호(/sdec2)를 출력하는 제2 낸드 게이트(ND2)와, 상기 제2 낸드 게이트(ND2)의 출력인 제2 디코딩 신호(/sdec2)를 반전출력하여 제2 디코딩 신호(sdec2)를 출력하는 제7 인버터(IV7)와, 상기 제2 스페셜 테스트 모드신호(stmd)와 상기 제4 인버터(IV4) 출력 및 제2 어드레스(raj)를 논리 연산하여 제3 디코딩 신호(/sdec3)를 출력하는 제3 낸드 게이트(ND3)와, 상기 제3 낸드 게이트(ND3)의 출력인 제3 디코딩 신호(/sdec3)를 반전출력하여 제3 디코딩 신호(sdec3)를 출력하는 제8 인버터(IV8)로 구성된다.
상기 볼티지 제너레이터 제어부(10)는 정상모드시 상기 제1 디코딩 신호(/sdec1)에 의해 턴온되어 제1 볼티지 제너레이터(9-1)의 내부전압을 내부회로에 전달하며 스페셜 테스트 모드시 상기 제1 디코딩 신호(/sdec1)에 의해 턴오프되어 상기 제1 외부입력신호(vtg1)가 제1 볼티지 제너레이터(9-1)로 입력되는 것을 차단하는 제7 엔모스형 트랜지스터(MN7)와 정상모드시 상기 제2 디코딩 신호(/sdec2)에 의해 턴온되어 제2 볼티지 제너레이터(9-2)의 내부전압을 내부회로에 전달하며 스페셜 테스트 모드시 상기 제2 디코딩 신호(/sdec2)에 의해 턴오프되어 상기 제2 외부입력신호(vtg2)가 제2 볼티지 제너레이터(9-2)로 입력되는 것을 차단하는 제8 엔모스형 트랜지스터(MN8)와 정상모드시 상기 제3 디코딩 신호(/sdec3)에 의해 턴온되어 제3 볼티지 제너레이터(9-3)의 내부전압을 내부회로에 전달하며 스페셜 테스트 모드시 상기 제3 디코딩 신호(/sdec3)에 의해 턴오프되어 상기 제3 외부입력신호(vtg3)가 제3 볼티지 제너레이터(9-3)로 입력되는 것을 차단하는 제9 엔모스형 트랜지스터(MN9)로 구성된다.
이하에서는 상기한 구성으로 이루어진 본 발명에 대한 동작관계를 상세히 살펴본다.
먼저, 스페셜 테스트 모드가 아닌 정상모드시는 스페셜 테스트 모드(7)가 로우레벨의 제1 스페셜 테스트 모드신호(stm1)를 출력한다.
따라서 제1 노드(N1)는 턴온된 제5 엔모스형 트랜지스터(MN5)를 통해 로우전위가 걸리고 제2 노드(N2)는 제1 인버터에 의해 반전되며 제6 엔모스형 트랜지스터(MN6)를 통해 전달된 하이전위가 걸리게 된다.
한편, 상기 제1 노드(N1)의 로우전위에 의해 제6 피모스형 트랜지스터(MP6)가 턴온되어 제2 노드(N2)는 고전압으로 충전된다.
또한 상기 제1 노드(N1)는 상기 제2 노드(N2)의 고전압에 의해 제5 피모스형 트랜지스터(MP5)가 턴오프되므로 로우전위를 그대로 유지한다.
다음, 상기 제2 노드(N2)의 고전위는 제2 인버터(IV2)에 의해 반전 출력되어 제3 노드(N3)에는 로우레벨의 제2 스페셜 테스트 모드신호(stmd)가 출력된다.
또한, 로우레벨의 제2 스페셜 테스트 모드신호(stmd)는 제3 인버터(IV3)에 의해 반전출력되어 하이레벨의 제3 스페셜 테스트 모드신호(/stmd)가 상기 제3 인버터(IV3) 출력단으로 발생된다.
다음, 상기 제3 스페셜 테스트 모드신호(/stmd)는 상기 테스트 제어부(3)로 입력되어 제1 스위치부(3-1)와 제4 스위치부(3-3)를 제어한다.
즉, 하이레벨의 제3 스페셜 테스트 모드신호(/stmd)는 제1 스위치부(3-1)의 제2, 제3, 제4 피모스형 트랜지스터(MP2, MP3, MP4)를 턴오프시키고 제4 스위치부(3-3)의 제1 엔모스형 트랜지스터(MN1)를 턴온시켜 디큐엠 핀(1)으로 입력되는 외부입력신호는 정상동작시 상기 제1 엔모스형 트랜지스터(MN1)를 통해 디큐엠 버퍼(5)로 입력되어 버퍼링을 거치며 이후 내부동작에 사용된다.
한편, 디큐엠 핀(1)으로 입력된 외부입력신호는 제1 스위치부(3-1)가 턴오프상태에 있으므로 스페셜 테스트 모드로는 진입하지 못하게 된다.
다음, 스페셜 테스트 모드신호 발생부(6)의 한 출력인 로우레벨의 제2 스페셜 테스트 모드신호(stmd)는 상기 스페셜 테스트 모드 디코딩부(8)로 입력되어 제1, 제2 어드레스(rai, raj)와 함께 일련의 디코딩 과정을 거치게 된다.
이때, 로우레벨의 상기 제2 스페셜 테스트 모드신호(stmd)가 제1, 제2, 제3 낸드 게이트(ND1, ND2, ND3)의 한 입력단으로 동시에 입력이 되는 관계로 제1 어드레스(rai)와 제2 어드레스(raj)의 전위레벨에 관계없이 상기 제1, 제2, 제3 낸드 게이트(ND1, ND2, ND3)의 출력전위는 모두 하이레벨을 갖게 된다.
따라서, 제1 디코딩 신호(/sdec1)와 제2 디코딩 신호(/sdec2) 그리고 제3 디코딩 신호(/sdec3)는 하이레벨이 되고 제1 디코딩 신호(sdec1)와 제2 디코딩 신호(sdec2) 그리고 제3 디코딩 신호(sdec3)는 각각 제6, 제7, 제8 인버터(IV6, IV7, IV8)에 의해 반전되어 출력되므로 모두 로우레벨을 갖는다.
다음, 상기 로우레벨의 제1, 제2, 제3 디코딩 신호(sdec1, sdec2, sdec3)는 상기 테스트 제어부(3)의 제2 스위치부(3-2)를 구성하는 제2, 제3, 제4 엔모스형 트랜지스터(MN2, MN3, MN4)의 각 게이트로 인가되어 이들을 모두 턴오프시킨다.
즉, 정상모드시 제2 스위치부(3-2) 또한 턴오프상태로 존재한다.
다음, 하이레벨의 상기 제1, 제2, 제3 디코딩 신호(/sdec1, /sdec2, /sdec3)는 상기 볼티지 제너레이터 제어부(10)를 구성하는 제3 스위치부(10-1) 제7, 제8, 제9 엔모스형 트랜지스터(MN7, MN8, MN9)의 게이트로 각각 인가되어 턴온시켜주므로써 정상모드시 제1, 제2, 제3 볼티지 제너레이터(9-3)로부터 발생되는 내부전압들(예 : Vcp, Vblp, Vint, Vref 등)을 각 내부회로에 전달시킨다.
다음, 이하에서는 스페셜 테스트 모드시에 일어나는 일련의 동작관계를 살펴본다.
이때에는 스페셜 테스트 모드(7)가 하이레벨의 제1 스페셜 테스트 모드신호(stm1)를 출력한다.
따라서, 제1 노드(N1)는 하이전위가, 제2 노드(N2)는 로우전위가 각각 걸리게 되므로 제6 피모스형 트랜지스터(MP6)는 턴오프되어 제2 노드(N2)로 고전압이 인가되는 것을 차단하며 제5 피모스형 트랜지스터(MP5)는 제1 노드(N1)로 고전압을 전달시킨다.
상기 제2 노드(N2)의 로우전위는 제2 인버터(IV2)에 의해 반전출력되어 제3 노드에는 하이레벨의 제2 스페셜 테스트 모드신호(stmd)가 출력된다.
또한, 하이레벨의 제2 스페셜 테스트 모드신호(stmd)는 제3 인버터(IV3)에 의해 반전되어 상기 제3 인버터(IV3) 출력단에는 로우레벨의 제3 스페셜 테스트 모드신호(/stmd)가 출력된다.
다음, 로우레벨의 상기 제3 스페셜 테스트 모드신호(/stmd)는 테스트 제어부(3)의 제1 스위치부(3-1)와 제4 스위치부(3-3)로 입력되어 제1 엔모스형 트랜지스터(MN1)를 턴오프시키고 제2, 제3, 제4 피모스형 트랜지스터(MP4)를 턴온시켜 상기 디큐엠 핀(1)으로 입력되는 외부입력신호가 디큐엠 버퍼(5)로 전달되는 것을 차단하고 스페셜 테스트 모드로 진입할 수 있도록 한다.
다음, 상기 스페셜 테스트 모드 디코딩부(8)에서는 하이레벨의 제2 스페셜 테스트 모드신호(stmd)를 입력받아 제1, 제2, 제3 낸드 게이트(ND1, ND2, ND3) 일측 입력단으로 동시에 인가된다.
여기서, 상기 제2 스페셜 테스트 모드신호(stmd)가 하이레벨을 갖고 입력되므로 상기 제1, 제2, 제3 낸드 게이트(ND1, ND2, ND3)의 출력단 전위는 제1 어드레스(rai)와 제2 어드레스(raj)의 전위레벨에 의해 결정된다.
여기서, 입력 어드레스의 수가 두 개이므로 네 개의 디코딩 신호가 출력되어야 하지만 편의상 세 개의 디코딩 신호만을 가지고 본 발명에 대한 설명을 진행한다.
하지만, 디코딩 신호의 수는 테스트되는 볼티지 제너레이터의 수만큼 존재하며, 이는 입력 어드레스의 조합으로 얼마든지 만들 수가 있다.
본 설명에서는 제1 어드레스(rai)와 제2 어드레스(raj)가 하이레벨을 갖는 경우를 예로들어 살펴본다.
상기 제2 스페셜 테스트 모드신호(stmd)가 하이, 제1, 제2 어드레스(rai, raj)가 하이이므로 제1, 제2, 제3 낸드 게이트(ND1, ND2, ND3)중 제1 낸드 게이트(ND1)만이 로우전위를 출력하고 나머지 제2, 제3 낸드 게이트(ND2, ND3)는 하이전위를 출력한다.
따라서, 제1 디코딩 신호(sdec1)는 제6 인버터(IV6)에 의해 반전된 신호가 출력되므로 하이가 된다.
또한 제1 디코딩 신호(/sdec1)는 로우가 된다.
한편, 제2 디코딩 신호(sdec2)는 로우, 제2 디코딩 신호(/sdec2) 하이가 되며 제3 디코딩 신호(sdec3)는 로우, 제3 디코딩 신호(/sdec3)는 하이가 된다.
다음, 하이레벨의 제1 디코딩 신호(sdec1)와 로우레벨의 제2, 제3 디코딩 신호(sdec2, sdec3)는 상기 테스트 제어부(3)의 제2 스위치부(3-2)로 인가되어 제2 엔모스형 트랜지스터(MN2)를 턴온시켜 제1 외부입력신호(vtg1)를 출력하고, 제3, 제4 엔모스형 트랜지스터(MN3, MN4)를 턴오프시켜 제2, 제3 외부입력신호(vtg3)는 출력되지 않는다.
한편, 로우레벨의 제1 디코딩 신호(/sdec1)와 하이레벨의 제2, 제3 디코딩 신호(/sdec2, /sdec3)는 상기 볼티지 제너레이터 제어부(10)를 구성하는 제3 스위치부(10-1)로 입력된다.
즉, 제7 엔모스형 트랜지스터(MN7) 게이트로는 로우레벨의 제1 디코딩 신호(/sdec1)가 인가되어 턴오프되고, 제8, 제9 엔모스형 트랜지스터(MN8, MN9)의 게이트로는 각각 하이레벨의 제2, 제3 디코딩 신호(/sdec2, /sdec3)가 인가되어 턴온되어 상기 제1 외부입력신호(vtg1)가 제1 볼티지 제너레이터(9-1)로 입력되는 것을 차단하게 된다.
요약하면, 본 발명의 실시예에서 제1 어드레스(rai)와 제2 어드레스(raj)가 하이레벨을 갖는 경우 제1 볼티지 제너레이터(9-1)의 이상유무를 테스트하게 된다.
이때에는 테스트 제어부(3)를 구성하는 제2 스위치부(3-2)의 제1 외부입력신호(vtg1)만이 출력되어 상기 제1 볼티지 제너레이터(9-1)의 내부전위가 사용되는 내부회로에 인가되어 테스트를 진행하게 된다.
이때 상기 제1 외부입력신호(vtg1)가 제1 볼티지 제너레이터(9-1)로 인가되는 것을 차단하기 위하여 제3 스위치부(10-1)의 제7 엔모스형 트랜지스터(MN7)를 턴오프시킨다.
한편, 상기 제2, 제3 볼티지 제너레이터(9-2, 9-3)는 테스트 영역에 존재하지 않으므로 제8, 제9 엔모스형 트랜지스터(MN8, MN9)를 턴온시켜 내부회로에서 필요로 하는 Vcp, Vref, Vint, Vblp 등을 출력하게 된다.
결국, 테스트 영역에 존재하게 되는 제1, 제2, 제3 볼티지 제너레이터(9-1, 9-2, 9-3)의 선택여부는 제1, 제2 어드레스(rai, raj)의 레벨전위에 의해 결정된다.
본 발명은 반도체 메모리 소자를 테스트함에 있어 이상에서 살펴본 바와 같은 테스터 회로를 메모리 소자 내부에 장착하여, 웨이퍼상에서 테스트용 패드에 원하는 값을 인가하던 기존의 테스트 방식과는 달리 패키지(Package)된 상태에서 메모리 소자를 테스트 가능하게 한 것이다.
이상에서 살펴본 바와 같이, 본 발명은 패키지 상태에서 테스트를 가능하게 하여 소자의 성능측정 및 불량발생시 원인분석에 상당한 도움이 되며 테스트 타임을 줄여 칩의 경쟁력을 높일 수가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일실시예에 따른 볼티지 제너레이터 테스트 장치에 대한 전체적인 블록도.
도 2는 본 발명의 일실시예에 따른 볼티지 제너레이터 테스트 장치에 대한 상세회로도.
<도면의 주요부분에 대한 부호의 설명>
1 : 디큐엠 핀 3 : 테스트 제어부
5 : 디큐엠 버퍼 7 : 스페셜 테스트 모드
9 : 볼티지 제너레이터
8 : 스페셜 테스트 모드 디코딩부 10 : 볼티지 제너레이터 제어부
3-1 : 제1 스위치부 3-2 : 제2 스위치부
3-3 : 제4 스위치부 7-1 : 고전압 발생부
9-1 : 제1 볼티지 제너레이터 9-2 : 제2 볼티지 제너레이터
9-3 : 제3 볼티지 제너레이터 10-1 : 제3 스위치부
stm1 : 제1 스페셜 테스트 모드신호
stmd : 제2 스페셜 테스트 모드신호
/stmd : 제3 스페셜 테스트 모드신호
sdec1, /sdec1 : 제1 디코딩 신호
sdec2, /sdec2 : 제2 디코딩 신호
sdec3, /sdec3 : 제3 디코딩 신호 vtg1 : 제1 외부입력신호
vtg2 : 제2 외부입력신호 vtg3 : 제3 외부입력신호
rai : 제1 어드레스 raj : 제2 어드레스

Claims (7)

  1. 정상모드 및 테스트 모드시 외부입력신호를 받아들이는 디큐엠 핀과;
    정상모드 및 테스트 모드시 일정레벨의 제1, 제2 스페셜 테스트 모드신호를 출력하는 스페셜 테스트 모드신호 발생수단과;
    정상모드시 상기 제1 스페셜 테스트 모드신호에 의해 디큐엠 핀과 디큐엠 버퍼를 상호 연결지우고, 테스트 모드시 상기 제1 스페셜 테스트 모드신호에 의해 디큐엠 핀과 디큐엠 버퍼의 연결을 차단하며 테스트 모드용 외부입력신호를 선택적으로 출력하는 테스트 제어수단과;
    정상모드시 일정레벨의 상기 제2 스페셜 테스트 모드신호 및 복수개의 어드레스 신호를 상호 조합하여 상기 테스트 제어수단을 제어하는 N개의 디코딩 신호와 N개의 볼티지 제너레이터와 칩 내부회로를 연결시키는 N개의 디코딩 신호를 출력하고,
    테스트 모드시 일정레벨의 상기 제2 스페셜 테스트 모드신호 및 복수개의 어드레스 신호를 상호 조합하여 외부입력신호를 선택적으로 출력하는 상기 테스트 제어수단을 선택적으로 제어하는 N개의 디코딩 신호와 테스트 대상이 된 한 개의 볼티지 제너레이터로 외부입력신호가 인가되는 것을 차단하는 한 개의 디코딩 신호와 테스트 대상이 아닌 N-1개의 볼티지 제너레이터와 칩 내부회로를 연결시키는 N-1개의 디코딩 신호를 출력하는 스페셜 테스트 모드 디코딩수단과;
    정상모드시 상기 N개의 디코딩 신호에 의해 턴온되어 내부전압을 출력시키고,
    테스트 모드시 상기 N개의 디코딩 신호중 한 개의 디코딩 신호에 의해 테스트 대상이 된 볼티지 제너레이터로 외부입력신호가 인가되는 것을 차단하는 볼티지 제너레이터 제어수단을 구비함을 특징으로 하는 반도체 메모리 소자의 볼티지 제너레이터 테스트 장치.
  2. 제 1 항에 있어서,
    상기 스페셜 테스트 모드신호 발생수단은 정상모드 또는 테스트 모드임을 알리는 제1 스페셜 테스트 모드신호를 출력하는 스페셜 테스트 모드와;
    상기 제1 스페셜 테스트 모드신호에 구동하여 고전위 레벨의 제2, 제3 스페셜 테스트 모드신호를 출력하는 고전압 발생수단을 구비함을 특징으로 하는 반도체 메모리 소자의 볼티지 제너레이터 테스트 장치.
  3. 제 1 항에 있어서,
    상기 스페셜 테스트 모드 디코딩수단은 입력 어드레스의 논리조합에 의해 볼티지 제너레이터를 선택적으로 테스트 할 수 있도록 인버터와 논리 게이트를 사용하여 구비함을 특징으로 하는 반도체 메모리 소자의 볼티지 제너레이터 테스트 장치.
  4. 제 1 항에 있어서,
    상기 테스트 제어수단은 정상모드시 상기 제1 스페셜 테스트 모드신호에 의해 턴온되어 외부입력신호를 디큐엠 버퍼로 전달하는 제1 스위치수단과;
    테스트 모드시 상기 제1 스페셜 테스트 모드신호에 의해 턴온되어 상기 외부입력신호를 전달하는 제2 스위치수단과;
    테스트 모드시 디코딩 신호에 의해 선택적으로 턴온되어 외부입력신호를 출력하는 제3 스위치수단을 구비함을 특징으로 하는 반도체 메모리 소자의 볼티지 제너레이터 테스트 장치.
  5. 제 4 항에 있어서,
    상기 제1 스위치수단 및 제2 스위치수단 그리고 제3 스위치수단은 모스형 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 소자의 볼티지 제너레이터 테스트 장치.
  6. 제 1 항에 있어서,
    상기 볼티지 제너레이터 제어수단은 디코딩 신호에 의해 선택적으로 턴온/턴오프되어 테스트 모드시 볼티지 제너레이터로 외부입력신호가 인가되는 것을 차단하는 스위치수단을 구비함을 특징으로 하는 반도체 메모리 소자의 볼티지 제너레이터 테스트 장치.
  7. 제 6 항에 있어서,
    상기 스위치수단은 모스형 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 소자의 볼티지 제너레이터 테스트 장치.
KR10-1998-0063801A 1998-12-31 1998-12-31 반도체 메모리 소자의 볼티지 제너레이터(voltage generator)테스트 장치 KR100499624B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0063801A KR100499624B1 (ko) 1998-12-31 1998-12-31 반도체 메모리 소자의 볼티지 제너레이터(voltage generator)테스트 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0063801A KR100499624B1 (ko) 1998-12-31 1998-12-31 반도체 메모리 소자의 볼티지 제너레이터(voltage generator)테스트 장치

Publications (2)

Publication Number Publication Date
KR20000047049A KR20000047049A (ko) 2000-07-25
KR100499624B1 true KR100499624B1 (ko) 2005-09-02

Family

ID=19570355

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0063801A KR100499624B1 (ko) 1998-12-31 1998-12-31 반도체 메모리 소자의 볼티지 제너레이터(voltage generator)테스트 장치

Country Status (1)

Country Link
KR (1) KR100499624B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01185461A (ja) * 1988-01-20 1989-07-25 Hitachi Ltd 半導体装置
US5537053A (en) * 1992-06-09 1996-07-16 International Business Machines Corporation Data output impedance control
JPH0954143A (ja) * 1995-08-11 1997-02-25 Advantest Corp 半導体試験装置における並列接続する電圧発生器及びコンタクト試験方法
JPH10227837A (ja) * 1997-02-14 1998-08-25 Yokogawa Electric Corp 半導体テスト装置の試験電圧校正装置及び方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01185461A (ja) * 1988-01-20 1989-07-25 Hitachi Ltd 半導体装置
US5537053A (en) * 1992-06-09 1996-07-16 International Business Machines Corporation Data output impedance control
JPH0954143A (ja) * 1995-08-11 1997-02-25 Advantest Corp 半導体試験装置における並列接続する電圧発生器及びコンタクト試験方法
JPH10227837A (ja) * 1997-02-14 1998-08-25 Yokogawa Electric Corp 半導体テスト装置の試験電圧校正装置及び方法

Also Published As

Publication number Publication date
KR20000047049A (ko) 2000-07-25

Similar Documents

Publication Publication Date Title
US6392938B1 (en) Semiconductor memory device and method of identifying programmed defective address thereof
US5617366A (en) Method and apparatus for a test control circuit of a semiconductor memory device
US7643356B2 (en) Semiconductor memory device having input device
US6366118B2 (en) Antifuse repair circuit
KR930022382A (ko) 반도체 메모리칩의 병렬테스트 회로
US7480841B2 (en) Semiconductor integrated circuit which properly executes an operational test of a circuit under test in the semiconductor integrated circuit
US6169694B1 (en) Circuit and method for fully on-chip wafer level burn-in test
JP3715393B2 (ja) 半導体メモリ装置
KR19980034731A (ko) 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법
US6570796B2 (en) Wafer burn-in test and wafer test circuit
KR100364128B1 (ko) 셀프리프레쉬 발진주기 측정장치
KR0135231B1 (ko) 고속 테스트 기능을 갖는 메모리 소자
KR100499624B1 (ko) 반도체 메모리 소자의 볼티지 제너레이터(voltage generator)테스트 장치
US20020021603A1 (en) Apparatus and method for package level burn-in test in semiconductor device
KR100311117B1 (ko) 반도체메모리소자의옵션기능테스트장치
KR100230401B1 (ko) 반도체 메모리장치의 dc 신호 측정회로
US7543199B2 (en) Test device
KR100200311B1 (ko) 반도체 메모리 장치의 멀티 비트 테스트 회로
KR100303994B1 (ko) 이디오 디램의 스페셜 테스트 모드 진입 회로
KR0186189B1 (ko) 마스크롬의 시험회로
US7477067B2 (en) Semiconductor integrated circuit which can be burn-in-tested even when packaged and method of burn-in-testing semiconductor integrated circuit even when the semiconductor integrated circuit is packaged
KR100569543B1 (ko) 반도체 메모리 테스트 장치
KR19980034259A (ko) 로오 어드레스 프리디코더 회로
KR100290294B1 (ko) 리페어워드라인구동회로
KR19990039587A (ko) 테스트 핀의 수가 감소된 메모리 장치 테스트 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee