JP4370527B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、オンチップコンペアテスト回路、及び、容量ヒューズ等のアンチヒューズ技術に適用して好適な半導体記憶装置に関する。

近年、パッケージ状態でリダンダンシ置換可能（不良セルの冗長セルへの置換）なアンチヒューズが採用されるようになってきている。アンチヒューズの材質に容量構造をとるものが容量ヒューズである。容量ヒューズは、プログラミング時に、上部電極と下部電極の間に高電圧を印加すると、上部電極と下部電極の間の絶縁膜が絶縁破壊され、両電極間が導通するようにされたヒューズであり、チップをパッケージに封入後もアンチヒューズに欠陥アドレス情報を書き込み、組み立て後のメモリセルのホールド劣化不良などの救済に用いられる。アンチヒューズの搭載数を増加させると、チップ面積が増大するため、通常は、少数ビットの救済処理に用いられる。なお、アンチヒューズを用いたリダンダンシ回路については、特許文献１等が参照される。

アンチヒューズで救済可能な少数ビット不良の検出は、テスタ側でのフェイル情報のチェック結果に基づき行われる。一方、テスタ側でのチェックが不可能な場合には、不良品全てにおいて容量ヒューズのコネクトを行い、その後に、フェイルのチェックが行われる。

半導体記憶装置がオンチップコンペア機能を具備していると、１ビット目のフェイルをラッチする回路構成であるため、容量ヒューズ等のアンチヒューズによる置換可能なチップを検出する事は不可能である。

図６は、半導体記憶装置（Double Data Rate；ＤＤＲ）の典型的な構成例をブロック図にて示したものである。この従来の半導体記憶装置は、クロック制御回路４、制御信号発生回路３、アドレスバッファ５、メモリセルアレイ６、データコントロール回路７、データアウトバッファ８、データインバッファ９、テストモードエントリ回路１０、オンチップコンペア比較回路１、オンチップコンペアラッチ回路２を有している。

制御信号発生回路３は、アドレス信号１０１、ＣＳＢ信号（チップセレクト信号）１０２、ＲＡＳＢ信号（ロウアドレスストローブ）１０３、ＣＡＳＢ信号（カラムアドレスストローブ）１０４、ＷＥＢ信号（ライトイネーブル）１０５、内部クロック信号１２２を受信し、コントロール信号１２０を出力させる。なお、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ等、末尾にＢが付加された信号はＬｏｗレベルでアクティブ（活性）状態であることを表している。

コントロール信号１２０は、アドレスバッファ５、メモリセルアレイ６、データコントロール回路７、テストモードエントリ回路１０、オンチップコンペアラッチ回路２に供給される。

クロック制御回路４は、クロック信号であるＣＫ信号１０６、ＣＫＢ信号（CKの相補信号）１０７、クロックイネーブル信号であるＣＫＥ信号１０８を受信して内部クロック信号１２２を発生し、制御信号発生回路３、メモリセルアレイ６、データコントロール回路７に供給する。

テストモードエントリ回路１０は、アドレス信号１０１、コントロール信号１２０を受け、ＰＴＥＳＴ信号１１１、ＴＣＭＰ１信号１１２を出力する。

アドレスバッファ５は、アドレス信号１０１、コントロール信号１２０、ＰＴＥＳＴ信号１１１を受け、セレクト信号１２１をメモリセルアレイ６に出力する。

メモリセルアレイ６は、コントロール信号１２０、セレクト信号１２１、内部クロック信号１２２を受け、データバス信号ＤＢ０〜ＤＢ３（１１３〜１１６）を出力する。なお、図６では、簡単のため、データバス数を簡易的に４本としているが、４本に制限されるものでないことは勿論である。

データコントロール回路７は、データバス信号ＤＢ０〜ＤＢ３（１１３〜１１６）、ＰＴＥＳＴ信号１１１、セレクト信号１２１、コントロール信号１２０、内部クロック信号１２２を受け、リードライトバス１２３を出力する。

オンチップコンペア比較回路１は、データバス信号ＤＢ０〜ＤＢ３（１１３〜１１６）と外部Ｉ／Ｏ端子１１９からの入力データ信号を受け、比較し、ＴＦＦ０Ｂ信号１１７を出力する。

オンチップコンペアラッチ回路２は、ＴＦＦ０Ｂ信号１１７、ＰＴＥＳＴ信号１１１、ＴＣＭＰ１信号１１２、コントロール信号１２０を受け、ＴＴＲＮ信号１１８を出力する。

データアウトバッファ８は、リードライトバス１２３、ＴＴＲＮ信号１１８、ＤＱＳ信号１０９、ＤＭ信号１１０を受け、データを、Ｉ／Ｏ１１９より出力する。

データインバッファ９は、Ｉ／Ｏ１１９からのデータを入力し、またＤＱＳ信号１０９、ＤＭ信号１１０を受け、リードライトバス１２３にデータを出力する。

以下、図６の半導体記憶装置の動作を説明する。まず、テストモード回路系を使用せず、データをリード／ライトする場合の動作（通常動作）について説明する。

アドレス信号１０１がアドレスバッファ５に保持され、保持されているセレクト信号１２１に基づいて、メモリセルアレイ６内のワード線、及び、ビット線がセレクトされる。リード動作の場合には、それにより選択されたメモリセルのデータをデータバス信号ＤＢ０〜ＤＢ３（１１３〜１１６）に出力させ、データコントロール回路７を介しリードライトバス１２３に出力され、データアウトバッファ８より外部Ｉ／Ｏ１１９を通してデータが読み出される。

また、ライト動作の場合には、データインバッファ９に入力される外部Ｉ／Ｏ１１９からのデータは、リードの場合と逆に、リードライトバス１２３の入力データが、データコントロール回路７を介しデータバス信号ＤＢ０〜ＤＢ３（１１３〜１１６）に入力され、メモリセルアレイ６にて、選択されたメモリセルにデータが書き込まれる。

次に、オンチップコンペアテストモードの動作について、図６乃至図９を用いて説明する。

オンチップコンペアテストモードとは、選別工程にて行うテストモードの一つであり、チップ内部にてメモリセルから読み出されたリード情報（リードデータ）と、外部Ｉ／Ｏからのライトデータ（期待値）との比較を行い、不一致（不良）情報をラッチしておき、テスト終了後、ラッチデータを一度読み出して判定を行う。

選別工程にて使用されるＴＢＴ（テスタバーンインテスト）装置のような大並列テスタにおいて、装置側のコンパレータ数に制限があるため、同一テストを何回か行わないと、全チップのテストは終了とならない。そのため、装置側のコンパレータをテスト時には使用しなければ、全数同時にテスト可能となり、一度のテスト時間ですむ。オンチップコンペアテストモードでテストを行い、最後に、一回だけそれぞれのチップのラッチ情報をリードするのみですむ。そのため大幅なテスト時間短縮に繋がる。

オンチップコンペアテストの回路動作について説明していく。図７は、図６のオンチップコンペア比較回路１の構成の一例を示す図である。データバス信号ＤＢ０〜ＤＢ３（１１３〜１１６）を入力とする４入力のＥＸＯＲ（排他的論理和）回路１１、コンペアライトデータとＤＢ３とを入力する２入力のＥＸＯＲ回路１２、ＥＸＯＲ回路１１、１２の出力を入力するＮＯＲ回路１３を備えている。

メモリセルアレイ６から読み出されたメモリセルアレイ情報のデータバス信号ＤＢ０〜ＤＢ３（１１３〜１１６）のデータが全て一致した場合にのみ、ＥＸＯＲ（排他的論理和）回路１１の出力である信号線１２５はＬｏｗレベルとなる。また、そのとき、Ｉ／Ｏ１１９に印加されているライトデータのうち、一つのＩ／Ｏピンからのデータ１２４（仮にＩ／Ｏ３とする）とデータバス信号ＤＢ０〜ＤＢ３（１１３〜１１６）のうち、一つのデータバス信号（仮にＤＢ３とする）のデータが一致した場合のみ、ＥＸＯＲ１２の出力である信号線１２６はＬｏｗレベルとなる。信号線１２５と信号線１２６を受けるＮＯＲ回路１３の出力からＴＦＦ０Ｂ信号１１７が出力される。すなわち、データバスと、コンペアライトデータの全てが一致した場合のみ、ＴＦＦ０Ｂ信号線１１７はＨｉｇｈとなる。データバスと、コンペアライトデータのいずれか一つでも不一致であれば、ＴＦＦ０Ｂ信号線１１７はＬｏｗレベルとなる。内部不良情報がＴＦＦ０Ｂ信号線１１７のデータになる。

図８は、図６のオンチップコンペアラッチ回路２の構成の一例を示す図である。オンチップコンペアラッチ回路２は、ＴＦＦ０Ｂ信号線１１７のデータをそのまま出力するか、一度でも、不良になったＴＦＦ０Ｂ信号１１７のＬｏｗレベル情報をラッチしたデータを出力する。

図６の制御信号発生回路３から出力されるコントロール信号１２０であり、テストモードエントリ信号と共に発生される図８のＰＤＥＢＬ信号１２７、ＯＣＣＲＳＴ信号１２８、ＯＣＯＵＴＢ信号１２９と、図６のテストモードエントリ回路１０から出力されるテストモード信号であるＰＴＥＳＴ信号１１１、ＴＣＭＰ１信号１１２の動作について説明していく。

テストモード信号は、選別・評価に使用するもので、ユーザ側では使用しない。そのため、ある特定のタイミング・アドレスによりエントリする。このエントリを行うのがテストモードエントリ回路１０である。

ＰＴＥＳＴ信号１１１は、「パラレルテストモード」と呼ばれているテストモードを制御する信号である。パラレルテストは、内部を１ビットずつテストすることは、時間ロスのため、アドレスを内部圧縮し、パラレルに読み書きを行う。

ＴＣＭＰ１信号１１２は、オンチップコンペアによるフェイル情報のラッチ出力を行うテストモード信号である。ＴＣＭＰ１信号１１２は、ＰＴＥＳＴ信号１１１と同時に使用される。

ＰＤＥＢＬ信号１２７は、ラッチゲート信号である。

ＯＣＣＲＳＴ信号１２８は、ラッチ情報の初期化を行う信号である。

ＯＣＯＵＴＢ信号１２９は、オンチップコンペアでのラッチを含むデータ情報のデータアウト回路への出力をイネーブルにする信号である。

図８に示すように、オンチップコンペアラッチ回路２は、ＰＴＥＳＴ信号１１１とＴＦＦ０Ｂ信号１１７を入力するＮＡＮＤ回路１４の出力信号１３０をそのまま使用するパスと、ＴＦＦ０Ｂ信号１１７の最初のＬｏｗレベル情報をラッチし出力するパスに分けられる。

信号１３０をそのまま使用するパスは、インバータ１５のゲートに入力し、信号１３１を出力する。信号１３１は、ＴＣＭＰ１信号１１２をゲートに入力するＰチャネルＭＯＳトランジスタ２５、ＴＣＭＰ１信号１１２をインバータ２４で反転した信号１９６をゲートに入力するＮチャネルＭＯＳトランジスタ２６よりなるトランスファゲートを介して信号１３２に接続され、インバータ２９で反転されて信号１３３になる。

ＯＣＯＵＴＢ信号１２９とＴＣＭＰ１信号１１２を入力とするＮＡＮＤ回路２３により、信号１４０として出力される。

信号１４０と信号１３３が、ＮＡＮＤ回路３０により、信号１３４として出力され、更にインバータ３１を通してＴＴＲＮ信号１１８が生成される。

ＴＦＦ０Ｂ信号１１７の最初のＬｏｗレベル情報（フェイル情報）をラッチし出力するパスは、まず、ＰＤＥＢＬ信号１２７をゲートに入力するＮチャネルＭＯＳトランジスタ１７、ＰＤＥＢＬ信号１２７をインバータ１６で反転した信号１３９をゲートに入力するＰチャネルＭＯＳトランジスタ１８よりなるトランスファゲートを介して信号１３５に接続される。

信号１３５はインバータ２０Ａに入力されて反転され信号１３８として出力され、信号１３８はインバータ２０Ｂに入力されて反転され、信号１３５に接続される、というインバータ２０Ａ、２０Ｂによるラッチ回路が付加されている。

信号１３５はＮＯＲ回路２１の一の入力端に入力され、ＮＯＲ回路２１は信号１３６を出力し、信号１３６は、ＮＯＲ回路２２の一の入力端に入力され、ＮＯＲ回路２２の他の入力端にはＯＣＣＲＳＴ信号１２８が入力され、ＮＯＲ回路２２から信号１３７が出力される。信号１３７は、ＮＯＲ回路２１の他の入力端に入力されている。

信号１３５とグランド間には、ＯＣＣＲＳＴ信号１２８をゲートに入力するＮチャネルＭＯＳトランジスタ１９が接続されている。

信号１３６は、ＴＣＭＰ１信号１１２をゲートに入力するＮチャネルＭＯＳトランジスタ２８、ＴＣＭＰ１信号１１２をインバータ２４で反転した信号１９６をゲートに入力するＰチャネルＭＯＳトランジスタ２７よりなるトランスファゲートを介して信号１３２に接続されている。

最終出力であるＴＴＲＮ信号１１８は、図６において、データアウトバッファ８のうちの一つ（図では、仮に、Ｉ／Ｏ３に対応したデータアウトバッファ）に入力され、Ｉ／Ｏ１１９のうちの一つ（Ｉ／Ｏ３とする）から外部に読み出される。

図９のタイミングチャートにより、回路動作を説明する。一連の動作は、前述のテストモードのエントリにより、各テストモード信号が活性化することにより行う。

ＯＣＣＲＳＴ信号１２８の１ショットパルス（Ｈｉｇｈレベル）により、各内部節点の初期化が行われる。ＮチャネルＭＯＳトランジスタ１９がオンし、信号１３５がＬｏｗレベルとなり、ＮＯＲ回路２２の出力１３７がＬｏｗレベルとなり、ＮＯＲ回路２１の出力１３６がＨｉｇｈレベルとなる。

ＯＣＣＲＳＴ信号１２８は、１ショットパルスのＨｉｇｈのため、初期化後は、Ｌｏｗレベルとなり、ＮチャネルＭＯＳトランジスタ１９はオフし（フローティング）、ＮＯＲ回路２２の入力はＬｏｗレベルとなる。

次に、ＰＴＥＳＴ信号１１１がＨｉｇｈレベルになることによって、内部データと外部期待値との比較結果であるＴＦＦ０Ｂ信号１１７が、ＮＡＮＤ回路１４を介して、信号１３０に伝達される。

ＰＤＥＢＬ信号１２７がＨｉｇｈレベルになることにより、トランスファゲート１７、１８がオンし、ＴＦＦ０Ｂ信号１１７の最初のＬｏｗレベルをラッチして出力するパスに接続される。

初期状態で信号１３５はＬｏｗレベルであるため、ＴＦＦ０Ｂ信号１１７がデータ不一致情報であるＬｏｗレベルになると、信号１３０、１３５はＨｉｇｈとなり、ＮＯＲ回路２１の出力１３６がＬｏｗレベルとなる。その後は信号１３７がＨｉｇｈとなるために、ＮＯＲ回路２１、２２からなるフリップフロップ回路は、ＴＦＦ０Ｂ信号１１７の情報に関係なく、信号１３６はＬｏｗレベルに固定されたままとなる。

一連の内部ラッチテストの終了後、テストモードにより、ＴＣＭＰ１信号１１２がＨｉｇｈレベルとなり、トランスファゲート２７、２８がオンし、信号１３２は、ＴＦＦ０Ｂ信号１１７の最初のＬｏｗレベル情報をラッチした信号１３６の結果となり、また、ＴＴＲＮ信号１１８は、Ｌｏｗレベルにセットされる。

次に、ＯＣＯＵＴＢ信号１２９がＬｏｗレベルとなることによって、信号１３２の結果がインバータ２９、ＮＡＮＤ３０、インバータ３１を介して、ＴＴＲＮ信号１１８に出力される。

ＴＴＲＮ信号１１８は、データが不一致の場合、Ｈｉｇｈになっている。このＴＴＲＮ信号１１８のデータがデータアウトバッファ８を介して、Ｉ／Ｏ１１９のうちの一つ（ここでは、仮にＩ／Ｏ３とする）から外部読み出しされる。

以上、ＴＦＦ０Ｂ信号線１１７の最初のフェイル情報をラッチしたデータを出力するパスについて回路動作を説明したが、他方のパスであるＴＦＦ０Ｂ信号線１１７のデータをそのまま出力する場合には、単純に、ＴＣＭＰ１信号１１２がＬｏｗレベルであれば、トランスファゲート２５、２６がオンしているため、信号１３０のデータがインバータ１５を介して信号１３１に、トランスファゲート２５、２６を介して信号１３２に、更にインバータ２９を介して信号１３３となる。

ＴＣＭＰ１信号１１２がＬｏｗレベルであるため、ＮＡＮＤ回路２３の出力１４０はＨｉｇｈレベルとなり、信号１３３のデータが、ＮＡＮＤ回路３０を介して信号１３４に、更にインバータ３１を介してＴＴＲＮ信号１１８になる。そのため、このパスでは、ＴＴＲＮ信号１１８は、ビット毎の内部不一致フェイル情報の出力（不一致の場合は、Ｈｉｇｈレベル）になる。

なお、オンチップコンペアテストについては、以下の特許文献２乃至４等が参照される。

特開２００４−３０３３５４号公報 特開２００４−３９１２３号公報 特開２００３−２５７１９４号公報 特開平９−１２８９９８号公報

組み立て後、不良ビットを内部で切り替えるヒューズ技術であるアンチヒューズの一つに容量ヒューズがある。ヒューズの素材として、容量構造を使用している。このアンチヒューズにて、救済可能な少数ビット不良を検出するためには、テスタ側にてのフェイル情報チェックしか手段がないというのが実情である。

テスタ側でのチェックが不可能な場合には、不良品全てにおいて、容量ヒューズのコネクトを行い、その後、フェイルチェックをするしか手段がない。

また、前述のオンチップコンペア機能であると、常に、１ビット目のフェイルをラッチする回路構成であるため、容量ヒューズ等のアンチヒューズによる置換可能なチップを検出することは不可能である。

したがって、本発明の主たる目的は、オンチップコンペアラッチ機能を備えた半導体記憶装置において、１ビット目以外のフェイルをラッチ可能とする半導体記憶装置を提供することにある。

本願で開示される発明は、上記課題を解決するため、概略以下の通りとされる。

本発明の半導体記憶装置は、セルアレイからの複数の読み出しデータ信号と、前記読み出しデータ信号に対応して外部から入力された入力データ信号とを受けてこれらが互いに一致するか比較し比較結果信号を出力する比較回路と、前記比較回路から出力される比較結果信号を受け、１番目のフェイル情報以降の所定番目のフェイル情報をラッチした結果を出力するラッチ回路と、を備えている。

本発明においては、フェイル情報のラッチ出力を制御する第１の制御信号を受け、前記第１の制御信号が非活性状態のとき、前記ラッチ回路は、前記比較回路から出力される比較結果信号をそのまま出力する。

本発明においては、前記ラッチ回路は、第２の制御信号を受け、前記第１の制御信号が活性状態のとき、前記第２の制御信号の値に基づき、１ビット目のフェイル情報をラッチするか、Ｎビット目（ただし、Nは２以上の所定の整数）のフェイルからラッチするかを選択する回路を備えている。

本発明に係る半導体記憶装置は、セルアレイからの複数のデータバス信号に読み出されたデータ信号と外部からの入力データ信号を受けてこれらが互いに一致するか比較し比較結果信号を出力するオンラインコンペア比較回路からの比較結果信号を受け、１ビット目のフェイル情報をラッチするオンラインコンペアラッチ回路に、１ビット目以降の所定番目のフェイルからラッチをかける回路と、前記比較結果信号をそのまま出力するか、１ビット目のフェイル情報、又は、１ビット目以降の所定番目のフェイル情報の出力のラッチ結果を出力するか、パスの切り替えを行う手段を備えている。

本発明は、オンチップコンペア回路の機能を拡張し、２ビット目からのフェイルをラッチさせておくようにすることで、容量ヒューズ等のアンチヒューズにて救済可能である１ビット不良品を良品として検出を容易化している。

本発明によれば、容量ヒューズ等のアンチヒューズにて救済可能である１ビット不良品を、良品として検出することを容易化する。

上記した本発明についてさらに詳細に説述すべく、添付図面を参照して説明する。図１は、本発明の一実施例の構成を示す図である。図２は、図１に示したオンチップコンペア比較回路３２の構成を示す図である。本発明の一実施例として、１ビットフェイル情報をラッチするオンチップコンペアラッチ回路３３に、２ビット目以降のフェイルからラッチをかける回路、及び、そのパス切り替えを行うテストモード信号、及び、回路が追加されている。より詳細には、オンチップコンペアラッチ回路３３には、図２に示すように、図８に示した構成（１ビットフェイル情報をラッチする構成）のオンチップコンペア回路に、オンチップコンペア比較回路３２から出力される比較結果信号を受け、２ビット目のフェイルからラッチする回路と、これを選択するテストモードが追加されている。

図１において、オンチップコンペア比較回路３２は、図６のオンチップコンペア比較回路１（図７参照）と同一であるため、その説明は省略する。図１の制御信号発生回路３４、クロック制御回路３５、アドレスバッファ３６、メモリセルアレイ３７、データコントロール回路３８、データアウトバッファ３９、データインバッファ４０は、図６の制御信号発生回路３、クロック制御回路４、アドレスバッファ５、メモリセルアレイ６、データコントロール回路７、データアウトバッファ８、データインバッファ９と同一であるため、その説明は省略する。テストモードエントリ回路４１は、ＰＴＥＳＴ信号１５１、ＴＣＭＰ１信号１５２、ＴＣＭＰ２信号１５３を生成出力する。以下、図１及び図２を用いて、本実施例について説明する。

ＴＣＭＰ２信号１５３は、図６の構成に追加されたテストモード信号である。このＴＣＭＰ２信号１５３により、データ不一致のラッチ情報を切り替える。

図２において、ＴＦＦ０Ｂ信号１５８とＰＴＥＳＴ信号１５１のＮＡＮＤ回路４２を通した信号１６８と、ＰＤＥＢＬ信号１６５がゲート入力されたトランスファゲート４４、４５を介して接続された信号１７４に、２ビット目フェイルラッチ回路が、図８の構成に付加されている。

２ビット目フェイルラッチ回路において、信号１７４は、ＰチャネルＭＯＳトランジスタ７２、ＮチャネルＭＯＳトランジスタ７６のゲートに入力し、インバータ６９に入力される。インバータ６９の出力１８５は、ＮチャネルＭＯＳトランジスタ７１、ＰチャネルＭＯＳトランジスタ７５のゲートに入力される。

トランスファゲート７１、７２は、信号１８６と信号１８７を接続し、信号１８７は、ＯＣＣＲＳＴ信号１６６を受けたインバータ７０の出力１８４とＮＡＮＤ回路７３に入力され、ＮＡＮＤ回路７３の出力信号１８８は、インバータ７４を介して信号１８７と接続し、フリップフロップの構造をとっている。

トランスファゲートである７５、７６は、信号１８８と信号１８９を接続し、信号１８９は、信号１８４とＮＡＮＤ回路７７に入力され、ＮＡＮＤ回路７７の出力信号１９０は、インバータ７８を介して信号１８９と接続し、フリップフロップの構造をとっている。

また、信号１９０はインバータ７９に入力され、インバータ７９は信号１８６を出力している。

信号１８６は、前述のトランスファゲート７１、７２のソース、及び、ＮチャネルＭＯＳトランジスタ８１、ＰチャネルＭＯＳトランジスタ８５のゲート、インバータ８０に入力される。

インバータ８０の出力信号１９３は、ＰチャネルＭＯＳトランジスタ８２、ＮチャネルＭＯＳトランジスタ８６のゲートに入力される。

トランスファゲート８１、８２は、内部電源電圧レベルであるＶＣＣと、信号１９１を接続し、信号１９１は、信号１８４とともにＮＡＮＤ回路８３に入力され、ＮＡＮＤ回路８３の出力信号１９２は、インバータ８４で反転され信号１９１として出力され、フリップフロップの構造をとっている。

トランスファゲート８５、８６は、信号１９２と信号１９４を接続している。信号１９４は、インバータ８７に入力し、その出力信号１９５はインバータ８８に入力され、その出力が信号１９４に接続するフリップフロップの構成をとっている。

信号１９５は、ＴＣＭＰ１信号１５２がゲートに入力されるＮチャネルＭＯＳトランジスタ６６、インバータ５２を介した信号１７９がゲートに入力されるＰチャネルＭＯＳトランジスタ６５をトランスファゲートとして、信号１９７に接続されている。

ＯＣＯＵＴＢ信号１６７とＴＣＭＰ１信号１５２を入力するＮＡＮＤ回路６４より、信号１８２が出力される。信号１８２と信号１９７を入力するＮＡＮＤ回路８９より、信号１８３が出力されている。

ＴＣＭＰ２信号１５３は、ＮチャネルＭＯＳトランジスタ６８、ＰチャネルＭＯＳトランジスタ６１のゲートに入力され、またインバータ６０を介した信号１８１は、ＰチャネルＭＯＳトランジスタ６７、ＮチャネルＭＯＳトランジスタ６２のゲートに入力されている。

トランスファゲート６８、６７は、信号１８３を信号１７３と接続し、またトランスファゲート６１、６２は、ラッチパスである信号１７２（図８の構成では、信号１３４）を信号１７３と接続している。信号１７３は、インバータ６３を介してＴＴＲＮ信号１５９となる。

ＴＴＲＮ信号１５９は、図１において、データアウトバッファ３９のうちの一つ（仮に、Ｉ／Ｏ３に対応したデータアウトバッファとする）に入力され、Ｉ／Ｏ１６０のうちの一つ（ここでは仮にＩ／Ｏ３とする）から、外部に読み出される。

本実施例のオンチップコンペアラッチ回路３３においては、１ビットフェイル情報をラッチするオンチップコンペアラッチ回路（図８参照）に、２ビット目のフェイルからラッチをかける回路と、これを選択するテストモードが追加されている。以下では、図８に示した回路と同一の動作説明は省略し、本実施例であらたに追加された動作についてのみ、図１、図２、図３を用いて説明する。

一連の動作は、前述のテストモードのエントリにより、各テストモード信号が活性化することにより行う。ＯＣＣＲＳＴ信号１６６の１ショットＨｉｇｈレベルにより初期化が行われ、ＮチャネルＭＯＳトランジスタ４９がオンし、信号１７４がＬｏｗレベルとなり、インバータ６９を介して、信号１８５がＨｉｇｈレベルとなる。このため、トランスファゲート７１、７２がオンし、トランスファゲート７５、７６はオフとなる。

また、ＯＣＣＲＳＴ信号１６６のＨｉｇｈレベルにより、インバータ７０を介して信号１８４がＬｏｗレベルとなる。

これを受け、ＮＡＮＤ７３の出力１８８がＨｉｇｈレベルになり、出力１８８を入力するインバータ７４の出力信号１８７がＬｏｗレベルとなる。

また、ＮＡＮＤ回路７７の出力１９０がＨｉｇｈレベルになり、インバータ７８の出力信号１８９がＬｏｗレベル、インバータ７９を介した出力信号１８６がＬｏｗレベルとなる。

また、ＮＡＮＤ回路８３の出力１９２がＨｉｇｈレベルになり、インバータ８４で受けた出力信号１９１がＬｏｗレベルとなる。

信号１８６のＬｏｗレベルとインバータ８０を介した出力１９３のＨｉｇｈレベルを受けて、トランスファゲート８１、８２がオフし、トランスファゲート８５、８６はオンとなる。

このため。信号１９４は信号１９２と接続してＨｉｇｈレベルとなり、インバータ８７を介した信号１９５はＬｏｗレベルとなる。

ＯＣＣＲＳＴ信号１６６の１ショットパルス（Ｈｉｇｈレベル）の後、ＯＣＣＲＳＴ信号１６６がＬｏｗレベルになると、ＮチャネルＭＯＳトランジスタ４９のゲートがフローティング、インバータ７０を介した信号１８４がＨｉｇｈレベルになるため、ＮＡＮＤ回路７３、７７、８３の信号１８４入力はＨｉｇｈレベルに抑えられる。

次に、ＰＴＥＳＴ信号１５１がＨｉｇｈレベルになることによって、内部データと外部期待値との比較結果であるＴＦＦ０Ｂ信号１５８がＮＡＮＤ回路４２を介し、信号１６８と接続し、ＰＤＥＢＬ信号１６５がＨｉｇｈレベルになることにより、トランスファゲート４４、４５がオンし、ＴＦＦ０Ｂ信号１５８の最初のＬｏｗレベル情報をラッチし出力するパス、及び、本発明である２ビット目フェイルをラッチするパスに接続される。

ＴＦＦ０Ｂ信号１５８が、データ不一致情報であるＬｏｗレベルになると、信号１６８、１７４はＨｉｇｈレベルとなり、インバータ６９の出力１８５がＬｏｗレベルとなる。そのため、トランスファゲート７５、７６がオン、トランスファゲート７１、７２がオフし、信号１８９がＨｉｇｈレベル、信号１９０がＬｏｗレベル、信号１８６がＨｉｇｈレベルとなる。

また、信号１８６のＨｉｇｈレベルとインバータ８０の出力１９３のＬｏｗレベルを受け、トランスファゲート８１、８２がオン、トランスファゲート８５、８６がオフし、信号１９１がＨｉｇｈレベルとなり、信号１９２がＬｏｗレベルとなる。

次に、ＴＦＦ０Ｂ信号１５８がＨｉｇｈレベルにもどると、信号１６８、１７４はＬｏｗレベルとなり、インバータ６９の出力１８５がＨｉｇｈレベルとなる。そのため、トランスファゲート７５、７６がオフ、トランスファゲート７１、７２がオンし、信号１８７がＨｉｇｈレベルとなり、信号１８８がＬｏｗレベルとなる。

次に、２ビット目のフェイル情報がくると、ＴＦＦ０Ｂ信号１５８はＬｏｗレベルとなり、信号１６８、１７４はＨｉｇｈレベルとなりインバータ６９の出力１８５がＬｏｗレベルとなる。

そのため、トランスファゲート７５、７６がオンし、トランスファゲート７１、７２がオフし、信号１８９がＬｏｗレベル、信号１９０がＨｉｇｈレベル、信号１８６がＬｏｗレベルとなる。

また、信号１８６のＬｏｗレベルとインバータ８０の出力１９３のＨｉｇｈレベルを受け、トランスファゲート８１、８２がオフし、トランスファゲート８５、８６がオンし、信号１９４がＬｏｗレベル、信号１９５がＨｉｇｈレベルとなる。

その後は、何度、ＴＦＦ０Ｂ信号１５８がトグルしても、最終ラッチ結果である信号１９５は、Ｈｉｇｈレベル状態のまま変化しない。

一連の内部ラッチテスト終了後、テストモードにより、ＴＣＭＰ１信号１５２がＨｉｇｈレベルとなり、トランスファゲート６５、６６がオンすることによって、信号１９７は、ＴＦＦ０Ｂ信号１５８の２回目のＬｏｗレベル情報をラッチした信号１９５の結果となる。また信号１８３はＨｉｇｈレベルにセットされる。

次に、ＯＣＯＵＴＢ信号１６７がＬｏｗレベルとなることにより、信号１９５の結果がＮＡＮＤ回路８９を介して、信号１８３に出力される。

本実施例において、テストモードであるＴＣＭＰ２信号１５３が、Ｈｉｇｈレベルである場合は、トランスファゲート６７、６８がオンしているため、信号１８３のデータがそのまま信号１７３に、更にインバータ６３で反転され、ＴＴＲＮ信号１５９として出力される。

２ビット目のフェイル情報が信号１９５にラッチされた場合であると、ＴＴＲＮ信号１５９はＨｉｇｈレベルとなる。ＴＴＲＮ信号１５９のデータがデータアウトバッファ３９を介して、Ｉ／Ｏ１６０のうちの一つ（ここでは仮にＩ／Ｏ３とする）から外部読み出しされる。

なお、ＴＣＭＰ１信号１５２がＨｉｇｈレベル、ＴＣＭＰ２信号１５３がＬｏｗレベルの場合には、図８の場合と同様、１ビット目のフェイル情報をラッチした結果が出力されてくる。

本実施例によれば、容量ヒューズ等のアンチヒューズによる切り替え可能なパス品を、従来から使用されているオンチップコンペアテストモードに、ロジック追加する事により、容易に検出可能となる。

次に、本発明の別の実施例について説明する。本実施例では、オンチップコンペアラッチ回路として、３ビット目のラッチ回路を挙げておく。図２に示したラッチ回路２００の回路変更が行われる。図４に、ラッチ回路部２００の回路変更箇所を示す。

図４において、カウンタ回路部２０１、２０２、２０３は、図２のラッチ回路２００の回路構成と同等である。図４を参照すると、信号線１７４は、図２の信号線１７４に対応している。カウンタ回路部２０１は、図２のラッチ回路２００に対応し、カウンタ回路部２０１の出力信号１９８を受けるカウンタ回路部２０２と、カウンタ回路部２０２の出力信号１９９を受けるカウンタ回路部２０３を備え、カウンタ回路部２０３の出力信号１９５が、図２のトランスファゲート（ＰチャネルＭＯＳトランジスタ６５、ＮチャネルＭＯＳトランジスタ６６）に入力され、ＴＣＭＰ１信号１５２がＨｉｇｈレベルであり、ＴＣＭＰ２信号１５３がＨｉｇｈレベルのとき、３ビット目のフェイル情報がラッチ結果としてＴＴＲＮ信号１５９より出力される。

図５は、図４に示した本発明の別の実施例の動作を説明するタイミングチャートである。図５に示すように、ＴＦＦ０Ｂ信号１５８の３ビット目のフェイル情報を内部信号１９５にてラッチし、信号１９５の情報を出力する。このようにして、３ビットフェイル品を選別し、３ビット置換可能なアンチヒューズ製品を容易に抽出する事が可能となる。

また、同様にして、数ビットフェイルも、カウンタ回路を増やす事により、ラッチすることが可能とされる。カウンタ回路数に合わせた数のビットフェイル品を選別し、置換可能なアンチヒューズ製品を容易に抽出することができる。以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の半導体記憶装置の構成を示す図である。 本発明の一実施例のオンチップコンペアラッチ回路の構成を示す図である。 本発明の一実施例のオンチップコンペアラッチ回路の動作を示すタイミング図である。 本発明の別の実施例のオンチップコンペアラッチ回路の構成を示す図である。 本発明の別の実施例のオンチップコンペアラッチ回路の動作を示すタイミング図である。 従来の半導体記憶装置の構成を示す図である。 従来のオンチップコンペア比較回路の構成を示す図である。 従来のオンチップコンペアラッチ回路の構成を示す図である。 従来のオンチップコンペアラッチ回路の動作を示すタイミング図である。

符号の説明

１、３２ オンチップコンペア比較回路
２、３３ オンチップコンペアラッチ回路
３、３４ 制御信号発生回路
４、３５ クロック制御回路
５、３６ アドレスバッファ
６、３７ メモリセルアレイ
７、３８ データコントロール回路
８、３９ データアウトバッファ
９、４０ データインバッファ
１０、４１ テストモードエントリ回路
１１ ＥＸＯＲ回路
１２ ＥＸＯＲ回路
１３ ＮＯＲ回路
１４、２３、３０ ＮＡＮＤ回路
１５、１６、２０Ａ、２０Ｂ、２４、２９、３１ インバータ
１７、１９、２６、２８ ＮチャネルＭＯＳトランジスタ
１８、２５、２７ ＰチャネルＭＯＳトランジスタ
２１、２２ ＮＯＲ回路
４２、５７、５９、６４、７３、７７、８３、８９ ＮＡＮＤ回路
４３、４６、４７、４８、５２、５９、６０、６３、６９、７４、７８、７９、８０、８４、８７、８８ インバータ
４４、４９、５４、５６、６２、６６、６８、７１、７６、８１、８６ ＮチャネルＭＯＳトランジスタ
４５、５３、５５、６１、６５、６７、７２、７５、８２、８５ ＰチャネルＭＯＳトランジスタ
１０１、１４１ ＡＤＤＲＥＳＳ
１０２、１４２ ＣＳＢ
１０３、１４３ ＲＡＳＢ
１０４、１４４ ＣＡＳＢ
１０５、１４５ ＷＥＢ
１０６、１４６ ＣＫ
１０７、１４７ ＣＫＢ
１０８、１４８ ＣＫＥ
１０９、１４９ ＤＱＳ
１１０、１５０ ＤＭ
１１１、１５１ ＰＴＥＳＴ
１１２、１５２ ＴＣＭＰ１
１５３ ＴＣＭＰ２
１１３、１５４ ＤＢ０
１１４、１５５ ＤＢ１
１１５、１５６ ＤＢ２
１１６、１５７ ＤＢ３
１１７、１５８ ＴＦＦ０Ｂ
１１８、１５９ ＴＴＲＮ
１１９、１６０ Ｉ／Ｏ
１２０ コントロール信号
１２１ セレクト信号
１２２ 内部クロック信号
１２３ リードライトバス
１２４ Ｉ／Ｏ３（コンペアライトデータ）
１２５、１２６ 信号線
１２７、１６５ ＰＤＥＢＬ
１２８、１６６ ＯＣＣＲＳＴ
１２９、１６７ ＯＣＯＵＴＢ
１３０〜１４０ 信号線
１６８〜１９９ 信号線
２００ ラッチ回路
２０１、２０２、２０３ カウンタ回路部

Claims (6)

1. セルアレイからの複数の読み出しデータ信号と、前記読み出しデータ信号に対応して外部から入力された入力データ信号とを受けてこれらが互いに一致するか比較し比較結果信号を出力する比較回路と、
   前記比較回路から出力される比較結果信号を受け、１番目のフェイル情報以降の所定番目のフェイル情報をラッチした結果を出力するラッチ回路と、
   を備え、
   フェイル情報のラッチ出力を制御する第１の制御信号を受け、前記第１の制御信号が非活性状態のとき、前記ラッチ回路は、前記比較回路から出力される比較結果信号をそのまま出力する、ことを特徴とする半導体記憶装置。
2. 前記ラッチ回路は、第２の制御信号を受け、前記第１の制御信号が活性状態のとき、前記第２の制御信号の値に基づき、１ビット目のフェイル情報をラッチするか、Ｎビット目（ただし、Ｎは２以上の所定の整数）のフェイルからラッチするかを選択する回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記ラッチ回路が、前記比較回路から出力される比較結果信号を受け、前記比較結果信号のフェイルへの遷移を受けて出力を活性化させ、前記比較結果信号の次のフェイルへの遷移を受けて出力を非活性化させる第１のラッチと、該第１のラッチの出力の活性状態から非活性状態への遷移を受けて出力を活性化させる第２のラッチと、を備えたカウンタ回路を１つ又は複数段備え、
   前記第１の制御信号が活性状態のとき、最終段のカウンタ回路の出力信号を出力する、ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記ラッチ回路が、前記比較回路から出力される比較結果信号を受け、前記比較結果信号のフェイルへの遷移を受けて出力を活性化させ保持する第１のラッチを備え、
   前記比較回路から出力される比較結果信号を受け、前記比較結果信号のフェイルへの遷移を受けて出力を活性化させ、前記比較結果信号の次のフェイルへの遷移を受けて出力を非活性化させる第２のラッチと、該第１のラッチの出力の活性状態から非活性状態への遷移を受けて出力を活性化させる第３のラッチとを備えたカウンタ回路を１つ又は複数段備え、
   前記第１の制御信号が活性状態であり、前記第２の制御信号が非活性状態のとき前記第１のラッチを出力し、前記第１の制御信号が活性状態であり、前記第２の制御信号が活性状態のとき最終段のカウンタ回路の出力信号を出力し、前記第１の制御信号が非活性状態のとき、前記比較回路から出力される比較結果信号をそのまま出力する選択回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
5. セルアレイからの複数のデータバス信号に読み出されたデータ信号と外部からの入力データ信号を受けてこれらが互いに一致するか比較し比較結果信号を出力するオンラインコンペア比較回路からの比較結果信号を受け、１ビット目のフェイル情報をラッチするオンラインコンペアラッチ回路に、１ビット目以降の所定番目のフェイルからラッチをかける回路と、前記比較結果信号をそのまま出力するか、１ビット目のフェイル情報、又は、１ビット目以降の所定番目のフェイル情報の出力のラッチ結果を出力するか、パスの切り替えを行う手段を備えている、ことを特徴とする半導体記憶装置。
6. 冗長セルと、欠陥アドレス情報を書き込むアンチヒューズを備え、不良セルの置き換えを行う請求項１乃至５のいずれか一記載の半導体記憶装置。

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