JPH11353900A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11353900A JPH11353900A JP10163746A JP16374698A JPH11353900A JP H11353900 A JPH11353900 A JP H11353900A JP 10163746 A JP10163746 A JP 10163746A JP 16374698 A JP16374698 A JP 16374698A JP H11353900 A JPH11353900 A JP H11353900A
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- G11C2029/5004—Voltage
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 アレイ占有面積を増加せさることなく正確か
つ効率的にテストを実行する半導体装置を提供する。 【解決手段】 テストモード指示信号を発生する回路
は、そのスタンバイ状態時に、テストモードが指定され
ない状態に設定されるテストモードレジスタ回路（１ｂ
ｂ）を含む。複数の外部信号に従ってテストモードが指
定される場合においても、タイミングが一致しない場合
においても、正確に所望のテストモードを設定すること
ができる。
つ効率的にテストを実行する半導体装置を提供する。 【解決手段】 テストモード指示信号を発生する回路
は、そのスタンバイ状態時に、テストモードが指定され
ない状態に設定されるテストモードレジスタ回路（１ｂ
ｂ）を含む。複数の外部信号に従ってテストモードが指
定される場合においても、タイミングが一致しない場合
においても、正確に所望のテストモードを設定すること
ができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、半導体装置をテストするための構成に関す
る。
し、特に、半導体装置をテストするための構成に関す
る。
【０００２】
【従来の技術】製品の信頼性を保証するために、半導体
装置に対してさまざまなテストが行なわれる。このよう
な半導体装置のテストとしては、ウェハレベルでのテス
トおよび製品出荷前のパッケージ実装後のテストがあ
る。半導体装置内においては、種々のテストモードで動
作するために、各テストモードに応じた回路要素が設け
られる。指定されたテストモードに従ってこれらの回路
要素の状態が選択的に設定され、内部ノードの短絡、動
作モードの変更などが行なわれる。ウェハレベルでのテ
ストには、内部で生成される基準電圧が所定の電圧レベ
ルに設定されているか否かを判定するテスト、半導体装
置内の内部回路が所定の動作特性を満たしているか否か
を判定する性能評価テストなどがあり、パッケージ実装
後の最終テストにおいては、潜在的な不良を顕在化させ
るスクリーニングテスト（電圧ストレス加速テスト）な
どがある。
装置に対してさまざまなテストが行なわれる。このよう
な半導体装置のテストとしては、ウェハレベルでのテス
トおよび製品出荷前のパッケージ実装後のテストがあ
る。半導体装置内においては、種々のテストモードで動
作するために、各テストモードに応じた回路要素が設け
られる。指定されたテストモードに従ってこれらの回路
要素の状態が選択的に設定され、内部ノードの短絡、動
作モードの変更などが行なわれる。ウェハレベルでのテ
ストには、内部で生成される基準電圧が所定の電圧レベ
ルに設定されているか否かを判定するテスト、半導体装
置内の内部回路が所定の動作特性を満たしているか否か
を判定する性能評価テストなどがあり、パッケージ実装
後の最終テストにおいては、潜在的な不良を顕在化させ
るスクリーニングテスト（電圧ストレス加速テスト）な
どがある。
【０００３】
【発明が解決しようとする課題】半導体装置の高集積化
および多機能化に従って、半導体装置に対して行なわれ
るテストの種類が増加する。テストモードの種類が増大
した場合、対応の回路要素数が増大し、チップ上での、
テスト動作のみに用いられる回路要素の占める面積が増
大し、応じてチップ面積が増加し、コスト増大がもたら
される。
および多機能化に従って、半導体装置に対して行なわれ
るテストの種類が増加する。テストモードの種類が増大
した場合、対応の回路要素数が増大し、チップ上での、
テスト動作のみに用いられる回路要素の占める面積が増
大し、応じてチップ面積が増加し、コスト増大がもたら
される。
【０００４】また、種々のテストモードは、複数の信号
の状態の組合せにより指定される（たとえばＷＣＢＲ＋
スーパーＶＩＨ＋アドレスキー）。この場合、正確に指
定されたテストモードを判別して内部状態を、この指定
されたテストモードに対応する状態に設定する必要があ
る。誤ったテストモード状態に設定された場合、意図す
るテストを行なうことができず、半導体装置のための性
能評価を正確に行なうことができなくなる。
の状態の組合せにより指定される（たとえばＷＣＢＲ＋
スーパーＶＩＨ＋アドレスキー）。この場合、正確に指
定されたテストモードを判別して内部状態を、この指定
されたテストモードに対応する状態に設定する必要があ
る。誤ったテストモード状態に設定された場合、意図す
るテストを行なうことができず、半導体装置のための性
能評価を正確に行なうことができなくなる。
【０００５】また製品の寿命テストまたはスクリーニン
グテストなどの加速試験を行なう場合、電圧加速が行な
われる。この電圧加速の場合、効率的に電圧加速を行な
うことにより、テスト時間を短縮する必要がある。たと
えば半導体記憶装置においては、内部電源電圧を外部電
源電圧に従って変化させる場合、この内部電源電圧より
も高い内部電圧も応じて上昇するため、内部電圧を受け
る部分の耐圧を保証する必要があり、内部電源電圧レベ
ルに上限が存在する。このため内部ノードすべてを、効
率的に電圧加速することができないという問題がある。
グテストなどの加速試験を行なう場合、電圧加速が行な
われる。この電圧加速の場合、効率的に電圧加速を行な
うことにより、テスト時間を短縮する必要がある。たと
えば半導体記憶装置においては、内部電源電圧を外部電
源電圧に従って変化させる場合、この内部電源電圧より
も高い内部電圧も応じて上昇するため、内部電圧を受け
る部分の耐圧を保証する必要があり、内部電源電圧レベ
ルに上限が存在する。このため内部ノードすべてを、効
率的に電圧加速することができないという問題がある。
【０００６】また、さまざまな部分を電圧加速によりス
クリーニングして信頼性を保証する必要がある。
クリーニングして信頼性を保証する必要がある。
【０００７】それゆえ、この発明の目的は、チップ面積
を増大させることなく、正確に所望のテストを行なうこ
とのできる半導体装置を提供することである。
を増大させることなく、正確に所望のテストを行なうこ
とのできる半導体装置を提供することである。
【０００８】この発明の他の目的は、回路利用効率の優
れたテスト回路を備える半導体装置を提供することであ
る。
れたテスト回路を備える半導体装置を提供することであ
る。
【０００９】この発明の特定的な目的は、正確に所望の
テストモードを設定することのできる半導体装置を提供
することである。
テストモードを設定することのできる半導体装置を提供
することである。
【００１０】この発明の他の特定的な目的は、電圧スト
レス加速を効率的にかつ所望のノードに対して行なうこ
とのできる半導体装置を提供することである。
レス加速を効率的にかつ所望のノードに対して行なうこ
とのできる半導体装置を提供することである。
【００１１】
【課題を解決するための手段】請求項１に係る半導体装
置は、外部から与えられるテストモード指示信号に応答
して第１および第２の内部テストモード指示信号を発生
する手段と、第１の内部テストモード指示信号に応答し
て外部からのアドレス信号を取込み、テストアドレス信
号を発生する手段と、第２の内部テストモード指示信号
とテストアドレス信号とに従って複数のテストモードの
うちのこのテストアドレス信号により指定されるテスト
モードを活性化するためのテストモード選択信号を発生
するテストモード活性化手段を備える。
置は、外部から与えられるテストモード指示信号に応答
して第１および第２の内部テストモード指示信号を発生
する手段と、第１の内部テストモード指示信号に応答し
て外部からのアドレス信号を取込み、テストアドレス信
号を発生する手段と、第２の内部テストモード指示信号
とテストアドレス信号とに従って複数のテストモードの
うちのこのテストアドレス信号により指定されるテスト
モードを活性化するためのテストモード選択信号を発生
するテストモード活性化手段を備える。
【００１２】テストアドレス信号発生手段は、複数のテ
ストモードのいずれかを設定する状態と異なる状態にテ
ストアドレス信号を初期設定する手段を含む。
ストモードのいずれかを設定する状態と異なる状態にテ
ストアドレス信号を初期設定する手段を含む。
【００１３】請求項２に係る半導体装置は、請求項１の
テストアドレス信号発生手段が、互いに異なる論理レベ
ルの信号出力状態に初期設定される複数のラッチを含
む。
テストアドレス信号発生手段が、互いに異なる論理レベ
ルの信号出力状態に初期設定される複数のラッチを含
む。
【００１４】請求項３に係る半導体装置は、請求項２の
テストアドレス信号発生手段が、複数のテストモード各
々に対応して設けられる複数のデコード回路を含む。こ
れら複数のデコード回路の各々は、対応のテストモード
が活性化されるときのテストアドレス信号の状態と異な
る状態に初期設定されるラッチの出力信号を受ける。
テストアドレス信号発生手段が、複数のテストモード各
々に対応して設けられる複数のデコード回路を含む。こ
れら複数のデコード回路の各々は、対応のテストモード
が活性化されるときのテストアドレス信号の状態と異な
る状態に初期設定されるラッチの出力信号を受ける。
【００１５】請求項４に係る半導体装置は、請求項２の
複数のラッチの各々が、相補信号を出力する手段を含
む。
複数のラッチの各々が、相補信号を出力する手段を含
む。
【００１６】請求項５に係る半導体装置は、チューニン
グモード指示信号に応答して活性化され、所定の回路ノ
ード間を短絡するためのチューニング信号をチューニン
グ信号線上に伝達するチューニング信号発生手段と、テ
ストモード指示信号に応答して、このチューニング信号
線上にテストモード指示信号が指定するテストモードを
活性化するための信号を出力するテストモード活性化手
段を備える。
グモード指示信号に応答して活性化され、所定の回路ノ
ード間を短絡するためのチューニング信号をチューニン
グ信号線上に伝達するチューニング信号発生手段と、テ
ストモード指示信号に応答して、このチューニング信号
線上にテストモード指示信号が指定するテストモードを
活性化するための信号を出力するテストモード活性化手
段を備える。
【００１７】請求項６に係る半導体装置は、請求項５の
装置がさらに、チューニング信号線上の信号に応答し
て、指定されたテストモードに半導体装置を置くための
テストモード設定信号を出力する手段を備える。
装置がさらに、チューニング信号線上の信号に応答し
て、指定されたテストモードに半導体装置を置くための
テストモード設定信号を出力する手段を備える。
【００１８】請求項７に係る半導体装置は、内部回路ノ
ードの電圧をチューニングするためのチューニング信号
を伝達する信号線を、このチューニングモードと異なる
テストモードを設定するための信号線としても利用する
ようにしたことを特徴とする。
ードの電圧をチューニングするためのチューニング信号
を伝達する信号線を、このチューニングモードと異なる
テストモードを設定するための信号線としても利用する
ようにしたことを特徴とする。
【００１９】請求項８に係る半導体装置は、行列状に配
列される複数のメモリセルを含むメモリアレイと、メモ
リセル各列に対応して設けられ、各々に対応の列のメモ
リセルが接続する複数のビット線対と、ビット線対に対
応して設けられ各々がセンス電源ノード上の電圧に従っ
て活性化され、活性化時対応のビット線対の電位を差動
増幅する複数のセンスアンプと、センスアンプに対する
電源電圧を発生するセンス電源と、この電源電圧と異な
るレベルの内部電圧を発生する手段と、テストモード指
示信号に応答して複数のセンスアンプのセンス駆動ノー
ドそれぞれに内部電圧を伝達する手段を備える。
列される複数のメモリセルを含むメモリアレイと、メモ
リセル各列に対応して設けられ、各々に対応の列のメモ
リセルが接続する複数のビット線対と、ビット線対に対
応して設けられ各々がセンス電源ノード上の電圧に従っ
て活性化され、活性化時対応のビット線対の電位を差動
増幅する複数のセンスアンプと、センスアンプに対する
電源電圧を発生するセンス電源と、この電源電圧と異な
るレベルの内部電圧を発生する手段と、テストモード指
示信号に応答して複数のセンスアンプのセンス駆動ノー
ドそれぞれに内部電圧を伝達する手段を備える。
【００２０】請求項９に係る半導体装置は、請求項８の
内部電圧が、センス電源が発生する電源電圧よりも高い
電圧レベルである。
内部電圧が、センス電源が発生する電源電圧よりも高い
電圧レベルである。
【００２１】請求項１０に係る半導体装置は、請求項８
の装置が、さらに、各センスアンプと対応のビット線対
との間に設けられ、ビット線分離指示信号の活性化に応
答してセンスアンプと対応のビット線対とを切離すビッ
ト線分離ゲートを備える。ビット線分離指示信号は、非
活性化時内部電圧レベルに保持され、伝達手段は、この
ビット線分離指示信号を各センス電源ノードへ伝達す
る。
の装置が、さらに、各センスアンプと対応のビット線対
との間に設けられ、ビット線分離指示信号の活性化に応
答してセンスアンプと対応のビット線対とを切離すビッ
ト線分離ゲートを備える。ビット線分離指示信号は、非
活性化時内部電圧レベルに保持され、伝達手段は、この
ビット線分離指示信号を各センス電源ノードへ伝達す
る。
【００２２】請求項１１に係る半導体装置は、請求項８
の装置が、さらに、メモリアレイの各メモリセル行に対
応して設けられ、各々に対応の行のメモリセルが接続す
る複数のワード線と、テストモード指示信号に応答して
ワード線を非選択状態に保持する制御手段をさらに備え
る。
の装置が、さらに、メモリアレイの各メモリセル行に対
応して設けられ、各々に対応の行のメモリセルが接続す
る複数のワード線と、テストモード指示信号に応答して
ワード線を非選択状態に保持する制御手段をさらに備え
る。
【００２３】請求項１２に係る半導体装置は、請求項１
０の伝達手段が、複数のセンスアンプに共通に設けら
れ、センス電源からの電圧を伝達するための第１の電源
線と、複数のセンスアンプに共通に設けられかつこれら
複数のセンスアンプのセンス駆動ノードに共通に結合さ
れる第２の電源線と、センスアンプ活性化信号に応答し
て第１および第２の電源線を結合する第１の素子と、テ
ストモード指示信号に応答して第１の電源線をセンス電
源から切離しかつビット線分離指示信号伝達線を第２の
電源線へ接続する切換手段とを含む。
０の伝達手段が、複数のセンスアンプに共通に設けら
れ、センス電源からの電圧を伝達するための第１の電源
線と、複数のセンスアンプに共通に設けられかつこれら
複数のセンスアンプのセンス駆動ノードに共通に結合さ
れる第２の電源線と、センスアンプ活性化信号に応答し
て第１および第２の電源線を結合する第１の素子と、テ
ストモード指示信号に応答して第１の電源線をセンス電
源から切離しかつビット線分離指示信号伝達線を第２の
電源線へ接続する切換手段とを含む。
【００２４】請求項１３の半導体装置は、請求項１２の
切換手段が、複数のセンスアンプが整列するセンスアン
プ帯外部に、このセンスアンプ帯と整列して配置され
る。
切換手段が、複数のセンスアンプが整列するセンスアン
プ帯外部に、このセンスアンプ帯と整列して配置され
る。
【００２５】テストアドレス信号を、テストモード指示
状態と異なる状態に初期設定することにより、複数の信
号のタイミングのずれが生じても、正確に所望のテスト
モードを活性化することができる。
状態と異なる状態に初期設定することにより、複数の信
号のタイミングのずれが生じても、正確に所望のテスト
モードを活性化することができる。
【００２６】また、チューニング信号線を他のテストモ
ードにおいても利用することにより、回路利用効率が改
善され、またテスト回路のチップ占有面積が低減され
る。
ードにおいても利用することにより、回路利用効率が改
善され、またテスト回路のチップ占有面積が低減され
る。
【００２７】さらに、センスアンプのセンス電源ノード
へ、センス電源電圧とは別の内部電圧を伝達することに
より、テスト動作モード時センスアンプの各ノードを所
望の速度で電圧ストレス加速することができる。
へ、センス電源電圧とは別の内部電圧を伝達することに
より、テスト動作モード時センスアンプの各ノードを所
望の速度で電圧ストレス加速することができる。
【００２８】
【発明の実施の形態】図１は、この発明に従う半導体装
置の全体の構成を概略的に示す図である。図１におい
て、半導体装置１は、所定の機能を行なう内部回路１ａ
と、外部からの信号Ｓｅｘｔに従ってテストモード指示
信号を発生するテストモード指示信号発生回路１ｂと、
テストモード指示信号発生回路１ｂからのテストモード
指示信号に従って指定されたテストモードに内部回路１
ａを設定するためのテストモード設定信号を発生するテ
ストモード設定信号発生回路１ｃとを含む。
置の全体の構成を概略的に示す図である。図１におい
て、半導体装置１は、所定の機能を行なう内部回路１ａ
と、外部からの信号Ｓｅｘｔに従ってテストモード指示
信号を発生するテストモード指示信号発生回路１ｂと、
テストモード指示信号発生回路１ｂからのテストモード
指示信号に従って指定されたテストモードに内部回路１
ａを設定するためのテストモード設定信号を発生するテ
ストモード設定信号発生回路１ｃとを含む。
【００２９】外部から与えられる信号Ｓｅｘｔは、通常
複数ビットであり、複数ビットの信号の状態の組合せに
より、テストモードが指定される。テストモード設定信
号発生回路１ｃは、このテストモード指示信号回路１ｂ
からのテストモード指示信号に従って指定されたテスト
モードに内部回路１ａをおくためのテストモード設定信
号を発生する。
複数ビットであり、複数ビットの信号の状態の組合せに
より、テストモードが指定される。テストモード設定信
号発生回路１ｃは、このテストモード指示信号回路１ｂ
からのテストモード指示信号に従って指定されたテスト
モードに内部回路１ａをおくためのテストモード設定信
号を発生する。
【００３０】この半導体装置１は、さらに、外部からの
電源電圧Ｖｅｘを受けて内部電源電圧Ｖｉｎを発生する
内部電源回路１ｄを含む。内部電源回路１ｄからの内部
電源電圧Ｖｉｎおよび外部電源電圧Ｖｅｘが内部回路１
ａへ与えられる。この内部電源回路１ｄからの内部電圧
Ｖｉｎは、内部回路１ａの動作電源電圧であってもよ
く、またこの動作電源電圧よりも高い高電圧であっても
よく、また負電圧であってもよい。
電源電圧Ｖｅｘを受けて内部電源電圧Ｖｉｎを発生する
内部電源回路１ｄを含む。内部電源回路１ｄからの内部
電源電圧Ｖｉｎおよび外部電源電圧Ｖｅｘが内部回路１
ａへ与えられる。この内部電源回路１ｄからの内部電圧
Ｖｉｎは、内部回路１ａの動作電源電圧であってもよ
く、またこの動作電源電圧よりも高い高電圧であっても
よく、また負電圧であってもよい。
【００３１】この図１に示す半導体装置においては、外
部信号Ｓｅｘｔが所定の状態に設定されて、テストモー
ドが特定される。テストモード指示信号発生回路１ｂ
は、この特定されたテストモードを指示するテストモー
ド指示信号を発生してテストモード設定信号発生回路１
ｃへ与える。テストモード設定信号発生回路１ｃは、こ
のテストモード指示信号に従って内部回路１ａをテスト
状態におき、この状態において内部回路１ａのテスト動
作が行なわれる。
部信号Ｓｅｘｔが所定の状態に設定されて、テストモー
ドが特定される。テストモード指示信号発生回路１ｂ
は、この特定されたテストモードを指示するテストモー
ド指示信号を発生してテストモード設定信号発生回路１
ｃへ与える。テストモード設定信号発生回路１ｃは、こ
のテストモード指示信号に従って内部回路１ａをテスト
状態におき、この状態において内部回路１ａのテスト動
作が行なわれる。
【００３２】なお、テストモード指示信号発生回路１ｂ
におよびテストモード設定信号発生回路１ｃが、テスト
モード設定回路１ｅを構成する。すなわち、内部回路１
ａは、外部からの信号Ｓｅｘｔに従ってテストモード設
定回路１ｅにより、指定されたテストモードで動作する
状態に設定される。
におよびテストモード設定信号発生回路１ｃが、テスト
モード設定回路１ｅを構成する。すなわち、内部回路１
ａは、外部からの信号Ｓｅｘｔに従ってテストモード設
定回路１ｅにより、指定されたテストモードで動作する
状態に設定される。
【００３３】このテストモード設定回路１ｅにおいて
は、内部でのテストモード設定信号発生回路が、複数の
テストモードで共有される。また、テストモード設定信
号発生回路１ｃは、このテストモード指示信号発生回路
１ｂの活性化時、正確に、外部信号に従って指定された
テストモード状態に内部回路１ａを設定するためのテス
トモード設定信号を生成する。
は、内部でのテストモード設定信号発生回路が、複数の
テストモードで共有される。また、テストモード設定信
号発生回路１ｃは、このテストモード指示信号発生回路
１ｂの活性化時、正確に、外部信号に従って指定された
テストモード状態に内部回路１ａを設定するためのテス
トモード設定信号を生成する。
【００３４】また、テストモード設定信号発生回路１ｃ
は、内部回路１ａを、効率的に電圧加速を行なう状態に
設定する。以下、各部の構成について説明する。
は、内部回路１ａを、効率的に電圧加速を行なう状態に
設定する。以下、各部の構成について説明する。
【００３５】［実施の形態１］図２（Ａ）は、この発明
の実施の形態１に従う半導体装置の要部の構成を概略的
に示す図である。図２（Ａ）においては、図１に示すテ
ストモード設定回路の構成が概略的に示される。図２
（Ａ）において、外部からの信号ＥＸが所定の状態に設
定されたときに第１のテストモード指示信号であるテス
トアドレス設定信号ＴＤＳおよび第２内部テストモード
指示信号であるテストモードアドレス確定信号ＴＭＡＳ
を出力するテストモード活性化回路１ｂａと、テストモ
ード活性化回路１ｂａからのテストアドレス設定信号Ｔ
ＤＳに従って外部からのテストアドレス信号ビットＴＡ
ＤＢを取込み、ラッチして内部テストアドレス信号ビッ
トＡＤｉを出力するテストモードレジスタ回路１ｂｂと
が、テストモード指示信号発生回路１ｂ内に設けられ
る。
の実施の形態１に従う半導体装置の要部の構成を概略的
に示す図である。図２（Ａ）においては、図１に示すテ
ストモード設定回路の構成が概略的に示される。図２
（Ａ）において、外部からの信号ＥＸが所定の状態に設
定されたときに第１のテストモード指示信号であるテス
トアドレス設定信号ＴＤＳおよび第２内部テストモード
指示信号であるテストモードアドレス確定信号ＴＭＡＳ
を出力するテストモード活性化回路１ｂａと、テストモ
ード活性化回路１ｂａからのテストアドレス設定信号Ｔ
ＤＳに従って外部からのテストアドレス信号ビットＴＡ
ＤＢを取込み、ラッチして内部テストアドレス信号ビッ
トＡＤｉを出力するテストモードレジスタ回路１ｂｂと
が、テストモード指示信号発生回路１ｂ内に設けられ
る。
【００３６】テストモード設定信号発生回路１ｃは、テ
ストモード活性化回路１ｂａからのテストモードアドレ
ス確定信号ＴＭＡＳの活性化に応答して能動化され、テ
ストモードレジスタ回路１ｂｂからの内部テストアドレ
ス信号ビットＡＤｉに従って、テストモード設定信号Ｍ
ＯＤＥを出力する。テストモードレジスタ回路１ｂｂ
は、テストモード時、内部テストアドレス信号ビットＡ
Ｄｉが非活性状態となり、テストモード設定信号ＭＯＤ
Ｅを非活性状態とする状態に初期設定される。次にこの
図２（Ａ）に示すテストモード設定回路の動作を図２
（Ｂ）に示す信号波形図を参照して、説明する。
ストモード活性化回路１ｂａからのテストモードアドレ
ス確定信号ＴＭＡＳの活性化に応答して能動化され、テ
ストモードレジスタ回路１ｂｂからの内部テストアドレ
ス信号ビットＡＤｉに従って、テストモード設定信号Ｍ
ＯＤＥを出力する。テストモードレジスタ回路１ｂｂ
は、テストモード時、内部テストアドレス信号ビットＡ
Ｄｉが非活性状態となり、テストモード設定信号ＭＯＤ
Ｅを非活性状態とする状態に初期設定される。次にこの
図２（Ａ）に示すテストモード設定回路の動作を図２
（Ｂ）に示す信号波形図を参照して、説明する。
【００３７】外部信号ＥＸがたとえばスーパーＶＩＨ
（通常モード時に印加されるＨレベルの電圧レベルより
さらに高い電圧レベル）に設定されると、テストモード
活性化回路１ｂａはテストモードが指定されたと判断
し、テストモードアドレス確定信号ＴＭＡＳを活性化す
る。所定期間が経過すると、このテストモード活性化回
路１ｂａは、ワンショットパルスのテストアドレス設定
信号ＴＤＳを活性化してテストモードレジスタ回路１ｂ
ｂへ与える。テストモードレジスタ回路１ｂｂは、この
テストアドレス設定信号ＴＤＳに従って、外部からのテ
ストアドレス信号ビットＴＡＤＤを取込みラッチし、内
部テストアドレス信号ビットＡＤｉをこの外部からのテ
ストアドレス信号ビットＴＡＤＤの状態に対応する状態
に設定する。
（通常モード時に印加されるＨレベルの電圧レベルより
さらに高い電圧レベル）に設定されると、テストモード
活性化回路１ｂａはテストモードが指定されたと判断
し、テストモードアドレス確定信号ＴＭＡＳを活性化す
る。所定期間が経過すると、このテストモード活性化回
路１ｂａは、ワンショットパルスのテストアドレス設定
信号ＴＤＳを活性化してテストモードレジスタ回路１ｂ
ｂへ与える。テストモードレジスタ回路１ｂｂは、この
テストアドレス設定信号ＴＤＳに従って、外部からのテ
ストアドレス信号ビットＴＡＤＤを取込みラッチし、内
部テストアドレス信号ビットＡＤｉをこの外部からのテ
ストアドレス信号ビットＴＡＤＤの状態に対応する状態
に設定する。
【００３８】テストモード設定信号発生回路１ｃは、内
部テストアドレス信号ビットＡＤｉの初期状態が非活性
状態であり、テストモードアドレス確定信号ＴＭＡＳが
活性化されても、テストモード設定信号ＭＯＤＥを非活
性状態に維持する。内部テストアドレス信号ビットＡＤ
ｉが、この外部からのテストアドレス信号ビットＴＡＤ
Ｄに従って所定の状態に設定されると、テストモード設
定信号発生回路１ｃは、テストモード設定信号ＭＯＤＥ
を活性状態へ駆動する。
部テストアドレス信号ビットＡＤｉの初期状態が非活性
状態であり、テストモードアドレス確定信号ＴＭＡＳが
活性化されても、テストモード設定信号ＭＯＤＥを非活
性状態に維持する。内部テストアドレス信号ビットＡＤ
ｉが、この外部からのテストアドレス信号ビットＴＡＤ
Ｄに従って所定の状態に設定されると、テストモード設
定信号発生回路１ｃは、テストモード設定信号ＭＯＤＥ
を活性状態へ駆動する。
【００３９】したがって、この図２（Ｂ）に示すよう
に、外部信号ＥＸとテストアドレス信号ビットＴＡＤＤ
の確定状態のタイミングがずれている場合においても、
正確に、所望のテストモードを設定するためのモード設
定信号ＭＯＤＥを活性化することができ、誤ったテスト
モード設定信号が活性化されるのを防止することができ
る。
に、外部信号ＥＸとテストアドレス信号ビットＴＡＤＤ
の確定状態のタイミングがずれている場合においても、
正確に、所望のテストモードを設定するためのモード設
定信号ＭＯＤＥを活性化することができ、誤ったテスト
モード設定信号が活性化されるのを防止することができ
る。
【００４０】なお、テストアドレス信号ビットＴＡＤＤ
は、アドレス入力パッドに与えられる信号であり、図示
しない内部回路に含まれるアドレス入力バッファへ与え
られるアドレス信号ビットである。
は、アドレス入力パッドに与えられる信号であり、図示
しない内部回路に含まれるアドレス入力バッファへ与え
られるアドレス信号ビットである。
【００４１】図３は、図２（Ａ）に示すテストモード活
性化回路１ｂａの構成を概略的に示す図である。図３に
おいて、テストモード活性化回路１ｂａは、特定の外部
信号ＥＸａがスーパーＶＩＨ条件を満たしたことを検出
する高電圧検出回路１０ａと、高電圧検出回路１０ａの
出力信号ＴＥＳＴの活性化時セットされ、リセット信号
ＲＳＴの活性化時リセットされるセット／リセットフリ
ップフロップ１０ｂと、高電圧検出回路１０ａの出力信
号を反転しかつ所定時間遅延する反転遅延回路１０ｃ
と、反転遅延回路１０ｃの出力信号と高電圧検出回路１
０ａの出力信号ＴＥＳＴを受けるＮＯＲ回路１０ｄを含
む。セット／リセットフリップフロップ１０ｂの出力Ｑ
からテストモードアドレス確定信号ＴＭＡＳが出力さ
れ、ＮＯＲ回路１０ｄから、テストアドレス設定信号Ｔ
ＤＳが出力される。
性化回路１ｂａの構成を概略的に示す図である。図３に
おいて、テストモード活性化回路１ｂａは、特定の外部
信号ＥＸａがスーパーＶＩＨ条件を満たしたことを検出
する高電圧検出回路１０ａと、高電圧検出回路１０ａの
出力信号ＴＥＳＴの活性化時セットされ、リセット信号
ＲＳＴの活性化時リセットされるセット／リセットフリ
ップフロップ１０ｂと、高電圧検出回路１０ａの出力信
号を反転しかつ所定時間遅延する反転遅延回路１０ｃ
と、反転遅延回路１０ｃの出力信号と高電圧検出回路１
０ａの出力信号ＴＥＳＴを受けるＮＯＲ回路１０ｄを含
む。セット／リセットフリップフロップ１０ｂの出力Ｑ
からテストモードアドレス確定信号ＴＭＡＳが出力さ
れ、ＮＯＲ回路１０ｄから、テストアドレス設定信号Ｔ
ＤＳが出力される。
【００４２】高電圧検出回路１０ａは、外部からの特定
の信号ＥＸａが、通常モード時に与えられる電圧レベル
よりもさらに高い電圧条件に設定されたときに、Ｈレベ
ルの信号を出力する。この高電圧検出回路１０ａは、た
とえば複数のダイオード接続されたＭＯＳトランジスタ
を利用する回路で構成される。セット／リセットフリッ
プフロップ１０ｂは、その高電圧検出回路１０ａの出力
信号ＴＥＳＴがＨレベルへ立上がると、その出力Ｑから
の信号ＴＭＡＳを活性状態のＨレベルへ駆動する。反転
遅延回路１０ｃおよびＮＯＲ回路１０ｄは、入力信号の
立下がりに応答してワンショットのパルスを発生する立
下がり検出回路を構成し、高電圧検出回路１０ａの出力
信号ＴＥＳＴの立下がりに応答してその出力信号ＴＤＳ
を所定期間Ｈレベルの活性状態へ駆動する。
の信号ＥＸａが、通常モード時に与えられる電圧レベル
よりもさらに高い電圧条件に設定されたときに、Ｈレベ
ルの信号を出力する。この高電圧検出回路１０ａは、た
とえば複数のダイオード接続されたＭＯＳトランジスタ
を利用する回路で構成される。セット／リセットフリッ
プフロップ１０ｂは、その高電圧検出回路１０ａの出力
信号ＴＥＳＴがＨレベルへ立上がると、その出力Ｑから
の信号ＴＭＡＳを活性状態のＨレベルへ駆動する。反転
遅延回路１０ｃおよびＮＯＲ回路１０ｄは、入力信号の
立下がりに応答してワンショットのパルスを発生する立
下がり検出回路を構成し、高電圧検出回路１０ａの出力
信号ＴＥＳＴの立下がりに応答してその出力信号ＴＤＳ
を所定期間Ｈレベルの活性状態へ駆動する。
【００４３】この図３に示す構成により、図２（Ｂ）に
示す信号を生成することができる。なお、この図３に示
す構成において、高電圧検出回路１０ａは、特定の外部
信号ＥＸａがスーパーＶＩＨ条件に設定されたときにワ
ンショットのパルス信号を発生するワンショットパルス
発生回路の構成を含んでいてもよい。また、この高電圧
検出回路１０ａに代えて、この半導体装置が半導体記憶
装置の場合、通常の、ＷＣＢＲ（ライトイネーブル・Ｃ
ＡＳビフォーＲＡＳ）条件を検出する回路が用いられて
もよい。リセット信号ＲＳＴは、このテストモードの完
了またはテストモードに入る前に、活性状態へ駆動され
る。
示す信号を生成することができる。なお、この図３に示
す構成において、高電圧検出回路１０ａは、特定の外部
信号ＥＸａがスーパーＶＩＨ条件に設定されたときにワ
ンショットのパルス信号を発生するワンショットパルス
発生回路の構成を含んでいてもよい。また、この高電圧
検出回路１０ａに代えて、この半導体装置が半導体記憶
装置の場合、通常の、ＷＣＢＲ（ライトイネーブル・Ｃ
ＡＳビフォーＲＡＳ）条件を検出する回路が用いられて
もよい。リセット信号ＲＳＴは、このテストモードの完
了またはテストモードに入る前に、活性状態へ駆動され
る。
【００４４】図４は、図２（Ａ）に示すテストモード設
定信号発生回路１ｃの構成の一例を示す図である。図４
においてテストモード設定信号発生回路１ｃは、テスト
モード活性化回路１ｂａからのテストモードアドレス確
定信号ＴＭＡＳと内部テストアドレス信号ビットＡＤｉ
（またはＺＡＤｉ）を受けるＮＡＮＤ回路１１ａと、Ｎ
ＡＮＤ回路１１ａの出力信号を反転するインバータ１１
ｂを含む。インバータ１１ｂから、指定されたテストモ
ードを活性化するモード設定信号ＭＯＤＥが出力され
る。ＮＡＮＤ回路１１ａへ与えられる内部アドレス信号
ビットＡＤｉ（またはＺＡＤｉ）の値は、各テストモー
ドに応じて設定される。図２（Ａ）に示すテストモード
レジスタ回路１ｂｂの出力信号は、そのスタンバイ状態
時（初期設定状態時）においては、このモード設定信号
ＭＯＤＥを非活性状態におく論理レベルに設定される。
定信号発生回路１ｃの構成の一例を示す図である。図４
においてテストモード設定信号発生回路１ｃは、テスト
モード活性化回路１ｂａからのテストモードアドレス確
定信号ＴＭＡＳと内部テストアドレス信号ビットＡＤｉ
（またはＺＡＤｉ）を受けるＮＡＮＤ回路１１ａと、Ｎ
ＡＮＤ回路１１ａの出力信号を反転するインバータ１１
ｂを含む。インバータ１１ｂから、指定されたテストモ
ードを活性化するモード設定信号ＭＯＤＥが出力され
る。ＮＡＮＤ回路１１ａへ与えられる内部アドレス信号
ビットＡＤｉ（またはＺＡＤｉ）の値は、各テストモー
ドに応じて設定される。図２（Ａ）に示すテストモード
レジスタ回路１ｂｂの出力信号は、そのスタンバイ状態
時（初期設定状態時）においては、このモード設定信号
ＭＯＤＥを非活性状態におく論理レベルに設定される。
【００４５】図５は、図２（Ａ）に示すテストモードレ
ジスタ回路１ｂｂに含まれるテストモードレジスタの構
成を示す図である。図５において、テストモードレジス
タは、テストモードアドレスセット信号ＴＤＳおよびＺ
ＴＤＳの活性化時作動状態され、外部からのアドレス信
号ビットＴＡＤＤを反転して伝達するトライステートイ
ンバータバッファ１２ａと、トライステートインバータ
バッファ１２ａの出力信号を反転するインバータ１２ｂ
と、インバータ１２ｂの出力信号を反転してインバータ
１２ｂの入力部へ伝達するインバータ１２ｃと、インバ
ータ１２ｃの出力信号を反転して、内部テストアドレス
信号ビットＡＤｉを生成するインバータ１２ｄと、イン
バータ１２ｄの出力信号を反転して補の内部テストアド
レス信号ビットＺＡＤｉを生成するインバータ１２ｅを
含む。インバータ１２ｂおよび１２ｃが、ラッチ回路を
構成する。
ジスタ回路１ｂｂに含まれるテストモードレジスタの構
成を示す図である。図５において、テストモードレジス
タは、テストモードアドレスセット信号ＴＤＳおよびＺ
ＴＤＳの活性化時作動状態され、外部からのアドレス信
号ビットＴＡＤＤを反転して伝達するトライステートイ
ンバータバッファ１２ａと、トライステートインバータ
バッファ１２ａの出力信号を反転するインバータ１２ｂ
と、インバータ１２ｂの出力信号を反転してインバータ
１２ｂの入力部へ伝達するインバータ１２ｃと、インバ
ータ１２ｃの出力信号を反転して、内部テストアドレス
信号ビットＡＤｉを生成するインバータ１２ｄと、イン
バータ１２ｄの出力信号を反転して補の内部テストアド
レス信号ビットＺＡＤｉを生成するインバータ１２ｅを
含む。インバータ１２ｂおよび１２ｃが、ラッチ回路を
構成する。
【００４６】このテストモードレジスタは、さらに、リ
セット信号ＲＳＴに応答して導通し、インバータ１２ｂ
の入力部を接地電位レベルに放電するｎチャネルＭＯＳ
トランジスタ１２ｆと、インバータ１２ｂの入力部の電
圧を安定化するためのｐチャネルＭＯＳトランジスタで
構成される安定化容量１２ｇを含む。安定化容量１２ｇ
として、ｐチャネルＭＯＳトランジスタが用いられてい
るのは、初期設定状態時においては、インバータ１２ｂ
の入力部が、Ｌレベルとなり、そのチャネルを形成して
安定に容量を形成し、このトライステートインバータバ
ッファ１２ａからＨレベルの信号が伝達されたとき、オ
フ状態となって、ＰＭＯＳキャパシタを形成せず、高速
でインバータ１２ｂの入力部の電圧を変化させるためで
ある。
セット信号ＲＳＴに応答して導通し、インバータ１２ｂ
の入力部を接地電位レベルに放電するｎチャネルＭＯＳ
トランジスタ１２ｆと、インバータ１２ｂの入力部の電
圧を安定化するためのｐチャネルＭＯＳトランジスタで
構成される安定化容量１２ｇを含む。安定化容量１２ｇ
として、ｐチャネルＭＯＳトランジスタが用いられてい
るのは、初期設定状態時においては、インバータ１２ｂ
の入力部が、Ｌレベルとなり、そのチャネルを形成して
安定に容量を形成し、このトライステートインバータバ
ッファ１２ａからＨレベルの信号が伝達されたとき、オ
フ状態となって、ＰＭＯＳキャパシタを形成せず、高速
でインバータ１２ｂの入力部の電圧を変化させるためで
ある。
【００４７】この図５に示すテストモードレジスタの構
成においては、初期設定状態においては、真の内部テス
トアドレス信号ビットＡＤｉがＨレベルに設定される。
この状態は、Ｈリセット状態と以下称す。テストモード
が、テストアドレス信号ビットＡＤｉがＬレベルに設定
されたときに活性化されるとき、この真のアドレス信号
ビットＡＤｉが用いられる。逆にテストモードアドレス
ＴＡＤＤがＬレベルに設定されたときに、対応のテスト
モードが指定されるときには、補のテストアドレス信号
ビットＺＡＤｉが用いられる。これにより、初期設定時
（スタンバイ状態時）確実に、モード設定信号が誤って
セットされるのを防止することができる。
成においては、初期設定状態においては、真の内部テス
トアドレス信号ビットＡＤｉがＨレベルに設定される。
この状態は、Ｈリセット状態と以下称す。テストモード
が、テストアドレス信号ビットＡＤｉがＬレベルに設定
されたときに活性化されるとき、この真のアドレス信号
ビットＡＤｉが用いられる。逆にテストモードアドレス
ＴＡＤＤがＬレベルに設定されたときに、対応のテスト
モードが指定されるときには、補のテストアドレス信号
ビットＺＡＤｉが用いられる。これにより、初期設定時
（スタンバイ状態時）確実に、モード設定信号が誤って
セットされるのを防止することができる。
【００４８】図６は、図２（Ａ）に示すテストモードレ
ジスタ回路に含まれるテストモードレジスタの他の構成
を示す図である。図６において、テストモードレジスタ
は、テストモードアドレス設定信号ＴＤＳおよびＺＴＤ
Ｓの活性化に応答して作動状態とされ、外部からのテス
トモードアドレス信号ビットＴＡＤＤを反転するトライ
ステートインバータバッファ１４ａと、トライステート
インバータバッファ１４ａの出力信号を反転するインバ
ータ１４ｂと、インバータ１４ｂの出力信号を反転して
インバータ１４ｂの入力部へ伝達するインバータ１４ｃ
と、インバータ１４ｂの入力部の信号を反転して真の内
部テストアドレス信号ビットＡＤｊを生成するインバー
タ１４ｄと、インバータ１４ｄの出力信号を反転して補
の内部テストアドレス信号ビットＺＡＤｊを生成するイ
ンバータ１４ｅを含む。インバータ１４ｂおよび１４ｃ
がラッチ回路を構成する。
ジスタ回路に含まれるテストモードレジスタの他の構成
を示す図である。図６において、テストモードレジスタ
は、テストモードアドレス設定信号ＴＤＳおよびＺＴＤ
Ｓの活性化に応答して作動状態とされ、外部からのテス
トモードアドレス信号ビットＴＡＤＤを反転するトライ
ステートインバータバッファ１４ａと、トライステート
インバータバッファ１４ａの出力信号を反転するインバ
ータ１４ｂと、インバータ１４ｂの出力信号を反転して
インバータ１４ｂの入力部へ伝達するインバータ１４ｃ
と、インバータ１４ｂの入力部の信号を反転して真の内
部テストアドレス信号ビットＡＤｊを生成するインバー
タ１４ｄと、インバータ１４ｄの出力信号を反転して補
の内部テストアドレス信号ビットＺＡＤｊを生成するイ
ンバータ１４ｅを含む。インバータ１４ｂおよび１４ｃ
がラッチ回路を構成する。
【００４９】このテストモードレジスタは、さらに、リ
セット信号ＺＲＳＴの活性化時導通し、インバータ１４
ｂの入力部を電源電圧Ｖｄｄレベルに設定するｐチャネ
ルＭＯＳトランジスタ１４ｆと、インバータ１４ｂの出
力部に設けられるｐチャネルＭＯＳトランジスタで構成
される安定化容量１４ｇを含む。この図６に示すテスト
モードレジスタにおいては、テストモードアドレス設定
信号ＴＤＳの非活性化時、インバータ１４ｂの入力部
が、ＭＯＳトランジスタ１４ｆによりＨレベルに初期設
定されており、真の内部テストアドレス信号ビットＡＤ
ｊは、Ｌレベルに設定されかつ保持される。補の内部テ
ストアドレス信号ビットＺＡＤｊが、Ｈレベルに保持さ
れる。このスタンバイ状態時において真のアドレス信号
ビットＡＤｊがＬレベルにリセットされる状態をＬリセ
ット状態と称す。
セット信号ＺＲＳＴの活性化時導通し、インバータ１４
ｂの入力部を電源電圧Ｖｄｄレベルに設定するｐチャネ
ルＭＯＳトランジスタ１４ｆと、インバータ１４ｂの出
力部に設けられるｐチャネルＭＯＳトランジスタで構成
される安定化容量１４ｇを含む。この図６に示すテスト
モードレジスタにおいては、テストモードアドレス設定
信号ＴＤＳの非活性化時、インバータ１４ｂの入力部
が、ＭＯＳトランジスタ１４ｆによりＨレベルに初期設
定されており、真の内部テストアドレス信号ビットＡＤ
ｊは、Ｌレベルに設定されかつ保持される。補の内部テ
ストアドレス信号ビットＺＡＤｊが、Ｈレベルに保持さ
れる。このスタンバイ状態時において真のアドレス信号
ビットＡＤｊがＬレベルにリセットされる状態をＬリセ
ット状態と称す。
【００５０】したがってこの場合、真のアドレス信号ビ
ットＡＤｊがＨレベルに設定されると対応のテストモー
ドを設定するテストモード設定回路へ真の内部テストア
ドレス信号ビットが与えられる。
ットＡＤｊがＨレベルに設定されると対応のテストモー
ドを設定するテストモード設定回路へ真の内部テストア
ドレス信号ビットが与えられる。
【００５１】今、図７（Ａ）に示すようなテストモード
設定信号発生回路を考える。図７（Ａ）において、テス
トモード設定信号発生回路は、テストモードアドレス確
定信号ＴＭＡＳとテストアドレス信号ビットＺＡＤｉと
を受けるＮＡＮＤ回路１１ａａと、テストモードアドレ
ス確定信号ＴＭＡＳとテストアドレス信号ビットＡＤｊ
とを受けるＮＡＮＤ回路１１ａｂと、ＮＡＮＤ回路１１
ａａの出力信号を受けてテストモード設定信号ＭＯＤＥ
Ａを出力するインバータ１１ｂａと、ＮＡＮＤ回路１１
ａｂの出力信号を受けてテストモード設定信号ＭＯＤＥ
Ｂを出力するインバータ１１ｂｂを含む。テストアドレ
ス信号ビットＺＡＤｉは、図５に示すＨリセットレジス
タから出力され、テストアドレス信号ビットＡＤｊは、
図６に示すＬリセットレジスタから与えられる。次に、
この図７（Ａ）に示すテストモード設定信号発生回路の
動作について図７（Ｂ）に示す信号波形図を参照して説
明する。
設定信号発生回路を考える。図７（Ａ）において、テス
トモード設定信号発生回路は、テストモードアドレス確
定信号ＴＭＡＳとテストアドレス信号ビットＺＡＤｉと
を受けるＮＡＮＤ回路１１ａａと、テストモードアドレ
ス確定信号ＴＭＡＳとテストアドレス信号ビットＡＤｊ
とを受けるＮＡＮＤ回路１１ａｂと、ＮＡＮＤ回路１１
ａａの出力信号を受けてテストモード設定信号ＭＯＤＥ
Ａを出力するインバータ１１ｂａと、ＮＡＮＤ回路１１
ａｂの出力信号を受けてテストモード設定信号ＭＯＤＥ
Ｂを出力するインバータ１１ｂｂを含む。テストアドレ
ス信号ビットＺＡＤｉは、図５に示すＨリセットレジス
タから出力され、テストアドレス信号ビットＡＤｊは、
図６に示すＬリセットレジスタから与えられる。次に、
この図７（Ａ）に示すテストモード設定信号発生回路の
動作について図７（Ｂ）に示す信号波形図を参照して説
明する。
【００５２】テストモードアドレス確定信号ＴＭＡＳが
Ｈレベルとなると、ＮＡＮＤ回路１１ａａおよび１１ａ
ｂがイネーブルされる。この状態においては外部からの
テストアドレス信号ビットＴＡＤＤｉおよびＴＡＤＤｊ
は、それぞれ所定の状態（Ｌレベル）に設定される。し
かしながら、テストモードアドレス設定信号ＴＭＡＳが
まだＬレベルの非活性状態であり、対応のモードレジス
タは初期状態（スタンバイ状態）を保持しており、内部
テストアドレス信号ビットＺＡＤｉはＬレベルを維持
し、一方テストアドレス信号ビットＡＤｊは、Ｌレベル
を維持する。したがって、たとえこの状態においてテス
トモードアドレス確定信号ＴＭＡＳが出力されても、テ
ストモード設定信号ＭＯＤＥＡおよびＭＯＤＥＢは、と
もにＬレベルの非活性状態になる。
Ｈレベルとなると、ＮＡＮＤ回路１１ａａおよび１１ａ
ｂがイネーブルされる。この状態においては外部からの
テストアドレス信号ビットＴＡＤＤｉおよびＴＡＤＤｊ
は、それぞれ所定の状態（Ｌレベル）に設定される。し
かしながら、テストモードアドレス設定信号ＴＭＡＳが
まだＬレベルの非活性状態であり、対応のモードレジス
タは初期状態（スタンバイ状態）を保持しており、内部
テストアドレス信号ビットＺＡＤｉはＬレベルを維持
し、一方テストアドレス信号ビットＡＤｊは、Ｌレベル
を維持する。したがって、たとえこの状態においてテス
トモードアドレス確定信号ＴＭＡＳが出力されても、テ
ストモード設定信号ＭＯＤＥＡおよびＭＯＤＥＢは、と
もにＬレベルの非活性状態になる。
【００５３】テストモード設定信号ＴＭＳが所定期間Ｈ
レベルの活性状態とされると、内部テストアドレス信号
ビットＡＤｊおよびＺＡＤｉは、それぞれ外部から与え
られるテストアドレス信号ビットＴＡＤＤｊおよびＴＡ
ＤＤｉに対応する状態に設定される。外部からのテスト
モードアドレス信号ビットＴＡＤＤｉおよびＴＡＤＢｊ
はともにＬレベルであるため、補の内部テストアドレス
信号ビットＺＡＤｉがＨレベルに立上がり、一方、真の
内部テストアドレス信号ビットＡＤｊはＬレベルを維持
する。したがってテストモード設定信号ＭＯＤＥＡがＨ
レベルなり、一方、テストモード設定信号ＭＯＤＥＢ
は、Ｌレベルを維持する。
レベルの活性状態とされると、内部テストアドレス信号
ビットＡＤｊおよびＺＡＤｉは、それぞれ外部から与え
られるテストアドレス信号ビットＴＡＤＤｊおよびＴＡ
ＤＤｉに対応する状態に設定される。外部からのテスト
モードアドレス信号ビットＴＡＤＤｉおよびＴＡＤＢｊ
はともにＬレベルであるため、補の内部テストアドレス
信号ビットＺＡＤｉがＨレベルに立上がり、一方、真の
内部テストアドレス信号ビットＡＤｊはＬレベルを維持
する。したがってテストモード設定信号ＭＯＤＥＡがＨ
レベルなり、一方、テストモード設定信号ＭＯＤＥＢ
は、Ｌレベルを維持する。
【００５４】上述のように、テストモード設定のために
用いられるアドレス信号ビットの活性状態時の論理に応
じて、対応のモードレジスタの初期設定（スタンバイ状
態）の論理レベルを設定することにより、外部信号にタ
イミングのずれが生じても正確に、所望のテストモード
を設定することができる。
用いられるアドレス信号ビットの活性状態時の論理に応
じて、対応のモードレジスタの初期設定（スタンバイ状
態）の論理レベルを設定することにより、外部信号にタ
イミングのずれが生じても正確に、所望のテストモード
を設定することができる。
【００５５】図８は、テストモード設定信号発生回路の
他の構成を示す図である。図８において、テストモード
設定信号発生回路は、テストアドレス信号ビットＡＤ
ｉ、ＺＡＤｊ、およびＺＡＤｋを受けるＮＡＮＤ回路１
１ｃと、ＮＡＮＤ回路１１ｃの出力信号を受けてテスト
モード設定信号ＭＯＤＥＣを出力するインバータ１１ｄ
を含む。テストアドレス信号ビットＡＤｉは、図６に示
すＬリセットレジスタから出力され、テストアドレス信
号ビットＺＡＤｊおよびＺＡＤｋは、図５に示すＨリセ
ットレジスタから与えられる。テストモード設定信号Ｍ
ＯＤＥＣが活性化されるのは、テストアドレス信号ビッ
トＡＤｉ、ＺＡＤｊおよびＺＡＤｋがすべてＨレベルに
設定されたときである。これらのテストアドレス信号ビ
ットＡＤｉ、ＺＡＤｊおよびＺＡＤｋは、初期設定状態
時（スタンバイ状態時）、それぞれ、Ｌレベルに設定さ
れる。したがって、初期設定状態は、このテストモード
設定信号ＭＯＤＥＣを活性化する状態と異なる状態であ
り、先の実施の形態と同様、誤ってテストモード設定信
号ＭＯＤＥＣが活性化されるのを防止することができ
る。
他の構成を示す図である。図８において、テストモード
設定信号発生回路は、テストアドレス信号ビットＡＤ
ｉ、ＺＡＤｊ、およびＺＡＤｋを受けるＮＡＮＤ回路１
１ｃと、ＮＡＮＤ回路１１ｃの出力信号を受けてテスト
モード設定信号ＭＯＤＥＣを出力するインバータ１１ｄ
を含む。テストアドレス信号ビットＡＤｉは、図６に示
すＬリセットレジスタから出力され、テストアドレス信
号ビットＺＡＤｊおよびＺＡＤｋは、図５に示すＨリセ
ットレジスタから与えられる。テストモード設定信号Ｍ
ＯＤＥＣが活性化されるのは、テストアドレス信号ビッ
トＡＤｉ、ＺＡＤｊおよびＺＡＤｋがすべてＨレベルに
設定されたときである。これらのテストアドレス信号ビ
ットＡＤｉ、ＺＡＤｊおよびＺＡＤｋは、初期設定状態
時（スタンバイ状態時）、それぞれ、Ｌレベルに設定さ
れる。したがって、初期設定状態は、このテストモード
設定信号ＭＯＤＥＣを活性化する状態と異なる状態であ
り、先の実施の形態と同様、誤ってテストモード設定信
号ＭＯＤＥＣが活性化されるのを防止することができ
る。
【００５６】なお、図８に示す構成においては、テスト
アドレス信号ビットＡＤｉ、ＺＡＤｊおよびＺＡＤｋは
すべてＬレベルに設定している。しかしながら、これら
のテストアドレス信号ビットＡＤｉ、ＺＡＤｊおよびＺ
ＡＤｋのうち少なくとも１ビットが、初期設定状態（ス
タンバイ状態）においてＬレベルにリセットされてもよ
い。すなわち、たとえばテストモードアドレス信号ビッ
トＡＤｉがＬレベルに設定され、テストアドレス信号ビ
ットＺＡＤｊおよびＺＡＤｋがＨレベルに初期設定され
てもよい。テストモード設定信号ＭＯＤＥＣを活性化す
る信号状態と異なる状態にこれらのテストアドレス信号
ビットＡＤｉ、ＺＡＤｊおよびＺＡＤｋの状態の組合せ
が設定されればよい。
アドレス信号ビットＡＤｉ、ＺＡＤｊおよびＺＡＤｋは
すべてＬレベルに設定している。しかしながら、これら
のテストアドレス信号ビットＡＤｉ、ＺＡＤｊおよびＺ
ＡＤｋのうち少なくとも１ビットが、初期設定状態（ス
タンバイ状態）においてＬレベルにリセットされてもよ
い。すなわち、たとえばテストモードアドレス信号ビッ
トＡＤｉがＬレベルに設定され、テストアドレス信号ビ
ットＺＡＤｊおよびＺＡＤｋがＨレベルに初期設定され
てもよい。テストモード設定信号ＭＯＤＥＣを活性化す
る信号状態と異なる状態にこれらのテストアドレス信号
ビットＡＤｉ、ＺＡＤｊおよびＺＡＤｋの状態の組合せ
が設定されればよい。
【００５７】この構成の場合、すべてのテストモード設
定信号のために、各テストアドレス信号ビットに対しＨ
リセットモードレジスタおよびＬリセットモードレジス
タを設ける必要がなく、モードレジスタの数が低減さ
れ、回路占有面積が低減される。
定信号のために、各テストアドレス信号ビットに対しＨ
リセットモードレジスタおよびＬリセットモードレジス
タを設ける必要がなく、モードレジスタの数が低減さ
れ、回路占有面積が低減される。
【００５８】図９は、テストモードレジスタ回路１ｂｂ
の他の構成を示す図である。図９においては、テストア
ドレス信号ビットＴＡＤＤｉに対し、Ｌリセットレジス
タ１４およびＨリセットレジスタ１２が設けられる。Ｌ
リセットレジスタ１４からの内部テストアドレス信号ビ
ットＡＤｉがテストモードＤを指定するために用いられ
る。Ｈリセットレジスタ１２からの補の内部テストアド
レス信号ビットＺＡＤｉがテストモードＡ指定のために
用いられる。
の他の構成を示す図である。図９においては、テストア
ドレス信号ビットＴＡＤＤｉに対し、Ｌリセットレジス
タ１４およびＨリセットレジスタ１２が設けられる。Ｌ
リセットレジスタ１４からの内部テストアドレス信号ビ
ットＡＤｉがテストモードＤを指定するために用いられ
る。Ｈリセットレジスタ１２からの補の内部テストアド
レス信号ビットＺＡＤｉがテストモードＡ指定のために
用いられる。
【００５９】この図９に示すように、１つのテストモー
ドアドレス信号ビットＴＡＤＤｉに対し、Ｌリセットレ
ジスタ１４およびＨリセットレジスタ１２を設け、それ
ぞれの出力するテストアドレス信号ビットＡＤｉおよび
ＺＡＤｉを、使用することにより、１つのアドレス信号
ビットを２つのテストモード（ＡおよびＤ）に使用する
ことができ、この場合においても、正確に、テストモー
ドを指定することができる。
ドアドレス信号ビットＴＡＤＤｉに対し、Ｌリセットレ
ジスタ１４およびＨリセットレジスタ１２を設け、それ
ぞれの出力するテストアドレス信号ビットＡＤｉおよび
ＺＡＤｉを、使用することにより、１つのアドレス信号
ビットを２つのテストモード（ＡおよびＤ）に使用する
ことができ、この場合においても、正確に、テストモー
ドを指定することができる。
【００６０】図１０は、リセット信号発生部の構成を概
略的に示す図である。図１０においてリセット信号発生
部は、電源投入時、電源電圧が安定化するとワンショッ
トのパルス信号を発生する電源投入検出回路１６と、テ
ストモード終了を示す信号が与えられたか否かを検出す
るテストモード終了検出回路１８と、電源投入検出回路
１６の出力信号ＰＯＲとテストモード終了検出回路１８
の出力信号ＥＯＴを受けるＯＲ回路１９を含む。ＯＲ回
路１９からリセット信号ＲＳＴが出力される。電源投入
検出回路１６は、電源投入時、電源電圧が安定化するま
で、内部回路動作を停止させ、電源電圧が安定化する
と、内部回路動作の各ノードを初期状態に設定するため
に、電源投入時のリセットのためのパワーオンリセット
信号ＰＯＲを出力する。テストモード終了検出回路１８
は、たとえば、この半導体装置が半導体記憶装置の場
合、ＣＢＲ条件（ＣＡＳビフォーＲＡＳ）を検出して、
ワンショットパルス信号のテストモード終了検出信号Ｅ
ＯＴを出力する。したがって電源投入時およびテストモ
ード終了時、リセット信号ＲＳＴが所定期間Ｈレベルの
活性状態とされ、モードレジスタ回路１ｂｂがそれぞれ
所定の状態にリセットされる（初期設定される）。
略的に示す図である。図１０においてリセット信号発生
部は、電源投入時、電源電圧が安定化するとワンショッ
トのパルス信号を発生する電源投入検出回路１６と、テ
ストモード終了を示す信号が与えられたか否かを検出す
るテストモード終了検出回路１８と、電源投入検出回路
１６の出力信号ＰＯＲとテストモード終了検出回路１８
の出力信号ＥＯＴを受けるＯＲ回路１９を含む。ＯＲ回
路１９からリセット信号ＲＳＴが出力される。電源投入
検出回路１６は、電源投入時、電源電圧が安定化するま
で、内部回路動作を停止させ、電源電圧が安定化する
と、内部回路動作の各ノードを初期状態に設定するため
に、電源投入時のリセットのためのパワーオンリセット
信号ＰＯＲを出力する。テストモード終了検出回路１８
は、たとえば、この半導体装置が半導体記憶装置の場
合、ＣＢＲ条件（ＣＡＳビフォーＲＡＳ）を検出して、
ワンショットパルス信号のテストモード終了検出信号Ｅ
ＯＴを出力する。したがって電源投入時およびテストモ
ード終了時、リセット信号ＲＳＴが所定期間Ｈレベルの
活性状態とされ、モードレジスタ回路１ｂｂがそれぞれ
所定の状態にリセットされる（初期設定される）。
【００６１】なお、図１０に示すリセット信号発生部の
構成において、さらにテストモードに入るごとにリセッ
ト信号が生成されるように、テストモードエントリ検出
回路が設けられてもよい。この場合、テストモードエン
トリ検出回路は、たとえば、この半導体装置が半導体記
憶装置の場合、ＷＣＢＲ条件が満たされたときに、テス
トモードエントリが指定された判定して、リセット信号
を出力するように構成されてもよい。これにより、各モ
ードレジスタを確実に初期状態に設定することができ
る。
構成において、さらにテストモードに入るごとにリセッ
ト信号が生成されるように、テストモードエントリ検出
回路が設けられてもよい。この場合、テストモードエン
トリ検出回路は、たとえば、この半導体装置が半導体記
憶装置の場合、ＷＣＢＲ条件が満たされたときに、テス
トモードエントリが指定された判定して、リセット信号
を出力するように構成されてもよい。これにより、各モ
ードレジスタを確実に初期状態に設定することができ
る。
【００６２】なお、上述の説明においては、テストモー
ドを指定するための構成について説明している。しかし
ながら、このモードレジスタは、半導体装置の特別な動
作モードを指定するために用いられてもよい。
ドを指定するための構成について説明している。しかし
ながら、このモードレジスタは、半導体装置の特別な動
作モードを指定するために用いられてもよい。
【００６３】以上のように、この発明の実施の形態１に
従えば、動作モード設定のために用いられる内部アドレ
ス信号ビットの初期状態を、活性化時と異なる状態に設
定しているため、タイミング条件を緩やかにして、正確
に意図する動作モードを設定することができる。
従えば、動作モード設定のために用いられる内部アドレ
ス信号ビットの初期状態を、活性化時と異なる状態に設
定しているため、タイミング条件を緩やかにして、正確
に意図する動作モードを設定することができる。
【００６４】［実施の形態２］図１１は、この発明の実
施の形態２に従う半導体装置の要部の構成を概略的に示
す図である。この図１１に示す半導体装置は、内部回路
１ａが、基準電圧Ｖｒｅｆを発生するトリマブル基準電
圧回路１ａａを含む。このトリマブル基準電圧発生回路
１ａａが発生する基準電圧Ｖｒｅｆの電圧レベルは、ヒ
ューズ素子（溶断可能なリンク素子）によりそのレベル
を調整することできる。
施の形態２に従う半導体装置の要部の構成を概略的に示
す図である。この図１１に示す半導体装置は、内部回路
１ａが、基準電圧Ｖｒｅｆを発生するトリマブル基準電
圧回路１ａａを含む。このトリマブル基準電圧発生回路
１ａａが発生する基準電圧Ｖｒｅｆの電圧レベルは、ヒ
ューズ素子（溶断可能なリンク素子）によりそのレベル
を調整することできる。
【００６５】テストモード設定回路１ｅは、外部信号Ｓ
ｅｘｔが所定の状態に設定されると、チューニングモー
ドが指示されたことを示すチューニングモード設定信号
ＴＵＮＥを発生するチューニングモード設定信号発生回
路２１ａと、チューニングモード設定信号発生回路２１
ａからのチューニングモード設定信号ＴＵＮＥの活性化
に応答して能動化され、パッド２１ｄに与えられる信号
を取込み、内部チューニング信号線２１ｃ上にチューニ
ング信号ＳＷとして出力するチューニング信号発生回路
２１ｂと、外部信号Ｓｅｘｔが所定の状態に設定される
と別のテストモードが指示されたと判断して、テストモ
ード指示信号をこのチューニング信号線２１ｃ上に伝達
する別テストモード指示信号発生回路２１ｅと、チュー
ニングモード設定信号ＴＵＮＥの非活性化時チューニン
グ信号線２１ｃ上に与えられる信号に従って別テストモ
ードを活性化するための別テストモード設定信号ＭＯＤ
Ｅを発生する別テストモード設定信号発生回路２１ｆを
含む。別テストモード指示信号発生回路２１ｅは、非選
択状態時出力ハイインピーダンス状態に設定される。チ
ューニング信号発生回路２１ｂからのチューニング信号
ＳＷは、トリマブル基準電圧発生回路１ａａに含まれる
チューニング素子へ与えられる。別テストモード設定信
号発生回路２１ｆの出力する別テストモード設定信号Ｍ
ＯＤＥは、任意である。
ｅｘｔが所定の状態に設定されると、チューニングモー
ドが指示されたことを示すチューニングモード設定信号
ＴＵＮＥを発生するチューニングモード設定信号発生回
路２１ａと、チューニングモード設定信号発生回路２１
ａからのチューニングモード設定信号ＴＵＮＥの活性化
に応答して能動化され、パッド２１ｄに与えられる信号
を取込み、内部チューニング信号線２１ｃ上にチューニ
ング信号ＳＷとして出力するチューニング信号発生回路
２１ｂと、外部信号Ｓｅｘｔが所定の状態に設定される
と別のテストモードが指示されたと判断して、テストモ
ード指示信号をこのチューニング信号線２１ｃ上に伝達
する別テストモード指示信号発生回路２１ｅと、チュー
ニングモード設定信号ＴＵＮＥの非活性化時チューニン
グ信号線２１ｃ上に与えられる信号に従って別テストモ
ードを活性化するための別テストモード設定信号ＭＯＤ
Ｅを発生する別テストモード設定信号発生回路２１ｆを
含む。別テストモード指示信号発生回路２１ｅは、非選
択状態時出力ハイインピーダンス状態に設定される。チ
ューニング信号発生回路２１ｂからのチューニング信号
ＳＷは、トリマブル基準電圧発生回路１ａａに含まれる
チューニング素子へ与えられる。別テストモード設定信
号発生回路２１ｆの出力する別テストモード設定信号Ｍ
ＯＤＥは、任意である。
【００６６】チューニングモード設定信号発生回路２１
ａおよび別テストモード指示信号発生回路２１ｅは、外
部信号Ｓｅｘｔが所定の状態に設定されたときに、それ
ぞれチューニングモードまたは別テストモードを指示す
る信号を発生する構成であればよく、先の実施の形態１
の構成が用いられてもよい。
ａおよび別テストモード指示信号発生回路２１ｅは、外
部信号Ｓｅｘｔが所定の状態に設定されたときに、それ
ぞれチューニングモードまたは別テストモードを指示す
る信号を発生する構成であればよく、先の実施の形態１
の構成が用いられてもよい。
【００６７】このチューニング信号発生回路２１ｂが、
パッド２１ｄを介して与えられる信号を取込んで生成す
るチューニング信号ＳＷに従って、トリマブル基準電圧
発生回路１ａａが生成する基準電圧Ｖｒｅｆの電圧レベ
ルが調整される。このチューニング信号ＳＷを切換え
て、基準電圧Ｖｒｅｆの電圧レベルを外部でモニタし、
基準電圧Ｖｒｅｆを所定電圧レベルに設定する。チュー
ニングテストは、ウェハレベルでのテストである。すな
わちこの半導体装置が半導体記憶装置であり、不良メモ
リセルの冗長置換を行なう冗長テストの前にこのチュー
ニングテストが行なわれる。不良メモリセルの冗長セル
との置換時、このチューニング信号の状態に基づいて、
ヒューズ素子のプログラムが行なわれる。以降このチュ
ーニング信号線２１ｃは、チューニングテストには用い
られない。チューニング信号は複数存在し、各チューニ
ング信号に対し１つのチューニング信号線が存在する。
このチューニング信号線２１を別テストを設定するため
の信号線としても用いることにより、テスト用信号線の
数を低減し、配線占有面積を低減する。
パッド２１ｄを介して与えられる信号を取込んで生成す
るチューニング信号ＳＷに従って、トリマブル基準電圧
発生回路１ａａが生成する基準電圧Ｖｒｅｆの電圧レベ
ルが調整される。このチューニング信号ＳＷを切換え
て、基準電圧Ｖｒｅｆの電圧レベルを外部でモニタし、
基準電圧Ｖｒｅｆを所定電圧レベルに設定する。チュー
ニングテストは、ウェハレベルでのテストである。すな
わちこの半導体装置が半導体記憶装置であり、不良メモ
リセルの冗長置換を行なう冗長テストの前にこのチュー
ニングテストが行なわれる。不良メモリセルの冗長セル
との置換時、このチューニング信号の状態に基づいて、
ヒューズ素子のプログラムが行なわれる。以降このチュ
ーニング信号線２１ｃは、チューニングテストには用い
られない。チューニング信号は複数存在し、各チューニ
ング信号に対し１つのチューニング信号線が存在する。
このチューニング信号線２１を別テストを設定するため
の信号線としても用いることにより、テスト用信号線の
数を低減し、配線占有面積を低減する。
【００６８】図１２は、トリマブル基準電圧発生回路１
ａａの構成の一例を示す図である。図１２においては、
このトリマブル基準電圧発生回路１ａａからの基準電圧
Ｖｒｅｆに従って内部動作電源電圧が生成される構成が
一例として示される。
ａａの構成の一例を示す図である。図１２においては、
このトリマブル基準電圧発生回路１ａａからの基準電圧
Ｖｒｅｆに従って内部動作電源電圧が生成される構成が
一例として示される。
【００６９】図１２においてトリマブル基準電圧発生回
路１ａａは、外部電源ノード２２に結合される定電流源
２３と、定電流源２３と接地ノードの間に直列に接続さ
れる抵抗素子２４ａ、２４ｂ、２４ｃおよび２４ｄと、
抵抗素子２４ａの一端にその一端が接続されるヒューズ
素子２５ａと、抵抗素子２４ｄの一端にその一端が接続
されるヒューズ素子２５ｂと、チューニング信号ＳＷ１
に応答して導通し、ヒューズ素子２５ａの他端を抵抗素
子２４ａの他方端に接続するスイッチングトランジスタ
２６ａと、チューニング信号ＳＷ２に応答して導通し、
ヒューズ素子２５ｂの他端を抵抗素子２４ｄの他方端に
接続するスイッチングトランジスタ２６ｂを含む。図１
２においては、説明を簡略化するために抵抗素子の数は
少なくしているが、抵抗素子およびヒューズ素子および
チューニング信号の数は任意である。
路１ａａは、外部電源ノード２２に結合される定電流源
２３と、定電流源２３と接地ノードの間に直列に接続さ
れる抵抗素子２４ａ、２４ｂ、２４ｃおよび２４ｄと、
抵抗素子２４ａの一端にその一端が接続されるヒューズ
素子２５ａと、抵抗素子２４ｄの一端にその一端が接続
されるヒューズ素子２５ｂと、チューニング信号ＳＷ１
に応答して導通し、ヒューズ素子２５ａの他端を抵抗素
子２４ａの他方端に接続するスイッチングトランジスタ
２６ａと、チューニング信号ＳＷ２に応答して導通し、
ヒューズ素子２５ｂの他端を抵抗素子２４ｄの他方端に
接続するスイッチングトランジスタ２６ｂを含む。図１
２においては、説明を簡略化するために抵抗素子の数は
少なくしているが、抵抗素子およびヒューズ素子および
チューニング信号の数は任意である。
【００７０】スイッチング素子２６ａおよび２６ｂの導
通時の抵抗値は、抵抗素子２４ａ〜２４ｄの抵抗値に比
べて無視できる程度の極めて小さい値に設定される。
通時の抵抗値は、抵抗素子２４ａ〜２４ｄの抵抗値に比
べて無視できる程度の極めて小さい値に設定される。
【００７１】基準電圧Ｖｒｅｆを外部でモニタするため
に、チューニングモード設定信号ＴＵＮＥに応答して導
通し、基準電圧Ｖｒｅｆをパッド２７ｂに伝達するスイ
ッチング素子２７ａが設けられる。
に、チューニングモード設定信号ＴＵＮＥに応答して導
通し、基準電圧Ｖｒｅｆをパッド２７ｂに伝達するスイ
ッチング素子２７ａが設けられる。
【００７２】図１に示す内部電源回路１ｄは、この基準
電圧Ｖｒｅｆに基づいて内部電源電圧Ｖｉｎを生成す
る。内部電源回路１ｄは、基準電圧Ｖｒｅｆと内部電源
電圧Ｖｉｎとを比較する比較器２８と、比較器２８の出
力信号に応答してそのコンダクタンスが調整され、外部
電源ノード２２から内部電源ノードへ電流を供給するｐ
チャネルＭＯＳトランジスタで構成される電流ドライブ
トランジスタ２９を含む。比較器２８は、差動増幅器で
構成され、その正入力に内部電源電圧Ｖｉｎを受け、負
入力に基準電圧Ｖｒｅｆを受ける。基準電圧Ｖｒｅｆが
内部電源電圧Ｖｉｎよりも高い場合には、比較器２８の
出力信号の電圧レベルが低下し、電流ドライブトランジ
スタ２９のコンダクタンスが大きくなり、外部電源ノー
ド２２から内部電源ノードへ電流が供給され、内部電源
電圧Ｖｉｎの電圧レベルが上昇する。一方、内部電源電
圧Ｖｉｎが基準電圧Ｖｒｅｆよりも高い場合には、比較
器２８の出力信号がＨレベルとなり、電流ドライブトラ
ンジスタ２９はオフ状態となり、外部電源ノード２２か
ら内部電源ノードへの電流経路を遮断する。したがっ
て、内部電源電圧Ｖｉｎは、ほぼ、基準電圧Ｖｒｅｆの
電圧レベルに設定される。内部回路は、この内部電源電
圧Ｖｉｎを一方動作電源電圧として動作する。したがっ
て、内部回路の動作特性を保証するために、内部電源電
圧Ｖｉｎの電圧レベルを正確に所定の電圧レベルの範囲
内に設定する必要があり、したがって、この基準電圧Ｖ
ｒｅｆを正確に所定の電圧レベルに設定する必要があ
る。
電圧Ｖｒｅｆに基づいて内部電源電圧Ｖｉｎを生成す
る。内部電源回路１ｄは、基準電圧Ｖｒｅｆと内部電源
電圧Ｖｉｎとを比較する比較器２８と、比較器２８の出
力信号に応答してそのコンダクタンスが調整され、外部
電源ノード２２から内部電源ノードへ電流を供給するｐ
チャネルＭＯＳトランジスタで構成される電流ドライブ
トランジスタ２９を含む。比較器２８は、差動増幅器で
構成され、その正入力に内部電源電圧Ｖｉｎを受け、負
入力に基準電圧Ｖｒｅｆを受ける。基準電圧Ｖｒｅｆが
内部電源電圧Ｖｉｎよりも高い場合には、比較器２８の
出力信号の電圧レベルが低下し、電流ドライブトランジ
スタ２９のコンダクタンスが大きくなり、外部電源ノー
ド２２から内部電源ノードへ電流が供給され、内部電源
電圧Ｖｉｎの電圧レベルが上昇する。一方、内部電源電
圧Ｖｉｎが基準電圧Ｖｒｅｆよりも高い場合には、比較
器２８の出力信号がＨレベルとなり、電流ドライブトラ
ンジスタ２９はオフ状態となり、外部電源ノード２２か
ら内部電源ノードへの電流経路を遮断する。したがっ
て、内部電源電圧Ｖｉｎは、ほぼ、基準電圧Ｖｒｅｆの
電圧レベルに設定される。内部回路は、この内部電源電
圧Ｖｉｎを一方動作電源電圧として動作する。したがっ
て、内部回路の動作特性を保証するために、内部電源電
圧Ｖｉｎの電圧レベルを正確に所定の電圧レベルの範囲
内に設定する必要があり、したがって、この基準電圧Ｖ
ｒｅｆを正確に所定の電圧レベルに設定する必要があ
る。
【００７３】この基準電圧Ｖｒｅｆに従って生成される
内部電源電圧Ｖｉｎが、後に説明するセンスアンプ電源
回路へ与えられている場合、この内部電源電圧Ｖｉｎレ
ベルのＨレベルのデータがメモリセルに書込まれる。基
準電圧Ｖｒｅｆの電圧レベルが低い場合には、メモリセ
ルへ書込まれるＨレベルの電圧レベルも低くなる。した
がって、基準電圧Ｖｒｅｆが所定値よりも低い状態で、
メモリセルの電荷保持特性などをテストする場合、正常
なメモリセルが不良メモリセルと判定される可能性があ
る。
内部電源電圧Ｖｉｎが、後に説明するセンスアンプ電源
回路へ与えられている場合、この内部電源電圧Ｖｉｎレ
ベルのＨレベルのデータがメモリセルに書込まれる。基
準電圧Ｖｒｅｆの電圧レベルが低い場合には、メモリセ
ルへ書込まれるＨレベルの電圧レベルも低くなる。した
がって、基準電圧Ｖｒｅｆが所定値よりも低い状態で、
メモリセルの電荷保持特性などをテストする場合、正常
なメモリセルが不良メモリセルと判定される可能性があ
る。
【００７４】また、この内部電源電圧Ｖｉｎに従って、
基板バイアス電圧が発生される場合、基準電圧Ｖｒｅｆ
が低ければ、応じて、内部電源電圧Ｖｉｎの電圧レベル
も低く、基板バイアス電圧発生回路に含まれる発振器の
周波数が低下し、十分大きな電荷供給力を持って基板電
圧を生成することができず、基板バイアス電圧が浅くな
る（絶対値が小さくなる）。この場合には、メモリセル
から基板へのリーク電流が減少する。逆に基準電圧Ｖｒ
ｅｆの電圧レベルが高く設定された場合、発振器の周波
数が上昇し、基板バイアス電圧が深くなり、メモリセル
から基板へのリーク電流が増加する。したがって、メモ
リセルの良／不良を判定する場合には、この基準電圧Ｖ
ｒｅｆを所定の電圧レベルに設定するトリミングを行な
った後にテストを行なう必要がある。
基板バイアス電圧が発生される場合、基準電圧Ｖｒｅｆ
が低ければ、応じて、内部電源電圧Ｖｉｎの電圧レベル
も低く、基板バイアス電圧発生回路に含まれる発振器の
周波数が低下し、十分大きな電荷供給力を持って基板電
圧を生成することができず、基板バイアス電圧が浅くな
る（絶対値が小さくなる）。この場合には、メモリセル
から基板へのリーク電流が減少する。逆に基準電圧Ｖｒ
ｅｆの電圧レベルが高く設定された場合、発振器の周波
数が上昇し、基板バイアス電圧が深くなり、メモリセル
から基板へのリーク電流が増加する。したがって、メモ
リセルの良／不良を判定する場合には、この基準電圧Ｖ
ｒｅｆを所定の電圧レベルに設定するトリミングを行な
った後にテストを行なう必要がある。
【００７５】リンク（ヒューズ）素子２５ａおよび２５
ｂを用いて基準電圧Ｖｒｅｆのトリミングを行なった場
合、再びメモリセルの良／不良の判定動作を行なった後
に不良メモリセルの置換を行なうプログラム動作時に、
不良アドレスのプログラムのためのヒューズを切断する
必要がある。この場合には、ヒューズブロー工程が増加
する。また、ヒューズ素子は一旦溶断すると、再び元の
状態に復元できない。このヒューズブロー工程の増加を
防止するためにまたは正確に基準電圧Ｖｒｅｆの電圧レ
ベルを所定値に設定するために、基準電圧Ｖｒｅｆを測
定し、その測定データに基づいて切断すべきヒューズに
対応して設けられたスイッチング素子を非導通状態（オ
フ状態）とする。たとえば、この状態で、メモリセルの
良／不良テストを行なう。この後、不良メモリセルのア
ドレスプログラム時、すなわち冗長セル置換時のプログ
ラム時に、各抵抗素子に設けられたヒューズ素子の溶断
を、このトリミング信号に基づいて行なう。この場合、
ヒューズブロー工程数が低減される。この溶断すべきヒ
ューズ素子を特定するチューニングモードテストにおい
ては以下の動作が行なわれる。
ｂを用いて基準電圧Ｖｒｅｆのトリミングを行なった場
合、再びメモリセルの良／不良の判定動作を行なった後
に不良メモリセルの置換を行なうプログラム動作時に、
不良アドレスのプログラムのためのヒューズを切断する
必要がある。この場合には、ヒューズブロー工程が増加
する。また、ヒューズ素子は一旦溶断すると、再び元の
状態に復元できない。このヒューズブロー工程の増加を
防止するためにまたは正確に基準電圧Ｖｒｅｆの電圧レ
ベルを所定値に設定するために、基準電圧Ｖｒｅｆを測
定し、その測定データに基づいて切断すべきヒューズに
対応して設けられたスイッチング素子を非導通状態（オ
フ状態）とする。たとえば、この状態で、メモリセルの
良／不良テストを行なう。この後、不良メモリセルのア
ドレスプログラム時、すなわち冗長セル置換時のプログ
ラム時に、各抵抗素子に設けられたヒューズ素子の溶断
を、このトリミング信号に基づいて行なう。この場合、
ヒューズブロー工程数が低減される。この溶断すべきヒ
ューズ素子を特定するチューニングモードテストにおい
ては以下の動作が行なわれる。
【００７６】チューニングモード設定信号発生回路２１
ａは、たとえばＷＣＢＲ＋アドレスキー条件などの周知
のタイミング条件に従ってテストモードを判定して、こ
のチューニングモードが指示されたか否かを判定し、チ
ューニングモードが指示された場合にはチューニングモ
ード設定信号ＴＵＮＥを活性状態へ駆動する。チューニ
ング信号発生回路２１ｂは、このチューニングモード設
定信号ＴＵＮＥの活性化に応答してパッド２１ｄから与
えられる信号を取込み、チューニング信号ＳＷをチュー
ニング信号線２１ｃ上に伝達する。このチューニング信
号線２１ｃ上に与えられるチューニング信号ＳＷは、図
１２に示すチューニング信号ＳＷ１またはＳＷ２に対応
する。チューニング信号それぞれに対応してパッドを介
して外部から信号が与えられる。このチューニングモー
ド設定信号ＴＵＮＥの活性化時には、別テストモード指
示信号発生回路２１ｅは出力ハイインピーダンス状態に
保持され、また別テストモード設定信号発生回路２１ｆ
はディスエーブル状態に設定される（テストモード設定
信号ＭＯＤＥは非活性状態に維持される）。
ａは、たとえばＷＣＢＲ＋アドレスキー条件などの周知
のタイミング条件に従ってテストモードを判定して、こ
のチューニングモードが指示されたか否かを判定し、チ
ューニングモードが指示された場合にはチューニングモ
ード設定信号ＴＵＮＥを活性状態へ駆動する。チューニ
ング信号発生回路２１ｂは、このチューニングモード設
定信号ＴＵＮＥの活性化に応答してパッド２１ｄから与
えられる信号を取込み、チューニング信号ＳＷをチュー
ニング信号線２１ｃ上に伝達する。このチューニング信
号線２１ｃ上に与えられるチューニング信号ＳＷは、図
１２に示すチューニング信号ＳＷ１またはＳＷ２に対応
する。チューニング信号それぞれに対応してパッドを介
して外部から信号が与えられる。このチューニングモー
ド設定信号ＴＵＮＥの活性化時には、別テストモード指
示信号発生回路２１ｅは出力ハイインピーダンス状態に
保持され、また別テストモード設定信号発生回路２１ｆ
はディスエーブル状態に設定される（テストモード設定
信号ＭＯＤＥは非活性状態に維持される）。
【００７７】また、図１２に示すように、このチューニ
ングモード設定信号ＴＵＮＥに従って、基準電圧Ｖｒｅ
ｆが、特定のパッド２７ｂに伝達され、外部で測定可能
状態に設定される。このチューニングモード時におい
て、このパッド２７ｂを介して基準電圧Ｖｒｅｆが所定
の電圧レベルであるか否かを判定する。基準電圧Ｖｒｅ
ｆが所定の電圧レベルと異なる電圧レベルの場合には、
基準電圧Ｖｒｅｆを所定のレベルに設定するために、こ
のスイッチング素子２６ａおよび２６ｂのうち、導通ま
たは非導通とすべきスイッチング素子を判定する。この
判定結果に従って、再び、パッド２１ｄを介してチュー
ニング信号を与えて、トリマブル基準電圧発生回路１ａ
ａの出力する基準電圧Ｖｒｅｆの電圧レベルを変更し
て、再びこの基準電圧Ｖｒｅｆの電圧レベルを測定す
る。基準電圧Ｖｒｅｆが所望の電圧レベルに到達するま
で、上述の動作を繰返す。
ングモード設定信号ＴＵＮＥに従って、基準電圧Ｖｒｅ
ｆが、特定のパッド２７ｂに伝達され、外部で測定可能
状態に設定される。このチューニングモード時におい
て、このパッド２７ｂを介して基準電圧Ｖｒｅｆが所定
の電圧レベルであるか否かを判定する。基準電圧Ｖｒｅ
ｆが所定の電圧レベルと異なる電圧レベルの場合には、
基準電圧Ｖｒｅｆを所定のレベルに設定するために、こ
のスイッチング素子２６ａおよび２６ｂのうち、導通ま
たは非導通とすべきスイッチング素子を判定する。この
判定結果に従って、再び、パッド２１ｄを介してチュー
ニング信号を与えて、トリマブル基準電圧発生回路１ａ
ａの出力する基準電圧Ｖｒｅｆの電圧レベルを変更し
て、再びこの基準電圧Ｖｒｅｆの電圧レベルを測定す
る。基準電圧Ｖｒｅｆが所望の電圧レベルに到達するま
で、上述の動作を繰返す。
【００７８】なお、上述のチューニングテスト時におい
て、チューニングモード設定信号ＴＵＮＥは、チューニ
ングテストモードの間常時活性状態に維持されて、パッ
ド２１ｄを介してチューニング用の信号が与えられる構
成が用いられてもよい。また、チューニング信号を印加
するごとに、チューニングモード設定信号ＴＵＮＥを活
性化する構成が用いられてもよい。また、一例として、
チューニング信号発生回路２１ｂからのチューニング信
号ＳＷは、図示しないラッチ回路によりラッチされ、冗
長テスト時において、そのトリマブル基準電圧発生回路
１ａａが出力する基準電圧Ｖｒｅｆを所望の電圧レベル
に保持する。冗長テスト完了後、図１２に示すヒューズ
素子２５ａおよび２５ｂのプログラムが行なわれる。こ
のヒューズ素子２５ａおよび２５ｂのプログラムの後
は、チューニング信号ＳＷ１およびＳＷ２は、Ｈレベル
の状態に固定される。
て、チューニングモード設定信号ＴＵＮＥは、チューニ
ングテストモードの間常時活性状態に維持されて、パッ
ド２１ｄを介してチューニング用の信号が与えられる構
成が用いられてもよい。また、チューニング信号を印加
するごとに、チューニングモード設定信号ＴＵＮＥを活
性化する構成が用いられてもよい。また、一例として、
チューニング信号発生回路２１ｂからのチューニング信
号ＳＷは、図示しないラッチ回路によりラッチされ、冗
長テスト時において、そのトリマブル基準電圧発生回路
１ａａが出力する基準電圧Ｖｒｅｆを所望の電圧レベル
に保持する。冗長テスト完了後、図１２に示すヒューズ
素子２５ａおよび２５ｂのプログラムが行なわれる。こ
のヒューズ素子２５ａおよび２５ｂのプログラムの後
は、チューニング信号ＳＷ１およびＳＷ２は、Ｈレベル
の状態に固定される。
【００７９】このチューニングテスト時において、別テ
ストモード指示信号発生回路２１ｅは、自身が割当てら
れたテストモードと異なるテストモードが指定されるた
め出力ハイインピーダンス状態に設定され、チューニン
グ信号線２１ｃ上に伝達されるチューニング信号ＳＷに
対し何ら影響を及ぼさない。また、別テストモード設定
信号発生回路２１ｆは、チューニングモード設定信号Ｔ
ＵＮＥの活性化時、ディスエーブル状態とされ、別のテ
ストモードが設定されることはない。
ストモード指示信号発生回路２１ｅは、自身が割当てら
れたテストモードと異なるテストモードが指定されるた
め出力ハイインピーダンス状態に設定され、チューニン
グ信号線２１ｃ上に伝達されるチューニング信号ＳＷに
対し何ら影響を及ぼさない。また、別テストモード設定
信号発生回路２１ｆは、チューニングモード設定信号Ｔ
ＵＮＥの活性化時、ディスエーブル状態とされ、別のテ
ストモードが設定されることはない。
【００８０】この別テストモードが、冗長セル置換にお
いて用いられないテストモードであれば、チューニング
信号線２１ｃを共用しても、特に問題は生じない。チュ
ーニング信号ＳＷについては、冗長テスト完了後の機能
試験およびチップレベルのテスト時においては、図１２
に示すチューニング信号ＳＷ１およびＳＷ２は、Ｈレベ
ルに保持する必要がある。この場合、別テストモード指
示信号発生回路２１ｅからの信号がチューニング信号に
影響を及ぼさないようにする必要がある。以下、各部の
詳細構成について説明する。
いて用いられないテストモードであれば、チューニング
信号線２１ｃを共用しても、特に問題は生じない。チュ
ーニング信号ＳＷについては、冗長テスト完了後の機能
試験およびチップレベルのテスト時においては、図１２
に示すチューニング信号ＳＷ１およびＳＷ２は、Ｈレベ
ルに保持する必要がある。この場合、別テストモード指
示信号発生回路２１ｅからの信号がチューニング信号に
影響を及ぼさないようにする必要がある。以下、各部の
詳細構成について説明する。
【００８１】図１３は、図１１に示すチューニング信号
発生回路２１ｂの構成の一例を示す図である。図１３に
おいて、チューニング信号発生回路２１ｂは、パッド２
１ｄに与えられる信号を反転するインバータ２１ｂａ
と、チューニングモード設定信号ＴＵＮＥとインバータ
２１ｂａの出力信号とを受けるＮＡＮＤ回路２１ｂｂ
と、チューニングモード設定信号ＴＵＮＥを反転するイ
ンバータ２１ｂｃと、インバータ２１ｂａおよび２１ｂ
ｃの出力信号を受けるＮＯＲ回路２１ｂｄと、ＮＡＮＤ
回路２１ｂｂの出力信号がＬレベルのとき導通し、チュ
ーニング信号ＳＷを、Ｈレベルへ駆動するｐチャネルＭ
ＯＳトランジスタ２１ｂｅと、ＮＯＲ回路２１ｂｄの出
力信号がＨレベルのとき導通し、Ｌレベルのチューニン
グ信号ＳＷを出力するｎチャネルＭＯＳトランジスタ２
１ｂｆを含む。この図１３に示す構成において、ｐチャ
ネルＭＯＳトランジスタ２１ｂｅは、外部電源ノード２
２にソースが接続されている。しかしながら、これは、
内部電源ノードであってもよい。
発生回路２１ｂの構成の一例を示す図である。図１３に
おいて、チューニング信号発生回路２１ｂは、パッド２
１ｄに与えられる信号を反転するインバータ２１ｂａ
と、チューニングモード設定信号ＴＵＮＥとインバータ
２１ｂａの出力信号とを受けるＮＡＮＤ回路２１ｂｂ
と、チューニングモード設定信号ＴＵＮＥを反転するイ
ンバータ２１ｂｃと、インバータ２１ｂａおよび２１ｂ
ｃの出力信号を受けるＮＯＲ回路２１ｂｄと、ＮＡＮＤ
回路２１ｂｂの出力信号がＬレベルのとき導通し、チュ
ーニング信号ＳＷを、Ｈレベルへ駆動するｐチャネルＭ
ＯＳトランジスタ２１ｂｅと、ＮＯＲ回路２１ｂｄの出
力信号がＨレベルのとき導通し、Ｌレベルのチューニン
グ信号ＳＷを出力するｎチャネルＭＯＳトランジスタ２
１ｂｆを含む。この図１３に示す構成において、ｐチャ
ネルＭＯＳトランジスタ２１ｂｅは、外部電源ノード２
２にソースが接続されている。しかしながら、これは、
内部電源ノードであってもよい。
【００８２】チューニングモード設定信号ＴＵＮＥがＬ
レベルのとき、ＮＡＮＤ回路２１ｂｂの出力信号はＨレ
ベルとなり、ｐチャネルＭＯＳトランジスタ２１ｂｅが
オフ状態となり、またＮＯＲ回路２１ｂｄの出力信号が
Ｌレベルとなり、ｎチャネルＭＯＳトランジスタ２１ｂ
ｆもオフ状態となる。したがってこの状態においては、
チューニング信号発生回路２１ｂは、出力ハイインピー
ダンス状態に設定される。
レベルのとき、ＮＡＮＤ回路２１ｂｂの出力信号はＨレ
ベルとなり、ｐチャネルＭＯＳトランジスタ２１ｂｅが
オフ状態となり、またＮＯＲ回路２１ｂｄの出力信号が
Ｌレベルとなり、ｎチャネルＭＯＳトランジスタ２１ｂ
ｆもオフ状態となる。したがってこの状態においては、
チューニング信号発生回路２１ｂは、出力ハイインピー
ダンス状態に設定される。
【００８３】チューニングモード設定信号ＴＵＮＥがＨ
レベルとなると、ＮＡＮＤ回路２１ｂｂおよびＮＯＲ回
路２１ｂｄがともにインバータとして動作し、パッド２
１ｄに与えられる信号に従ってチューニング信号ＳＷを
ＨレベルまたはＬレベルに駆動する。
レベルとなると、ＮＡＮＤ回路２１ｂｂおよびＮＯＲ回
路２１ｂｄがともにインバータとして動作し、パッド２
１ｄに与えられる信号に従ってチューニング信号ＳＷを
ＨレベルまたはＬレベルに駆動する。
【００８４】図１４は、図１１に示す別テストモード指
示信号発生回路２１ｅの構成の一例を示す図である。図
１４において、別テストモード指示信号発生回路２１ｅ
は、外部信号Ｓｅｘｔが別テストモードを指定している
とき別テストモード検出信号ＴＥＳＴを活性状態へ駆動
する別テストモード検出回路２１ｅｂと、パッド２１ａ
ｂに与えられる信号を反転するインバータ２１ｅｃと、
別テストモード検出回路２１ｅａからの別テストモード
検出信号ＴＥＳＴを反転するインバータ２１ｅｄと、イ
ンバータ２１ｅｃの出力信号と別テストモード検出信号
ＴＥＳＴを受けるＮＡＮＤ回路２１ｅｅと、インバータ
２１ｅｃおよび２１ｅｄの出力信号を受けるＮＯＲ回路
２１ｅｆと、ＮＡＮＤ回路２１ｅｅの出力信号がＬレベ
ルのとき導通し、別テストモード活性化信号ＴＭＡＣＴ
をＨレベルへ駆動するｐチャネルＭＯＳトランジスタ２
１ｅｄと、ＮＯＲ回路２１ｅｆの出力信号がＨレベルの
とき導通し、別テストモード活性化信号ＴＭＡＣＴをＬ
レベルへ駆動するｎチャネルＭＯＳトランジスタ２１ｅ
ｈを含む。
示信号発生回路２１ｅの構成の一例を示す図である。図
１４において、別テストモード指示信号発生回路２１ｅ
は、外部信号Ｓｅｘｔが別テストモードを指定している
とき別テストモード検出信号ＴＥＳＴを活性状態へ駆動
する別テストモード検出回路２１ｅｂと、パッド２１ａ
ｂに与えられる信号を反転するインバータ２１ｅｃと、
別テストモード検出回路２１ｅａからの別テストモード
検出信号ＴＥＳＴを反転するインバータ２１ｅｄと、イ
ンバータ２１ｅｃの出力信号と別テストモード検出信号
ＴＥＳＴを受けるＮＡＮＤ回路２１ｅｅと、インバータ
２１ｅｃおよび２１ｅｄの出力信号を受けるＮＯＲ回路
２１ｅｆと、ＮＡＮＤ回路２１ｅｅの出力信号がＬレベ
ルのとき導通し、別テストモード活性化信号ＴＭＡＣＴ
をＨレベルへ駆動するｐチャネルＭＯＳトランジスタ２
１ｅｄと、ＮＯＲ回路２１ｅｆの出力信号がＨレベルの
とき導通し、別テストモード活性化信号ＴＭＡＣＴをＬ
レベルへ駆動するｎチャネルＭＯＳトランジスタ２１ｅ
ｈを含む。
【００８５】別テストモード検出回路２１ｅａは、たと
えばＷＣＢＲ条件が満たされたか否かを外部信号Ｓｅｘ
ｔに従って判定する。パッド２１ｅｂには、たとえばア
ドレス信号ビットが与えられる。別テストモード検出回
路２１ｅａからの別テストモード検出信号ＴＥＳＴがＬ
レベルの非活性状態のときには、ＮＡＮＤ回路２１ｅｅ
の出力信号がＨレベル、ＮＯＲ回路２１ｅｆの出力信号
がＬレベルとなり、この別テストモード指示信号発生回
路２１ｅは出力ハイインピーダンス状態となる。別テス
トモードが指定されると、別テストモード検出信号ＴＥ
ＳＴがＨレベルとなり、ＮＡＮＤ回路２１ｅｅおよびＮ
ＯＲ回路２１ｅｆがインバータとして動作する。この状
態において、パッド２１ｅｂに与えられる信号がＨレベ
ルのときには、別テストモード活性化信号ＴＭＡＣＴは
Ｌレベルの非活性状態を維持する。一方、このパッド２
１ｅｂに与えられる信号がＬレベルのときには、ＭＯＳ
トランジスタ２１ｅｇが導通し、別テストモード活性化
信号ＴＭＡＣＴがＨレベルへ駆動される。
えばＷＣＢＲ条件が満たされたか否かを外部信号Ｓｅｘ
ｔに従って判定する。パッド２１ｅｂには、たとえばア
ドレス信号ビットが与えられる。別テストモード検出回
路２１ｅａからの別テストモード検出信号ＴＥＳＴがＬ
レベルの非活性状態のときには、ＮＡＮＤ回路２１ｅｅ
の出力信号がＨレベル、ＮＯＲ回路２１ｅｆの出力信号
がＬレベルとなり、この別テストモード指示信号発生回
路２１ｅは出力ハイインピーダンス状態となる。別テス
トモードが指定されると、別テストモード検出信号ＴＥ
ＳＴがＨレベルとなり、ＮＡＮＤ回路２１ｅｅおよびＮ
ＯＲ回路２１ｅｆがインバータとして動作する。この状
態において、パッド２１ｅｂに与えられる信号がＨレベ
ルのときには、別テストモード活性化信号ＴＭＡＣＴは
Ｌレベルの非活性状態を維持する。一方、このパッド２
１ｅｂに与えられる信号がＬレベルのときには、ＭＯＳ
トランジスタ２１ｅｇが導通し、別テストモード活性化
信号ＴＭＡＣＴがＨレベルへ駆動される。
【００８６】この図１４に示す別テストモード指示信号
発生回路２１ｅは、別テストモード検出回路２１ｅａ
が、たとえばＷＣＢＲ条件またはＷＣＢＲ＋スーパーＶ
ＩＨ条件を検出し、かつパッド２１ｅｂに与えられるア
ドレス信号ビットの値に従って別テストモードが指定さ
れたか否かを判定している。この別テストモード検出回
路２１ｅａの構成は、先の実施の形態１の構成と同じで
あってもよい。したがって、この別テストモード検出回
路２１ｅａが、チューニングモードが指定されるとき、
チューニングモード指定の状態と異なる外部信号Ｓｅｘ
ｔの状態で別テストモードの検出を行なうことにより出
力ハイインピーダンス状態となり、チューニング信号線
２１ｃを共用しても、信号の衝突は生じない。
発生回路２１ｅは、別テストモード検出回路２１ｅａ
が、たとえばＷＣＢＲ条件またはＷＣＢＲ＋スーパーＶ
ＩＨ条件を検出し、かつパッド２１ｅｂに与えられるア
ドレス信号ビットの値に従って別テストモードが指定さ
れたか否かを判定している。この別テストモード検出回
路２１ｅａの構成は、先の実施の形態１の構成と同じで
あってもよい。したがって、この別テストモード検出回
路２１ｅａが、チューニングモードが指定されるとき、
チューニングモード指定の状態と異なる外部信号Ｓｅｘ
ｔの状態で別テストモードの検出を行なうことにより出
力ハイインピーダンス状態となり、チューニング信号線
２１ｃを共用しても、信号の衝突は生じない。
【００８７】図１５は、図１１に示す別テストモード設
定信号発生回路２１ｆの構成の一例を示す図である。図
１５において、別テストモード設定信号発生回路２１ｆ
は、チューニングモード設定信号ＴＵＮＥを受けるイン
バータ２１ｆａと、インバータ２１ｆａの出力信号と別
テストモード活性化信号ＴＭＡＣＴを受けるＮＡＮＤ回
路２１ｆｂと、ＮＡＮＤ回路２１ｆｂの出力信号を反転
してテストモード設定信号ＭＯＤＥを出力するインバー
タ２１ｆｃを含む。このインバータ２１ｆｃからのテス
トモード設定信号ＭＯＤＥに従って内部回路がこの対応
のテスト動作を実行する状態に設定される。
定信号発生回路２１ｆの構成の一例を示す図である。図
１５において、別テストモード設定信号発生回路２１ｆ
は、チューニングモード設定信号ＴＵＮＥを受けるイン
バータ２１ｆａと、インバータ２１ｆａの出力信号と別
テストモード活性化信号ＴＭＡＣＴを受けるＮＡＮＤ回
路２１ｆｂと、ＮＡＮＤ回路２１ｆｂの出力信号を反転
してテストモード設定信号ＭＯＤＥを出力するインバー
タ２１ｆｃを含む。このインバータ２１ｆｃからのテス
トモード設定信号ＭＯＤＥに従って内部回路がこの対応
のテスト動作を実行する状態に設定される。
【００８８】チューニングモード設定信号ＴＵＮＥがＨ
レベルにあり、チューニングモードが実行されるとき、
インバータ２１ｆａの出力信号がＬレベルであり、テス
トモード設定信号ＭＯＤＥはＬレベルに保持される。一
方、チューニングモード指示信号ＴＵＮＥがＬレベルの
ときには、インバータ２１ｆａの出力がＨレベルとなり
ＮＡＮＤ回路２１ｆｂがインバータとして動作する。し
たがって、この状態においては、テストモード設定信号
ＭＯＤＥは、テストモード活性化信号ＴＭＡＣＴの状態
に従って活性／非活性化される。
レベルにあり、チューニングモードが実行されるとき、
インバータ２１ｆａの出力信号がＬレベルであり、テス
トモード設定信号ＭＯＤＥはＬレベルに保持される。一
方、チューニングモード指示信号ＴＵＮＥがＬレベルの
ときには、インバータ２１ｆａの出力がＨレベルとなり
ＮＡＮＤ回路２１ｆｂがインバータとして動作する。し
たがって、この状態においては、テストモード設定信号
ＭＯＤＥは、テストモード活性化信号ＴＭＡＣＴの状態
に従って活性／非活性化される。
【００８９】図１６は、トリマブル基準電圧発生回路１
ａａの部分のより詳細構成を示す図である。この図１６
に示すトリマブル基準電圧発生回路においては、チュー
ニング信号線２１ｃ（２１ｃａおよび２１ｃｂ）を他の
テストモード活性化回路と共用するために、チューニン
グモード設定信号ＴＵＮＥの非活性化時非導通状態とな
るスイッチングトランジスタ３２ａおよび３２ｂが、そ
れぞれチューニング信号線２１ｃａおよび２１ｃｂに設
けられる。さらに、チューニングモード設定信号ＴＵＮ
Ｅの非活性化時導通し、外部電源ノード２２からの電圧
を、チューニング用スイッチングトランジスタ２６ａお
よび２６ｂにそれぞれ結合するｐチャネルＭＯＳトラン
ジスタで構成されるスイッチングトランジスタ３１ａお
よび３１ｂが設けられる。
ａａの部分のより詳細構成を示す図である。この図１６
に示すトリマブル基準電圧発生回路においては、チュー
ニング信号線２１ｃ（２１ｃａおよび２１ｃｂ）を他の
テストモード活性化回路と共用するために、チューニン
グモード設定信号ＴＵＮＥの非活性化時非導通状態とな
るスイッチングトランジスタ３２ａおよび３２ｂが、そ
れぞれチューニング信号線２１ｃａおよび２１ｃｂに設
けられる。さらに、チューニングモード設定信号ＴＵＮ
Ｅの非活性化時導通し、外部電源ノード２２からの電圧
を、チューニング用スイッチングトランジスタ２６ａお
よび２６ｂにそれぞれ結合するｐチャネルＭＯＳトラン
ジスタで構成されるスイッチングトランジスタ３１ａお
よび３１ｂが設けられる。
【００９０】チューニングモード時においては、チュー
ニングモード設定信号ＴＵＮＥがＨレベルの活性状態と
なり、スイッチングトランジスタ３１ａおよび３１ｂは
非導通状態となる。一方、スイッチングトランジスタ３
２ａおよび３２ｂが導通し、チューニング信号線２１ｃ
ａおよび２１ｃｂを介して伝達されるチューニング信号
ＳＷ１およびＳＷ２に従ってチューニング用のスイッチ
ングトランジスタ２６ａおよび２６ｂが導通／非導通状
態に設定される。
ニングモード設定信号ＴＵＮＥがＨレベルの活性状態と
なり、スイッチングトランジスタ３１ａおよび３１ｂは
非導通状態となる。一方、スイッチングトランジスタ３
２ａおよび３２ｂが導通し、チューニング信号線２１ｃ
ａおよび２１ｃｂを介して伝達されるチューニング信号
ＳＷ１およびＳＷ２に従ってチューニング用のスイッチ
ングトランジスタ２６ａおよび２６ｂが導通／非導通状
態に設定される。
【００９１】チューニングモードが完了すると、チュー
ニングモード設定信号ＴＵＮＥがＬレベルとなり、スイ
ッチングトランジスタ３２ａおよび３２ｂが非導通状態
となり、一方、スイッチングトランジスタ３１ａおよび
３１ｂが導通する。これにより、チューニング用スイッ
チングトランジスタ２６ａおよび２６ｂのゲート電位
が、外部電源ノード２２の電圧レベルに設定され、常時
ＯＮ状態に設定される。この図１６に示す構成において
は、チューニングモード完了後、ヒューズ素子２５ａお
よび２５ｂのプログラムが行なわれる。冗長回路のテス
ト時においては、この非溶断のヒューズ素子に接続され
たスイッチングトランジスタは導通状態を維持するた
め、正確に、所望の電圧レベルの基準電圧を生成して冗
長テストを行なうことができる。
ニングモード設定信号ＴＵＮＥがＬレベルとなり、スイ
ッチングトランジスタ３２ａおよび３２ｂが非導通状態
となり、一方、スイッチングトランジスタ３１ａおよび
３１ｂが導通する。これにより、チューニング用スイッ
チングトランジスタ２６ａおよび２６ｂのゲート電位
が、外部電源ノード２２の電圧レベルに設定され、常時
ＯＮ状態に設定される。この図１６に示す構成において
は、チューニングモード完了後、ヒューズ素子２５ａお
よび２５ｂのプログラムが行なわれる。冗長回路のテス
ト時においては、この非溶断のヒューズ素子に接続され
たスイッチングトランジスタは導通状態を維持するた
め、正確に、所望の電圧レベルの基準電圧を生成して冗
長テストを行なうことができる。
【００９２】このチューニングモードテスト完了後、ヒ
ューズ素子２５ａおよび２５ｂのプログラムを行なう場
合には、スイッチングトランジスタ３１ａおよび３１ｂ
は、高抵抗のプルアップ素子で置換えられてもよい。
ューズ素子２５ａおよび２５ｂのプログラムを行なう場
合には、スイッチングトランジスタ３１ａおよび３１ｂ
は、高抵抗のプルアップ素子で置換えられてもよい。
【００９３】スイッチングトランジスタ３２ａおよび３
２ｂを設けることにより、チューニングモード設定信号
ＴＵＮＥが非活性状態のとき、このチューニング信号Ｓ
Ｗ２がＨレベルに保持されても、チューニング信号線２
１ｃａおよび２１ｃｂ上にＨレベルデータ信号は伝達さ
れず、別のテストモードが活性化されるのを防止するこ
とができる。
２ｂを設けることにより、チューニングモード設定信号
ＴＵＮＥが非活性状態のとき、このチューニング信号Ｓ
Ｗ２がＨレベルに保持されても、チューニング信号線２
１ｃａおよび２１ｃｂ上にＨレベルデータ信号は伝達さ
れず、別のテストモードが活性化されるのを防止するこ
とができる。
【００９４】図１７は、トリマブル基準電圧発生回路の
他の構成を示す図である。図１７に示す構成において
は、チューニング用スイッチングトランジスタ２６ａお
よび２６ｂのゲートに、チューニング信号セット指示信
号ＴＮＳＥＴに応答してチューニング線２１ｃａおよび
２１ｃｂ上に伝達された信号を取込みラッチするラッチ
３３ａおよび３３ｂがそれぞれ設けられる。このチュー
ニング信号セット指示信号ＴＮＳＥＴは、チューニング
モード設定信号ＴＵＮＥに応答するワンショットパルス
発生回路３４から生成される。ラッチ３３ａおよび３３
ｂは、そのラッチ状態においては、入力ハイインピーダ
ンスであり（入力段のゲートがオフ状態）、そのラッチ
データがチューニング信号線２１ｃａおよび２１ｃｂに
影響を及ぼすことはない。したがって、これらのチュー
ニング信号線２１ｃａおよび２１ｃｂに接続するテスト
モード設定信号発生回路が出力ハイインピーダンス状態
に設定されていれば、ラッチ３３ａおよび３３ｂがラッ
チ状態となると、チューニング信号線２１ｃａおよび２
１ｃｂはハイインピーダンス状態を維持する。したがっ
て、ラッチ３３ａおよび３３ｂのラッチデータが、他の
テストモードに悪影響を及ぼすことはない。
他の構成を示す図である。図１７に示す構成において
は、チューニング用スイッチングトランジスタ２６ａお
よび２６ｂのゲートに、チューニング信号セット指示信
号ＴＮＳＥＴに応答してチューニング線２１ｃａおよび
２１ｃｂ上に伝達された信号を取込みラッチするラッチ
３３ａおよび３３ｂがそれぞれ設けられる。このチュー
ニング信号セット指示信号ＴＮＳＥＴは、チューニング
モード設定信号ＴＵＮＥに応答するワンショットパルス
発生回路３４から生成される。ラッチ３３ａおよび３３
ｂは、そのラッチ状態においては、入力ハイインピーダ
ンスであり（入力段のゲートがオフ状態）、そのラッチ
データがチューニング信号線２１ｃａおよび２１ｃｂに
影響を及ぼすことはない。したがって、これらのチュー
ニング信号線２１ｃａおよび２１ｃｂに接続するテスト
モード設定信号発生回路が出力ハイインピーダンス状態
に設定されていれば、ラッチ３３ａおよび３３ｂがラッ
チ状態となると、チューニング信号線２１ｃａおよび２
１ｃｂはハイインピーダンス状態を維持する。したがっ
て、ラッチ３３ａおよび３３ｂのラッチデータが、他の
テストモードに悪影響を及ぼすことはない。
【００９５】またこの図１７に示す構成の場合、ラッチ
３３ａおよび３３ｂにラッチされたデータに従ってチュ
ーニング用スイッチングトランジスタ２６ａおよび２６
ｂの導通／非導通を設定することができる。したがっ
て、ラッチ３３ａおよび３３ｂのラッチデータに従って
基準電圧Ｖｒｅｆを生成して、冗長テストを行なうこと
ができる。この場合には、ヒューズ素子２５ａおよび２
５ｂは、冗長セルのプログラムと同じプロセスでプログ
ラムすることができる。
３３ａおよび３３ｂにラッチされたデータに従ってチュ
ーニング用スイッチングトランジスタ２６ａおよび２６
ｂの導通／非導通を設定することができる。したがっ
て、ラッチ３３ａおよび３３ｂのラッチデータに従って
基準電圧Ｖｒｅｆを生成して、冗長テストを行なうこと
ができる。この場合には、ヒューズ素子２５ａおよび２
５ｂは、冗長セルのプログラムと同じプロセスでプログ
ラムすることができる。
【００９６】なお、チューニングモード設定信号ＴＵＮ
Ｅがワンショットパルスの形態で生成される場合、ワン
ショットパルス発生回路３４は特に設ける必要はない。
ラッチ３３ａおよび３３ｂは、チューニング信号セット
指示信号ＴＮＳＥＴがＨレベルのときのスルー状態とな
り、与えられたチューニング信号を取込み、この指示信
号ＴＮＳＥＴがＬレベルとなるとラッチ状態となり、そ
の入力ノードと出力ノードとを切り離す。
Ｅがワンショットパルスの形態で生成される場合、ワン
ショットパルス発生回路３４は特に設ける必要はない。
ラッチ３３ａおよび３３ｂは、チューニング信号セット
指示信号ＴＮＳＥＴがＨレベルのときのスルー状態とな
り、与えられたチューニング信号を取込み、この指示信
号ＴＮＳＥＴがＬレベルとなるとラッチ状態となり、そ
の入力ノードと出力ノードとを切り離す。
【００９７】図１８は、テストモード設定回路の全体の
構成を概略的に示す図である。図１８においては、チュ
ーニング信号発生回路２１ｂからのチューニング信号
は、信号バス４０を介してトリマブル基準電圧発生回路
１ａａへ与えられる。このチューニング信号バス４０
は、複数の信号線を含む。チューニング信号バス４０の
各信号線に、別テストモード指示信号発生回路４１ｅ
ａ、４１ｅｂ、４１ｅｃがそれぞれ接続される。これら
のテストモード指示信号発生回路４１ｅａ〜４１ｅｃ
は、非活性化時出力ハイインピーダンス状態に設定され
る。このチューニング信号バス４０に対し、さらに、そ
れぞれ、対応のテストモード指示信号の活性化時活性化
され（チューニングモード設定信号の非活性化時）対応
のテストモード設定信号ＭＯＤＥＡ、ＭＯＤＥＢおよび
ＭＯＤＥＣを発生するテストモード設定信号発生回路４
１ｆａ、４１ｆｂおよび４１ｆｃが設けられる。
構成を概略的に示す図である。図１８においては、チュ
ーニング信号発生回路２１ｂからのチューニング信号
は、信号バス４０を介してトリマブル基準電圧発生回路
１ａａへ与えられる。このチューニング信号バス４０
は、複数の信号線を含む。チューニング信号バス４０の
各信号線に、別テストモード指示信号発生回路４１ｅ
ａ、４１ｅｂ、４１ｅｃがそれぞれ接続される。これら
のテストモード指示信号発生回路４１ｅａ〜４１ｅｃ
は、非活性化時出力ハイインピーダンス状態に設定され
る。このチューニング信号バス４０に対し、さらに、そ
れぞれ、対応のテストモード指示信号の活性化時活性化
され（チューニングモード設定信号の非活性化時）対応
のテストモード設定信号ＭＯＤＥＡ、ＭＯＤＥＢおよび
ＭＯＤＥＣを発生するテストモード設定信号発生回路４
１ｆａ、４１ｆｂおよび４１ｆｃが設けられる。
【００９８】この図１８に示す構成のように、テストモ
ードそれぞれに対応して信号線を配設する必要がなく、
配線占有面積が大幅に低減される。また、このチューニ
ング信号バス４０の配線レイアウトに応じて、最適な位
置に、テストモード指示信号発生回路および対応のテス
トモード設定信号を配置することができ、レイアウトの
自由度が増加する。
ードそれぞれに対応して信号線を配設する必要がなく、
配線占有面積が大幅に低減される。また、このチューニ
ング信号バス４０の配線レイアウトに応じて、最適な位
置に、テストモード指示信号発生回路および対応のテス
トモード設定信号を配置することができ、レイアウトの
自由度が増加する。
【００９９】［実施の形態３］図１９は、この発明の実
施の形態３に従う半導体装置の要部の構成を概略的に示
す図である。図１９においては、この半導体装置は、半
導体記憶装置であり、内部回路１ａが、複数のメモリセ
ルを含む。すなわち、この内部回路１ａは、各々が行列
状に配列される複数のダイナミック型メモリセルを有す
るメモリアレイ５０ａおよび５０ｂと、メモリアレイ５
０ａおよび５０ｂの間にメモリアレイ５０ａおよび５０
ｂの列に対応して配置される複数のセンスアンプを含
み、活性化時選択メモリセルを含むメモリアレイの各列
のデータの検知および増幅を行なうセンスアンプ帯５２
と、メモリアレイ５０ａの各列とセンスアンプ帯５２に
含まれるセンスアンプとの間に設けられ、制御回路６０
ａの制御の下にメモリアレイ５０ａの各列とセンスアン
プ帯５２に含まれるセンスアンプとを分離するためのビ
ット線分離回路５４ａと、センスアンプ帯５２とメモリ
アレイ５０ｂとの間に設けられ、制御回路６０ｂの制御
の下に、メモリアレイ５０ｂとセンスアンプ帯５２とを
分離するためのビット線分離回路５４ｂとを含む。
施の形態３に従う半導体装置の要部の構成を概略的に示
す図である。図１９においては、この半導体装置は、半
導体記憶装置であり、内部回路１ａが、複数のメモリセ
ルを含む。すなわち、この内部回路１ａは、各々が行列
状に配列される複数のダイナミック型メモリセルを有す
るメモリアレイ５０ａおよび５０ｂと、メモリアレイ５
０ａおよび５０ｂの間にメモリアレイ５０ａおよび５０
ｂの列に対応して配置される複数のセンスアンプを含
み、活性化時選択メモリセルを含むメモリアレイの各列
のデータの検知および増幅を行なうセンスアンプ帯５２
と、メモリアレイ５０ａの各列とセンスアンプ帯５２に
含まれるセンスアンプとの間に設けられ、制御回路６０
ａの制御の下にメモリアレイ５０ａの各列とセンスアン
プ帯５２に含まれるセンスアンプとを分離するためのビ
ット線分離回路５４ａと、センスアンプ帯５２とメモリ
アレイ５０ｂとの間に設けられ、制御回路６０ｂの制御
の下に、メモリアレイ５０ｂとセンスアンプ帯５２とを
分離するためのビット線分離回路５４ｂとを含む。
【０１００】制御回路６０ａは、メモリアレイ５０ａに
選択メモリセルが含まれるときには、ビット線分離回路
５４ａを非活性状態に維持し、メモリアレイ５０ａとセ
ンスアンプ帯５２とを接続し、選択メモリセルがメモリ
アレイ５０ｂに含まれるときには、制御回路６０ａは、
ビット線分離回路５４ａを活性化して、メモリアレイ５
０ａとセンスアンプ帯５２とを切り離す。
選択メモリセルが含まれるときには、ビット線分離回路
５４ａを非活性状態に維持し、メモリアレイ５０ａとセ
ンスアンプ帯５２とを接続し、選択メモリセルがメモリ
アレイ５０ｂに含まれるときには、制御回路６０ａは、
ビット線分離回路５４ａを活性化して、メモリアレイ５
０ａとセンスアンプ帯５２とを切り離す。
【０１０１】制御回路６０ｂは、選択メモリセルが、メ
モリアレイ５０ａに含まれるときには、ビット線分離回
路５４ｂを活性化してセンスアンプ帯５２とメモリアレ
イ５０ｂとを切離し、選択メモリセルがメモリアレイ５
０ｂに含まれるときには、ビット線分離回路５４ｂを活
性化して、センスアンプ帯５２とメモリアレイ５２ｂと
を接続する。スタンバイ状態時においては、制御回路６
０ａおよび６０ｂが、それぞれ、ビット線分離回路５４
ａおよび５４ｂを非活性状態に維持し、センスアンプ帯
５２を、メモリアレイ５０ａおよび５０ｂ両者に接続す
る。
モリアレイ５０ａに含まれるときには、ビット線分離回
路５４ｂを活性化してセンスアンプ帯５２とメモリアレ
イ５０ｂとを切離し、選択メモリセルがメモリアレイ５
０ｂに含まれるときには、ビット線分離回路５４ｂを活
性化して、センスアンプ帯５２とメモリアレイ５２ｂと
を接続する。スタンバイ状態時においては、制御回路６
０ａおよび６０ｂが、それぞれ、ビット線分離回路５４
ａおよび５４ｂを非活性状態に維持し、センスアンプ帯
５２を、メモリアレイ５０ａおよび５０ｂ両者に接続す
る。
【０１０２】内部回路１ａは、さらに、メモリアレイ５
０ａに対して設けられ、アドレス指定された行を選択状
態へ駆動するための行デコーダ５６ａと、メモリアレイ
５０ｂに対して設けられ、メモリアレイ５０ｂのアドレ
ス指定された行を選択状態へ駆動する行デコーダ５６ｂ
と、行デコーダ５６ａおよび５６ｂに対し、選択行（ワ
ード線）上に伝達される高電圧Ｖｐｐを与える高電圧発
生回路６２を含む。選択行に高電圧Ｖｐｐを伝達するこ
とにより、後に説明するダイナミック型メモリセルのア
クセストランジスタのしきい値電圧損失による書込電圧
（Ｈレベルの記憶データ）の損失が生じるのを防止す
る。
０ａに対して設けられ、アドレス指定された行を選択状
態へ駆動するための行デコーダ５６ａと、メモリアレイ
５０ｂに対して設けられ、メモリアレイ５０ｂのアドレ
ス指定された行を選択状態へ駆動する行デコーダ５６ｂ
と、行デコーダ５６ａおよび５６ｂに対し、選択行（ワ
ード線）上に伝達される高電圧Ｖｐｐを与える高電圧発
生回路６２を含む。選択行に高電圧Ｖｐｐを伝達するこ
とにより、後に説明するダイナミック型メモリセルのア
クセストランジスタのしきい値電圧損失による書込電圧
（Ｈレベルの記憶データ）の損失が生じるのを防止す
る。
【０１０３】内部電源回路１ｄは、センスアンプ帯５２
に含まれる各センスアンプに対する一方動作電源電圧Ｖ
ｃａを生成するセンス電源回路６４と、行デコーダ５６
ならびに列デコーダ５８および図示しない制御回路など
の周辺回路に対する一方動作電源電圧Ｖｃｐを生成する
周辺電源回路６６を含む。これらのセンス電源回路６４
および周辺電源回路６６は、その構成は後に説明する
が、外部から与えられる電源電圧を降圧して内部電圧Ｖ
ｃａおよびＶｃｐを生成する。
に含まれる各センスアンプに対する一方動作電源電圧Ｖ
ｃａを生成するセンス電源回路６４と、行デコーダ５６
ならびに列デコーダ５８および図示しない制御回路など
の周辺回路に対する一方動作電源電圧Ｖｃｐを生成する
周辺電源回路６６を含む。これらのセンス電源回路６４
および周辺電源回路６６は、その構成は後に説明する
が、外部から与えられる電源電圧を降圧して内部電圧Ｖ
ｃａおよびＶｃｐを生成する。
【０１０４】図２０は、図１９に示すビット線分離回路
５４ａおよび５４ｂならびにセンスアンプ帯５２の構成
をより具体的に示す図である。図２０において、メモリ
アレイ５０ａにおいては、メモリセルＭＣが行列状に配
列され、またメモリアレイ５０ｂにおいても、メモリセ
ルＭＣが行列状に配列される。メモリアレイ５０ａにお
いて、メモリセルＭＣの各行に対応してワード線ＷＬが
配置され、メモリセルＭＣの各列に対応してビット線対
ＢＬおよび／ＢＬが配置される。メモリアレイ５０ｂに
おいても同様、メモリセルの各列に対応してビット線対
ＢＬおよび／ＢＬが配置され、メモリセルの各列に対応
してワード線ＷＬが配置される。図２０においては、メ
モリアレイ５０ａおよび５０ｂそれぞれにおける１行の
メモリセルおよび対応して配置されるワード線ＷＬａ，
ＷＬｂを代表的に示す。
５４ａおよび５４ｂならびにセンスアンプ帯５２の構成
をより具体的に示す図である。図２０において、メモリ
アレイ５０ａにおいては、メモリセルＭＣが行列状に配
列され、またメモリアレイ５０ｂにおいても、メモリセ
ルＭＣが行列状に配列される。メモリアレイ５０ａにお
いて、メモリセルＭＣの各行に対応してワード線ＷＬが
配置され、メモリセルＭＣの各列に対応してビット線対
ＢＬおよび／ＢＬが配置される。メモリアレイ５０ｂに
おいても同様、メモリセルの各列に対応してビット線対
ＢＬおよび／ＢＬが配置され、メモリセルの各列に対応
してワード線ＷＬが配置される。図２０においては、メ
モリアレイ５０ａおよび５０ｂそれぞれにおける１行の
メモリセルおよび対応して配置されるワード線ＷＬａ，
ＷＬｂを代表的に示す。
【０１０５】メモリセルＭＣは、情報を記憶するための
メモリキャパシタＭＱと、対応のワード線ＷＬ（ＷＬ
ａ、ＷＬｂ）上の信号電位に応答してメモリキャパシタ
ＭＱを対応のビット線ＢＬ（または／ＢＬ）に接続する
ｎチャネルＭＯＳトランジスタで構成されるアクセスト
ランジスタＭＴを含む。
メモリキャパシタＭＱと、対応のワード線ＷＬ（ＷＬ
ａ、ＷＬｂ）上の信号電位に応答してメモリキャパシタ
ＭＱを対応のビット線ＢＬ（または／ＢＬ）に接続する
ｎチャネルＭＯＳトランジスタで構成されるアクセスト
ランジスタＭＴを含む。
【０１０６】ビット線分離回路５４ａは、メモリアレイ
５０ａのビット線対ＢＬおよび／ＢＬそれぞれに対応し
て設けられ、図１９に示す制御回路６０ａからのビット
線分離指示信号ＢＬＩａに応答して選択的に導通するビ
ット線分離ゲートＢＩＧａを含む。ビット線分離回路５
４ｂは、メモリアレイ５０ｂのビット線対ＢＬおよび／
ＢＬそれぞれに対応して設けられ、図１９に示す制御回
路６０ｂからのビット線分離指示信号ＢＬＩｂに応答し
て選択的に導通するビット線分離ゲートＢＩＧｂを含
む。これらのビット線分離指示信号ＢＬＩａおよびＢＬ
Ｉｂは、非活性化時、高電圧Ｖｐｐレベルにある。
５０ａのビット線対ＢＬおよび／ＢＬそれぞれに対応し
て設けられ、図１９に示す制御回路６０ａからのビット
線分離指示信号ＢＬＩａに応答して選択的に導通するビ
ット線分離ゲートＢＩＧａを含む。ビット線分離回路５
４ｂは、メモリアレイ５０ｂのビット線対ＢＬおよび／
ＢＬそれぞれに対応して設けられ、図１９に示す制御回
路６０ｂからのビット線分離指示信号ＢＬＩｂに応答し
て選択的に導通するビット線分離ゲートＢＩＧｂを含
む。これらのビット線分離指示信号ＢＬＩａおよびＢＬ
Ｉｂは、非活性化時、高電圧Ｖｐｐレベルにある。
【０１０７】センスアンプ帯５２は、メモリアレイ５０
ａおよび５０ｂの各列（ビット線対）に対応して設けら
れるセンスアンプＳＡを含む。これらのセンスアンプＳ
Ａに共通に、センス電源線７２が配置される。このセン
ス電源線７２上の電源電圧を一方動作電源電圧として、
センスアンプＳＡが差動増幅動作を行なう。このセンス
電源線７２には、加速モード指示信号ＢＲＮＴに応答し
て、ビット線分離指示信号ＢＬＩａおよびセンス電源電
圧Ｖｃａの一方をセンス電源線７２へ伝達する切換回路
７０が設けられる。加速モード時においては、この半導
体装置の動作電源電圧が通常動作モード時よりも高くさ
れ、各回路をこの昇圧された電圧に従って動作させる。
ａおよび５０ｂの各列（ビット線対）に対応して設けら
れるセンスアンプＳＡを含む。これらのセンスアンプＳ
Ａに共通に、センス電源線７２が配置される。このセン
ス電源線７２上の電源電圧を一方動作電源電圧として、
センスアンプＳＡが差動増幅動作を行なう。このセンス
電源線７２には、加速モード指示信号ＢＲＮＴに応答し
て、ビット線分離指示信号ＢＬＩａおよびセンス電源電
圧Ｖｃａの一方をセンス電源線７２へ伝達する切換回路
７０が設けられる。加速モード時においては、この半導
体装置の動作電源電圧が通常動作モード時よりも高くさ
れ、各回路をこの昇圧された電圧に従って動作させる。
【０１０８】この加速モード試験は、たとえばバーンイ
ンモードテストである。以下、単にこの加速モード試験
をバーンインテストと称す。
ンモードテストである。以下、単にこの加速モード試験
をバーンインテストと称す。
【０１０９】このバーンインテストモードにおいては、
内部電圧を高くし、動作条件を厳しくして、ゲート絶縁
膜、およびｐｎ接合などに印加される電界を加速し、そ
れまでのテストにおいて検出されなかった不良を顕在化
させてこの不良品を取除くことにより、出荷される製品
の信頼性を高くする。
内部電圧を高くし、動作条件を厳しくして、ゲート絶縁
膜、およびｐｎ接合などに印加される電界を加速し、そ
れまでのテストにおいて検出されなかった不良を顕在化
させてこの不良品を取除くことにより、出荷される製品
の信頼性を高くする。
【０１１０】切換回路７０は、バーンインテストモード
時においては、バーンインモード指示信号ＢＲＮＴに従
ってビット線分離指示信号ＢＬＩａを選択して、センス
電源線７２上に伝達する。このビット線分離指示信号Ｂ
ＬＩａは、高電圧Ｖｐｐレベルである。高電圧Ｖｐｐは
チャージポンプ動作により生成され、その電圧レベルは
用いられる電源電圧のレベルに依存する。バーンインテ
ストモードにおいては、高電圧Ｖｐｐも、外部電源電圧
に従って上昇する。したがって、より高い電圧をセンス
電源線７２に印加することにより、効率的に、センスア
ンプＳＡの電圧ストレス加速を行なうことができる（電
圧レベルが低い場合、十分な電圧ストレスを印加するた
めには、この電圧印加時間を長くする必要がある）。
時においては、バーンインモード指示信号ＢＲＮＴに従
ってビット線分離指示信号ＢＬＩａを選択して、センス
電源線７２上に伝達する。このビット線分離指示信号Ｂ
ＬＩａは、高電圧Ｖｐｐレベルである。高電圧Ｖｐｐは
チャージポンプ動作により生成され、その電圧レベルは
用いられる電源電圧のレベルに依存する。バーンインテ
ストモードにおいては、高電圧Ｖｐｐも、外部電源電圧
に従って上昇する。したがって、より高い電圧をセンス
電源線７２に印加することにより、効率的に、センスア
ンプＳＡの電圧ストレス加速を行なうことができる（電
圧レベルが低い場合、十分な電圧ストレスを印加するた
めには、この電圧印加時間を長くする必要がある）。
【０１１１】これにより、テスト時間を短縮して、効率
的なストレス加速テストを行なうことができる。
的なストレス加速テストを行なうことができる。
【０１１２】図２１は、図１９に示すセンス電源回路６
４の構成の一例を示す図である。図２１においてセンス
電源回路６４は、内部電源線６５上のセンス電源電圧Ｖ
ｃａと基準電圧Ｖｒｅｆとを差動的に増幅する差動増幅
器６４ａと、差動増幅器６４ａの出力信号に従って外部
電源ノード２２から内部電源線６５へ電流を供給するｐ
チャネルＭＯＳトランジスタで構成される電流ドライブ
トランジスタ６４ｂと、バーンインモード指示信号ＺＢ
ＲＮＴの活性化時（Ｌレベル時）導通し、外部電源ノー
ド２２と内部電源線６５とを電気的に接続するｐチャネ
ルＭＯＳトランジスタ６４ｃと、バーンインモード指示
（設定）信号ＺＢＲＮＴの活性化時導通し、外部電源ノ
ード２２と差動増幅器６４ａの出力ノードとを電気的に
接続するｐチャネルＭＯＳトランジスタ６４ｄを含む。
４の構成の一例を示す図である。図２１においてセンス
電源回路６４は、内部電源線６５上のセンス電源電圧Ｖ
ｃａと基準電圧Ｖｒｅｆとを差動的に増幅する差動増幅
器６４ａと、差動増幅器６４ａの出力信号に従って外部
電源ノード２２から内部電源線６５へ電流を供給するｐ
チャネルＭＯＳトランジスタで構成される電流ドライブ
トランジスタ６４ｂと、バーンインモード指示信号ＺＢ
ＲＮＴの活性化時（Ｌレベル時）導通し、外部電源ノー
ド２２と内部電源線６５とを電気的に接続するｐチャネ
ルＭＯＳトランジスタ６４ｃと、バーンインモード指示
（設定）信号ＺＢＲＮＴの活性化時導通し、外部電源ノ
ード２２と差動増幅器６４ａの出力ノードとを電気的に
接続するｐチャネルＭＯＳトランジスタ６４ｄを含む。
【０１１３】通常動作モード時においては、バーンイン
モード指示信号ＺＢＲＮＴはＨレベルであり、ＭＯＳト
ランジスタ６４ｃおよび６４ｄは、オフ状態にある。こ
の状態においては、差動増幅器６４ａが、センス電源電
圧Ｖｃａと基準電圧Ｖｒｅｆとを比較し、その比較結果
に従って、電流外部トランジスタ６４ｂのコンダクタン
スを調整して外部電源ノード２２から内部電源線６５へ
電流を供給する。したがって、センス電源電圧Ｖｃａ
は、基準電圧Ｖｒｅｆの電圧レベルとなる。
モード指示信号ＺＢＲＮＴはＨレベルであり、ＭＯＳト
ランジスタ６４ｃおよび６４ｄは、オフ状態にある。こ
の状態においては、差動増幅器６４ａが、センス電源電
圧Ｖｃａと基準電圧Ｖｒｅｆとを比較し、その比較結果
に従って、電流外部トランジスタ６４ｂのコンダクタン
スを調整して外部電源ノード２２から内部電源線６５へ
電流を供給する。したがって、センス電源電圧Ｖｃａ
は、基準電圧Ｖｒｅｆの電圧レベルとなる。
【０１１４】バーンインモード指示信号ＺＢＲＮＴが活
性化されると、ＭＯＳトランジスタ６４ｃおよび６４ｄ
がオン状態となり、センス電源電圧Ｖｃａは、外部電源
ノード２２へ与える外部電源電圧のレベルとなる。一
方、差動増幅器６４ａの出力ノードは、外部電源ノード
２２に与えられる外部電源電圧レベルとなり、電流ドラ
イブトランジスタ６４ｂはオフ状態を維持する。したが
って、この状態においては、センス電源電圧Ｖｃａは、
外部電源電圧レベルであり、この外部電源電圧の電圧レ
ベルをバーンインテストモード時に上昇させることによ
り、内部回路の電圧ストレス加速を行なう。このセンス
電源電圧Ｖｃａは、図示しないビット線イコライズ／プ
リチャージ回路へ与えられるプリチャージ電圧等を生成
するために用いられる。
性化されると、ＭＯＳトランジスタ６４ｃおよび６４ｄ
がオン状態となり、センス電源電圧Ｖｃａは、外部電源
ノード２２へ与える外部電源電圧のレベルとなる。一
方、差動増幅器６４ａの出力ノードは、外部電源ノード
２２に与えられる外部電源電圧レベルとなり、電流ドラ
イブトランジスタ６４ｂはオフ状態を維持する。したが
って、この状態においては、センス電源電圧Ｖｃａは、
外部電源電圧レベルであり、この外部電源電圧の電圧レ
ベルをバーンインテストモード時に上昇させることによ
り、内部回路の電圧ストレス加速を行なう。このセンス
電源電圧Ｖｃａは、図示しないビット線イコライズ／プ
リチャージ回路へ与えられるプリチャージ電圧等を生成
するために用いられる。
【０１１５】このバーンインモード時において、図２０
に示す切換回路７０を用いず、センスアンプＳＡの一方
動作電源電圧としてセンス電源電圧Ｖｃａを利用するこ
とを考える。この場合、ビット線ＢＬおよび／ＢＬも外
部電源電圧レベルに駆動される。このとき、ワード線Ｗ
Ｌ（ＷＬａ，ＷＬｂ）も選択状態へ駆動されてアクセス
トランジスタＭＴが導通する。電圧ストレス加速の際の
電圧条件としては、アクセストランジスタＭＴのゲート
絶縁膜が破壊されるのを防止することが要求される。し
たがって、このワード線ＷＬ（ＷＬａ，ＷＬｂ）へ伝達
される電圧レベルを高くすることはできないため、この
ワード線ＷＬ（ＷＬａ，ＷＬｂ）へ伝達することのでき
る電圧レベルにより、このセンス電源電圧Ｖｃａのバー
ンインモード時の上限値が決定される。したがって、こ
のセンスアンプＳＡに対する電圧ストレス加速を十分に
行なうためには、このテスト時間を長くする必要があ
る。しかしながら、このセンス電源電圧Ｖｃａに代えて
高電圧Ｖｐｐレベルのビット線分離指示信号ＢＬＩａを
伝達することにより、このビット線ＢＬおよび／ＢＬな
らびにセンスアンプＳＡの内部ノードの電圧ストレス加
速をより強くして、電圧ストレスをさらに加速すること
ができ、効率的な電圧ストレス加速を行なうことができ
る。
に示す切換回路７０を用いず、センスアンプＳＡの一方
動作電源電圧としてセンス電源電圧Ｖｃａを利用するこ
とを考える。この場合、ビット線ＢＬおよび／ＢＬも外
部電源電圧レベルに駆動される。このとき、ワード線Ｗ
Ｌ（ＷＬａ，ＷＬｂ）も選択状態へ駆動されてアクセス
トランジスタＭＴが導通する。電圧ストレス加速の際の
電圧条件としては、アクセストランジスタＭＴのゲート
絶縁膜が破壊されるのを防止することが要求される。し
たがって、このワード線ＷＬ（ＷＬａ，ＷＬｂ）へ伝達
される電圧レベルを高くすることはできないため、この
ワード線ＷＬ（ＷＬａ，ＷＬｂ）へ伝達することのでき
る電圧レベルにより、このセンス電源電圧Ｖｃａのバー
ンインモード時の上限値が決定される。したがって、こ
のセンスアンプＳＡに対する電圧ストレス加速を十分に
行なうためには、このテスト時間を長くする必要があ
る。しかしながら、このセンス電源電圧Ｖｃａに代えて
高電圧Ｖｐｐレベルのビット線分離指示信号ＢＬＩａを
伝達することにより、このビット線ＢＬおよび／ＢＬな
らびにセンスアンプＳＡの内部ノードの電圧ストレス加
速をより強くして、電圧ストレスをさらに加速すること
ができ、効率的な電圧ストレス加速を行なうことができ
る。
【０１１６】図２２は、図１９に示す制御回路６０ａお
よび６０の構成の一例を示す図である。図２２におい
て、制御回路６０ａは、アレイ活性化信号ＡＣＴとアレ
イ指定信号φｂとを受けるＮＡＮＤ回路６０ａａを含
み、制御回路６０ｂは、アレイ活性化信号ＡＣＴとアレ
イ指定信号φａを受けるＮＡＮＤ回路６０ｂａ含む。Ｎ
ＡＮＤ回路６０ａａは、高電圧Ｖｐｐを一方動作電源電
圧として動作し、高電圧Ｖｐｐレベルのビット線分離指
示信号ＢＬＩａを出力する。ＮＡＮＤ回路６０ｂａも、
高電圧Ｖｐｐ一方動作電源電圧として動作し、高電圧Ｖ
ｐｐレベルのビット線分離指示信号ＢＬＩｂを出力す
る。
よび６０の構成の一例を示す図である。図２２におい
て、制御回路６０ａは、アレイ活性化信号ＡＣＴとアレ
イ指定信号φｂとを受けるＮＡＮＤ回路６０ａａを含
み、制御回路６０ｂは、アレイ活性化信号ＡＣＴとアレ
イ指定信号φａを受けるＮＡＮＤ回路６０ｂａ含む。Ｎ
ＡＮＤ回路６０ａａは、高電圧Ｖｐｐを一方動作電源電
圧として動作し、高電圧Ｖｐｐレベルのビット線分離指
示信号ＢＬＩａを出力する。ＮＡＮＤ回路６０ｂａも、
高電圧Ｖｐｐ一方動作電源電圧として動作し、高電圧Ｖ
ｐｐレベルのビット線分離指示信号ＢＬＩｂを出力す
る。
【０１１７】アレイ指定信号φａは、選択メモリセルが
メモリアレイ５０ａに含まれるときに活性化されてＨレ
ベルへ駆動され、アレイ指定信号φｂは、選択メモリセ
ルがメモリアレイ５０ｂに含まれるときに活性化されて
Ｈレベルへ駆動される。アレイ活性化信号ＡＣＴは、メ
モリアレイ５０ａまたは５０ｂが活性状態（ワード線が
選択状態）にある間活性状態のＨレベルに保持される。
このアレイ活性化信号は、標準ＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）における内部ロウアド
レスストローブ信号ＲＡＳに対応する。
メモリアレイ５０ａに含まれるときに活性化されてＨレ
ベルへ駆動され、アレイ指定信号φｂは、選択メモリセ
ルがメモリアレイ５０ｂに含まれるときに活性化されて
Ｈレベルへ駆動される。アレイ活性化信号ＡＣＴは、メ
モリアレイ５０ａまたは５０ｂが活性状態（ワード線が
選択状態）にある間活性状態のＨレベルに保持される。
このアレイ活性化信号は、標準ＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）における内部ロウアド
レスストローブ信号ＲＡＳに対応する。
【０１１８】スタンバイ状態時においては、アレイ活性
化信号ＡＣＴがＬレベルであり、ビット線分離指示信号
ＢＬＩａおよびＢＬＩｂはともに高電圧Ｖｐｐレベルに
ある。メモリセル選択動作が始まるときには、まず、ア
レイ活性化信号ＡＣＴがＨレベルへ駆動される。次い
で、図示しないロウデコーダにより、ロウアドレス信号
がデコードされ、選択メモリセルを含むメモリアレイに
対するアレイ指定信号がＨレベルへ駆動される。メモリ
アレイ５０ａが選択メモリセルを含むときには、アレイ
指定信号φｂはＬレベルを維持するためビット線分離指
示信号ＢＬＩａは、高電圧ＶｐｐレベルのＨレベルにあ
る。一方、アレイ指示信号φａがＨレベルに立上がり、
ＮＡＮＤ回路６０ｂａから出力されるビット線分離指示
信号ＢＬＩｂは、接地電圧レベルのＬレベルとなり、ビ
ット線分離ゲートＢＩＧｂがすべてオフ状態となり、セ
ンスアンプ帯５２は、メモリアレイ５０ｂから切り離さ
れる。
化信号ＡＣＴがＬレベルであり、ビット線分離指示信号
ＢＬＩａおよびＢＬＩｂはともに高電圧Ｖｐｐレベルに
ある。メモリセル選択動作が始まるときには、まず、ア
レイ活性化信号ＡＣＴがＨレベルへ駆動される。次い
で、図示しないロウデコーダにより、ロウアドレス信号
がデコードされ、選択メモリセルを含むメモリアレイに
対するアレイ指定信号がＨレベルへ駆動される。メモリ
アレイ５０ａが選択メモリセルを含むときには、アレイ
指定信号φｂはＬレベルを維持するためビット線分離指
示信号ＢＬＩａは、高電圧ＶｐｐレベルのＨレベルにあ
る。一方、アレイ指示信号φａがＨレベルに立上がり、
ＮＡＮＤ回路６０ｂａから出力されるビット線分離指示
信号ＢＬＩｂは、接地電圧レベルのＬレベルとなり、ビ
ット線分離ゲートＢＩＧｂがすべてオフ状態となり、セ
ンスアンプ帯５２は、メモリアレイ５０ｂから切り離さ
れる。
【０１１９】このビット線分離指示信号ＢＬＩａおよび
ＢＬＩｂを、高電圧Ｖｐｐレベルに駆動するのは、セン
スアンプＳＡのセンス動作時において、ビット線ＢＬお
よび／ＢＬの一方へ、アレイ電源電圧Ｖｃａの電圧レベ
ルのデータを確実に伝達するためである（ビット線分離
ゲートのしきい値電圧損失のＨレベル書込データに対す
る影響を排除するため）。
ＢＬＩｂを、高電圧Ｖｐｐレベルに駆動するのは、セン
スアンプＳＡのセンス動作時において、ビット線ＢＬお
よび／ＢＬの一方へ、アレイ電源電圧Ｖｃａの電圧レベ
ルのデータを確実に伝達するためである（ビット線分離
ゲートのしきい値電圧損失のＨレベル書込データに対す
る影響を排除するため）。
【０１２０】バーンインモード時においては、外部電源
電圧および内部電源電圧の電圧レベルが高くされる。高
電圧発生回路６２は、通常、キャパシタを用いたチャー
ジポンプ回路で構成される。このチャージポンプ回路を
用いる場合、生成される高電圧Ｖｐｐは、その回路構成
により電圧レベルは異なるが、通常、その動作電源電圧
Ｖｃｃと出力部のＭＯＳトランジスタのしきい値電圧と
の関数で与えられる（たとえば２・Ｖｃｃ−Ｖｔｈ）。
したがって、この電源電圧Ｖｃｃの電圧レベルが高くな
れば、応じて高電圧Ｖｐｐの電圧レベルも上昇し、バー
ンインテストモード時、ビット線分離ゲートに対しても
電圧ストレスを加速することができる。また、この高電
圧Ｖｐｐは、行デコーダを介して選択ワード線上に伝達
されるため、この選択ワード線およびアクセストランジ
スタの電圧ストレス加速も行なわれる。
電圧および内部電源電圧の電圧レベルが高くされる。高
電圧発生回路６２は、通常、キャパシタを用いたチャー
ジポンプ回路で構成される。このチャージポンプ回路を
用いる場合、生成される高電圧Ｖｐｐは、その回路構成
により電圧レベルは異なるが、通常、その動作電源電圧
Ｖｃｃと出力部のＭＯＳトランジスタのしきい値電圧と
の関数で与えられる（たとえば２・Ｖｃｃ−Ｖｔｈ）。
したがって、この電源電圧Ｖｃｃの電圧レベルが高くな
れば、応じて高電圧Ｖｐｐの電圧レベルも上昇し、バー
ンインテストモード時、ビット線分離ゲートに対しても
電圧ストレスを加速することができる。また、この高電
圧Ｖｐｐは、行デコーダを介して選択ワード線上に伝達
されるため、この選択ワード線およびアクセストランジ
スタの電圧ストレス加速も行なわれる。
【０１２１】バーンインテストモード時においては、通
常、選択メモリアレイにおいて複数のワード線が同時に
選択状態へ駆動される。このバーンインテストモード時
において、同時に選択されるワード線の数は任意であ
る。
常、選択メモリアレイにおいて複数のワード線が同時に
選択状態へ駆動される。このバーンインテストモード時
において、同時に選択されるワード線の数は任意であ
る。
【０１２２】図２３は、バーンインテストモードに設定
するためのモード設定回路の構成を概略的に示す図であ
る。図２３において、このテストモード設定回路は、多
ビット外部信号Ｓｅｘｔが所定の状態のときに、バーン
インモードが指定されたと判定し、バーンインモード指
示信号ＢＲＮＴおよびＺＢＲＮＴを出力するバーンイン
検出回路６５を含む。このバーンイン検出回路６５は、
たとえば、ＷＣＢＲ＋スーパーＶＩＨ＋アドレスキーの
条件に従ってバーンインテストモードが指定されたこと
を検出する。このバーンイン検出回路６５は、実施の形
態１に示されるテストモード設定回路の構成と同様の構
成を備えていてもよい。バーンインモード指示信号ＢＲ
ＮＴおよびＺＢＲＮＴは、互いに相補な信号である。
するためのモード設定回路の構成を概略的に示す図であ
る。図２３において、このテストモード設定回路は、多
ビット外部信号Ｓｅｘｔが所定の状態のときに、バーン
インモードが指定されたと判定し、バーンインモード指
示信号ＢＲＮＴおよびＺＢＲＮＴを出力するバーンイン
検出回路６５を含む。このバーンイン検出回路６５は、
たとえば、ＷＣＢＲ＋スーパーＶＩＨ＋アドレスキーの
条件に従ってバーンインテストモードが指定されたこと
を検出する。このバーンイン検出回路６５は、実施の形
態１に示されるテストモード設定回路の構成と同様の構
成を備えていてもよい。バーンインモード指示信号ＢＲ
ＮＴおよびＺＢＲＮＴは、互いに相補な信号である。
【０１２３】図２４は、図２０に示すセンスアンプＳＡ
の構成を示す図である。図２４において、センスアンプ
ＳＡは、ゲートおよびドレインが交差結合されたｐチャ
ネルＭＯＳトランジスタＰＱ１およびＱＰ２と、センス
アンプ活性化信号φＳＰに応答してセンス電源線７２を
ＭＯＳトランジスタＰＱ１およびＰＱ２のソース（セン
ス駆動ノード）に電気的に接続するｐチャネルＭＯＳト
ランジスタＰＱ３と、ゲートおよびドレインが交差結合
されたｎチャネルＭＯＳトランジスタＮＱ１およびＮＱ
２と、センスアンプ活性化信号φＳＮの活性化に応答し
て導通し、ＭＯＳトランジスタＮＱ１およびＮＱ２のソ
ース（センス駆動ノード）を接地線に接続するｎチャネ
ルＭＯＳトランジスタＮＱ３を含む。
の構成を示す図である。図２４において、センスアンプ
ＳＡは、ゲートおよびドレインが交差結合されたｐチャ
ネルＭＯＳトランジスタＰＱ１およびＱＰ２と、センス
アンプ活性化信号φＳＰに応答してセンス電源線７２を
ＭＯＳトランジスタＰＱ１およびＰＱ２のソース（セン
ス駆動ノード）に電気的に接続するｐチャネルＭＯＳト
ランジスタＰＱ３と、ゲートおよびドレインが交差結合
されたｎチャネルＭＯＳトランジスタＮＱ１およびＮＱ
２と、センスアンプ活性化信号φＳＮの活性化に応答し
て導通し、ＭＯＳトランジスタＮＱ１およびＮＱ２のソ
ース（センス駆動ノード）を接地線に接続するｎチャネ
ルＭＯＳトランジスタＮＱ３を含む。
【０１２４】センスアンプ活性化信号φＳＰは活性化時
接地電圧レベルのＬレベルとなり、一方、センスアンプ
活性化信号φＳＮは、活性化時、Ｈレベルとなる（高電
圧Ｖｐｐの電圧レベルとする必要はない。単に、低電位
のノードを接地電圧レベルに放電することが要求される
だけであるため）。
接地電圧レベルのＬレベルとなり、一方、センスアンプ
活性化信号φＳＮは、活性化時、Ｈレベルとなる（高電
圧Ｖｐｐの電圧レベルとする必要はない。単に、低電位
のノードを接地電圧レベルに放電することが要求される
だけであるため）。
【０１２５】この図２０に示すセンスアンプＳＡの構成
の場合、バーンインテストモード時、センス電源線７２
に高電圧Ｖｐｐが伝達され、ＭＯＳトランジスタＰＱ３
と、ＭＯＳトランジスタＰＱ１およびＰＱ２の一方とに
より、高電圧Ｖｐｐが、センスノードを介して対応のビ
ット線に伝達される。
の場合、バーンインテストモード時、センス電源線７２
に高電圧Ｖｐｐが伝達され、ＭＯＳトランジスタＰＱ３
と、ＭＯＳトランジスタＰＱ１およびＰＱ２の一方とに
より、高電圧Ｖｐｐが、センスノードを介して対応のビ
ット線に伝達される。
【０１２６】これにより、センス電源線７２に高電圧Ｖ
ｐｐを伝達することにより、ビット線ＢＬおよび／ＢＬ
ならびにセンスアンプＳＡに含まれるトランジスタの電
圧ストレス加速を効率的に行なうことができる。
ｐｐを伝達することにより、ビット線ＢＬおよび／ＢＬ
ならびにセンスアンプＳＡに含まれるトランジスタの電
圧ストレス加速を効率的に行なうことができる。
【０１２７】なお、電圧Ｖｐｐに代えて別の基準電圧が
用いられてもよい。 ［変更例１］図２５は、この発明の実施の形態３に従う
半導体装置の変更例の構成を概略的に示す図である。図
２５において、センス電源電圧切換えのために、センス
アンプ帯５２において行方向に沿って互いに平行に、セ
ンス駆動線７０ｃおよびセンス電源線７０ｄが配置され
る。センス駆動線７０ｃは、制御信号φＡの活性化時導
通するスイッチングトランジスタ７０ａを介してビット
線分離指示信号ＢＬＩａを伝達する信号線７１に接続さ
れる。センス電源線７０ｄは、制御信号φＢに応答して
選択的に導通するスイッチングトランジスタ７０ｂを介
してセンス電源電圧Ｖｃａを受ける。スイッチングトラ
ンジスタ７０ａはｎチャネルＭＯＳトランジスタで構成
され、スイッチングトランジスタ７０ｂは、ｐチャネル
ＭＯＳトランジスタで構成される。
用いられてもよい。 ［変更例１］図２５は、この発明の実施の形態３に従う
半導体装置の変更例の構成を概略的に示す図である。図
２５において、センス電源電圧切換えのために、センス
アンプ帯５２において行方向に沿って互いに平行に、セ
ンス駆動線７０ｃおよびセンス電源線７０ｄが配置され
る。センス駆動線７０ｃは、制御信号φＡの活性化時導
通するスイッチングトランジスタ７０ａを介してビット
線分離指示信号ＢＬＩａを伝達する信号線７１に接続さ
れる。センス電源線７０ｄは、制御信号φＢに応答して
選択的に導通するスイッチングトランジスタ７０ｂを介
してセンス電源電圧Ｖｃａを受ける。スイッチングトラ
ンジスタ７０ａはｎチャネルＭＯＳトランジスタで構成
され、スイッチングトランジスタ７０ｂは、ｐチャネル
ＭＯＳトランジスタで構成される。
【０１２８】センス駆動線７０ｃとセンス電源線７０ｄ
の間に、センスアンプ活性化信号φＳＰに応答して導通
するｐチャネルＭＯＳトランジスタで構成されるセンス
活性化トランジスタＰＱ４ａ…ＰＱ４ｎが互いに並列に
設けられる。
の間に、センスアンプ活性化信号φＳＰに応答して導通
するｐチャネルＭＯＳトランジスタで構成されるセンス
活性化トランジスタＰＱ４ａ…ＰＱ４ｎが互いに並列に
設けられる。
【０１２９】ビット線対ＢＬおよび／ＢＬそれぞれに対
応して、交差結合されたｐチャネルＭＯＳトランジスタ
ＰＱ１およびＰＱ２で構成されるＰセンスアンプＰＳＡ
が配置される。Ｐセンス活性化トランジスタＰＱ４ａ〜
ＰＱ４ｎは、ＰセンスアンプＰＳＡそれぞれに対応して
設けられてもよく、また所定数のＰセンスアンプＰＳＡ
ごとに、１つのＰセンス活性化トランジスタＰＱ４が設
けられてもよい。センス駆動線７０ｃは、Ｐセンスアン
プＰＳＡ各々のＭＯＳトランジスタＰＱ１およびＱＰ２
のソース（センス動作ノード）に結合される。次に、こ
の図２５に示す半導体装置の動作を図２６に示す動作波
形図を参照して説明する。
応して、交差結合されたｐチャネルＭＯＳトランジスタ
ＰＱ１およびＰＱ２で構成されるＰセンスアンプＰＳＡ
が配置される。Ｐセンス活性化トランジスタＰＱ４ａ〜
ＰＱ４ｎは、ＰセンスアンプＰＳＡそれぞれに対応して
設けられてもよく、また所定数のＰセンスアンプＰＳＡ
ごとに、１つのＰセンス活性化トランジスタＰＱ４が設
けられてもよい。センス駆動線７０ｃは、Ｐセンスアン
プＰＳＡ各々のＭＯＳトランジスタＰＱ１およびＱＰ２
のソース（センス動作ノード）に結合される。次に、こ
の図２５に示す半導体装置の動作を図２６に示す動作波
形図を参照して説明する。
【０１３０】通常動作時はセンス活性化トランジスタＰ
Ｑ４ａ−ＰＱ４ｎがセンスアンプ活性化信号φＳＰの活
性化に応答してセンス駆動線７０ｃとセンス電源線７０
ｄとが結合され、センス動作が行なわれる（制御信号φ
Ａ，φＢはＬレベルであり、センス電源線７０ｄは電圧
Ｖｃａを受ける）。
Ｑ４ａ−ＰＱ４ｎがセンスアンプ活性化信号φＳＰの活
性化に応答してセンス駆動線７０ｃとセンス電源線７０
ｄとが結合され、センス動作が行なわれる（制御信号φ
Ａ，φＢはＬレベルであり、センス電源線７０ｄは電圧
Ｖｃａを受ける）。
【０１３１】バーンインテストモードが設定されると、
バーンインモード指示信号ＢＲＮＴがＨレベルの活性状
態となる。このバーンインモード指示信号ＢＲＮＴに従
って、制御信号φＢがＨレベルとなり、スイッチングト
ランジスタ７０ｂがオフ状態となり、センス電源線７０
ｄは、センスアンプ電源回路から切り離される。
バーンインモード指示信号ＢＲＮＴがＨレベルの活性状
態となる。このバーンインモード指示信号ＢＲＮＴに従
って、制御信号φＢがＨレベルとなり、スイッチングト
ランジスタ７０ｂがオフ状態となり、センス電源線７０
ｄは、センスアンプ電源回路から切り離される。
【０１３２】この状態で、外部からの電源電圧が高くさ
れ、応じて内部電源電圧もすべて高くされる。メモリセ
ル選択指示が与えられ、アレイ活性化信号ＡＣＴがＨレ
ベルとなり、ビット線イコライズ指示信号ＢＬＥＱがＬ
レベルとなり、ビット線ＢＬおよび／ＢＬが中間電圧レ
ベルでフローティング状態となる。次いで、ワード線Ｗ
Ｌが所定数選択され、選択ワード線に接続されるメモリ
セルのデータが対応のビット線対ＢＬおよび／ＢＬ上に
読出される。
れ、応じて内部電源電圧もすべて高くされる。メモリセ
ル選択指示が与えられ、アレイ活性化信号ＡＣＴがＨレ
ベルとなり、ビット線イコライズ指示信号ＢＬＥＱがＬ
レベルとなり、ビット線ＢＬおよび／ＢＬが中間電圧レ
ベルでフローティング状態となる。次いで、ワード線Ｗ
Ｌが所定数選択され、選択ワード線に接続されるメモリ
セルのデータが対応のビット線対ＢＬおよび／ＢＬ上に
読出される。
【０１３３】次いで、センス動作を行なうために、制御
信号φＡがＨレベルへ駆動され、応じてセンス駆動線７
０ｃに、高電圧Ｖｐｐレベルのビット線分離指示信号Ｂ
ＬＩａが与えられる。このセンス駆動線７０ｃは、Ｐセ
ンスアンプＰＳＡのセンス駆動ノード（ＭＯＳトランジ
スタＰＱ１およびＰＱ２の接続ノード）に接続されてお
り、ＰセンスアンプＰＳＡが活性化され、対応のビット
線ＢＬおよび／ＢＬの電位を差動増幅する。所定期間が
経過すると、アレイ活性化信号ＡＣＴがＬレベルの非活
性状態となり、ワード線ＷＬが非選択状態へ駆動され、
また制御信号φＡもＬレベルの非活性状態へ駆動され、
センス駆動線７０ｃは、ビット線分離指示信号伝達線７
１から分離される。ビット線イコライズ指示信号ＢＬＥ
ＱがＬレベルからＨレベルに復帰し、各ビット線対が、
中間電圧レベルにプリチャージ／イコライズされ１つの
動作サイクルが完了する。この動作が、バーンインテス
トモード指示信号ＢＲＮＴが活性状態の間、すべてのワ
ード線を選択状態へ駆動するために繰返し実行される。
信号φＡがＨレベルへ駆動され、応じてセンス駆動線７
０ｃに、高電圧Ｖｐｐレベルのビット線分離指示信号Ｂ
ＬＩａが与えられる。このセンス駆動線７０ｃは、Ｐセ
ンスアンプＰＳＡのセンス駆動ノード（ＭＯＳトランジ
スタＰＱ１およびＰＱ２の接続ノード）に接続されてお
り、ＰセンスアンプＰＳＡが活性化され、対応のビット
線ＢＬおよび／ＢＬの電位を差動増幅する。所定期間が
経過すると、アレイ活性化信号ＡＣＴがＬレベルの非活
性状態となり、ワード線ＷＬが非選択状態へ駆動され、
また制御信号φＡもＬレベルの非活性状態へ駆動され、
センス駆動線７０ｃは、ビット線分離指示信号伝達線７
１から分離される。ビット線イコライズ指示信号ＢＬＥ
ＱがＬレベルからＨレベルに復帰し、各ビット線対が、
中間電圧レベルにプリチャージ／イコライズされ１つの
動作サイクルが完了する。この動作が、バーンインテス
トモード指示信号ＢＲＮＴが活性状態の間、すべてのワ
ード線を選択状態へ駆動するために繰返し実行される。
【０１３４】この図２５に示す構成において、単にビッ
ト線分離指示信号ＢＬＩａを、センス駆動線７０ｃに、
センス電源電圧Ｖｃａに代えて伝達しているだけであ
り、簡易な回路構成で、正確に、高電圧Ｖｐｐを伝達す
ることできる。
ト線分離指示信号ＢＬＩａを、センス駆動線７０ｃに、
センス電源電圧Ｖｃａに代えて伝達しているだけであ
り、簡易な回路構成で、正確に、高電圧Ｖｐｐを伝達す
ることできる。
【０１３５】図２７は、制御信号φＢを発生する部分の
構成を概略的に示す図である。図２７において、制御信
号φＢは、バーンインモード指示信号ＢＲＮＴをバッフ
ァ処理する切換制御回路８０から生成される。したがっ
て、この制御信号φＢは、バーンインモードが設定さ
れ、バーンインモード指示信号ＢＲＮＴがＨレベルの活
性状態となると、応じてＨレベルに設定される。
構成を概略的に示す図である。図２７において、制御信
号φＢは、バーンインモード指示信号ＢＲＮＴをバッフ
ァ処理する切換制御回路８０から生成される。したがっ
て、この制御信号φＢは、バーンインモードが設定さ
れ、バーンインモード指示信号ＢＲＮＴがＨレベルの活
性状態となると、応じてＨレベルに設定される。
【０１３６】図２８は、ビット線分離指示信号発生部の
構成を概略的に示す図である。図２８において、ビット
線分離指示信号発生部は、アレイ活性化信号ＡＣＴとア
レイ指定信号φｂと、バーンインモード指示信号ＺＢＲ
ＮＴを受けるＮＡＮＤ回路８１含む。このＮＡＮＤ回路
８１から、ビット線分離指示信号ＢＬＩａが出力され
る。ビット線分離指示信号ＢＬＩｂに対しても同様の構
成が設けられる。すなわち、単にアレイ指示信号φｂに
代えて、アレイ指示信号φａが用いられることにより、
ビット線分離指示信号ＢＬＩｂが生成される。
構成を概略的に示す図である。図２８において、ビット
線分離指示信号発生部は、アレイ活性化信号ＡＣＴとア
レイ指定信号φｂと、バーンインモード指示信号ＺＢＲ
ＮＴを受けるＮＡＮＤ回路８１含む。このＮＡＮＤ回路
８１から、ビット線分離指示信号ＢＬＩａが出力され
る。ビット線分離指示信号ＢＬＩｂに対しても同様の構
成が設けられる。すなわち、単にアレイ指示信号φｂに
代えて、アレイ指示信号φａが用いられることにより、
ビット線分離指示信号ＢＬＩｂが生成される。
【０１３７】この図２８に示す構成においては、バーン
インモードが設定されると、バーンインモード指示信号
ＺＢＲＮＴがＬレベルの活性状態となり、ＮＡＮＤ回路
８１からのビット線分離指示信号ＢＬＩａ（およびＢＬ
Ｉｂ）は、ともにＨレベル（高電圧Ｖｐｐレベル）に保
持される。したがって、バーンインモードが指定された
ときには、センスアンプ帯を共有するメモリアレイがと
もにセンスアンプ帯に接続される。バーンインテストモ
ードおいて、各回路の電圧ストレスを加速することが目
的であり、メモリセルデータの書込／読出を高速で行な
う必要はないため、特に問題は生じない。
インモードが設定されると、バーンインモード指示信号
ＺＢＲＮＴがＬレベルの活性状態となり、ＮＡＮＤ回路
８１からのビット線分離指示信号ＢＬＩａ（およびＢＬ
Ｉｂ）は、ともにＨレベル（高電圧Ｖｐｐレベル）に保
持される。したがって、バーンインモードが指定された
ときには、センスアンプ帯を共有するメモリアレイがと
もにセンスアンプ帯に接続される。バーンインテストモ
ードおいて、各回路の電圧ストレスを加速することが目
的であり、メモリセルデータの書込／読出を高速で行な
う必要はないため、特に問題は生じない。
【０１３８】図２９は、制御信号φＡを発生する部分の
構成を概略的に示す図である。図２９において、制御信
号φＡを発生する部分は、アレイ活性化信号ＡＣＴを所
定期間遅延してセンスアンプ活性化信号φＳＰを生成す
るセンスアンプ活性化回路８２と、このセンスアンプ活
性化回路８２からのセンスアンプ活性化信号φＳＰとバ
ーンインモード指示信号ＺＢＲＮＴを受けるＮＯＲ回路
８３を含む。ＮＯＲ回路８３から制御信号φＡが出力さ
れる。センスアンプ活性化信号φＳＰは、アレイ活性化
信号ＡＣＴが活性状態となると、所定期間経過後に、活
性状態のＬレベルへ駆動される。バーンインモード指示
信号ＺＢＲＮＴは、活性化時Ｌレベルである。したがっ
て、センスアンプ活性化信号φＳＰが活性化するごと
に、制御信号φＡがＨレベルの活性状態へ駆動され、ビ
ット線分離指示信号線とセンス駆動線との結合が行なわ
れる。センス活性化トランジスタＰＱ４ａ−ＰＱ４ｎ
は、センス動作時、オン／オフのいずれの状態に設定さ
れてもよい。
構成を概略的に示す図である。図２９において、制御信
号φＡを発生する部分は、アレイ活性化信号ＡＣＴを所
定期間遅延してセンスアンプ活性化信号φＳＰを生成す
るセンスアンプ活性化回路８２と、このセンスアンプ活
性化回路８２からのセンスアンプ活性化信号φＳＰとバ
ーンインモード指示信号ＺＢＲＮＴを受けるＮＯＲ回路
８３を含む。ＮＯＲ回路８３から制御信号φＡが出力さ
れる。センスアンプ活性化信号φＳＰは、アレイ活性化
信号ＡＣＴが活性状態となると、所定期間経過後に、活
性状態のＬレベルへ駆動される。バーンインモード指示
信号ＺＢＲＮＴは、活性化時Ｌレベルである。したがっ
て、センスアンプ活性化信号φＳＰが活性化するごと
に、制御信号φＡがＨレベルの活性状態へ駆動され、ビ
ット線分離指示信号線とセンス駆動線との結合が行なわ
れる。センス活性化トランジスタＰＱ４ａ−ＰＱ４ｎ
は、センス動作時、オン／オフのいずれの状態に設定さ
れてもよい。
【０１３９】図３０は、センスアンプ活性化回路の他の
構成を概略的に示す図である。図３０においては、セン
スアンプ活性化回路８２から出力されるセンスアンプ活
性化信号φＳＰ０を受けるインバータ８４と、インバー
タ８４の出力信号とバーンインモード指示信号ＺＢＲＮ
Ｔを受けてセンスアンプ活性化信号φＳＰを出力するＮ
ＡＮＤ回路８５と、センスアンプ活性化信号φＳＰ０と
バーンインモード指示信号ＺＢＲＮＴを受けて制御信号
φＡを出力するＮＯＲ回路８６を含む。
構成を概略的に示す図である。図３０においては、セン
スアンプ活性化回路８２から出力されるセンスアンプ活
性化信号φＳＰ０を受けるインバータ８４と、インバー
タ８４の出力信号とバーンインモード指示信号ＺＢＲＮ
Ｔを受けてセンスアンプ活性化信号φＳＰを出力するＮ
ＡＮＤ回路８５と、センスアンプ活性化信号φＳＰ０と
バーンインモード指示信号ＺＢＲＮＴを受けて制御信号
φＡを出力するＮＯＲ回路８６を含む。
【０１４０】この図３０に示す構成においては、バーン
インモードが設定されたときには、ＮＡＮＤ回路８５か
らのセンスアンプ活性化信号φＳＰはＨレベルに固定さ
れる。制御信号φＡが、センスアンプ活性化回路から出
力されるセンスアンプ活性化信号φＳＰ０に従って活性
化（Ｈレベル）される。したがって、この状態において
は、センスアンプ活性化信号φＳＰは活性化されず、セ
ンスアンプ活性化トランジスタＰＱ４ａ〜ＰＱ４ｎは、
オフ状態を維持する。この図３０に示す構成において
も、ＰセンスアンプＰＳＡに含まれるＭＯＳトランジス
タＰＱ１およびＰＱ２の電圧ストレス加速は実現するこ
とができる。
インモードが設定されたときには、ＮＡＮＤ回路８５か
らのセンスアンプ活性化信号φＳＰはＨレベルに固定さ
れる。制御信号φＡが、センスアンプ活性化回路から出
力されるセンスアンプ活性化信号φＳＰ０に従って活性
化（Ｈレベル）される。したがって、この状態において
は、センスアンプ活性化信号φＳＰは活性化されず、セ
ンスアンプ活性化トランジスタＰＱ４ａ〜ＰＱ４ｎは、
オフ状態を維持する。この図３０に示す構成において
も、ＰセンスアンプＰＳＡに含まれるＭＯＳトランジス
タＰＱ１およびＰＱ２の電圧ストレス加速は実現するこ
とができる。
【０１４１】図３１は、センス電源電圧切換部の変更例
の構成を示す図である。図３１に示す構成においては、
ビット線分離指示信号伝達線７１とセンス駆動線７０ｃ
の間には、ｐチャネルＭＯＳトランジスタで構成される
スイッチングトランジスタ７０ｅが設けられる。スイッ
チングトランジスタ７０ｅのゲートには、補の制御信号
／φＡが与えられる。この図３１に示す構成の場合、ビ
ット線分離指示信号ＢＬＩａ上の高電圧Ｖｐｐは、しき
い値電圧損失を伴うことなくセンス駆動線７０ｃへ伝達
することができ、より効率的な電圧加速を実現すること
ができる。
の構成を示す図である。図３１に示す構成においては、
ビット線分離指示信号伝達線７１とセンス駆動線７０ｃ
の間には、ｐチャネルＭＯＳトランジスタで構成される
スイッチングトランジスタ７０ｅが設けられる。スイッ
チングトランジスタ７０ｅのゲートには、補の制御信号
／φＡが与えられる。この図３１に示す構成の場合、ビ
ット線分離指示信号ＢＬＩａ上の高電圧Ｖｐｐは、しき
い値電圧損失を伴うことなくセンス駆動線７０ｃへ伝達
することができ、より効率的な電圧加速を実現すること
ができる。
【０１４２】［変更例２］図３２は、この発明の実施の
形態３に従う半導体装置の変更例２の動作を示す図であ
る。図３２においては、バーンインモード設定信号が活
性化されると、ビット線イコライズ指示信号ＢＬＥＱが
Ｌレベルの非活性状態となり、各ビット線ＢＬおよび／
ＢＬはフローティング状態に保持される。この状態で、
制御信号φＢおよびφＡが順次Ｈレベルへ駆動される。
これにより、センス駆動線７０ｃ（図２５参照）へ、ビ
ット線分離指示信号ＢＬＩａが伝達され、Ｐセンスアン
プＰＳＡが活性化されて、ＰセンスアンプＰＳＡによる
センス動作が行なわれる。このとき、アレイ活性化信号
ＡＣＴを非活性状態のＬレベルに保持することにより、
ワード線ＷＬの選択は行なわれず、ワード線ＷＬは非選
択状態のＬレベルを維持する。ビット線ＢＬおよび／Ｂ
Ｌは、Ｐセンスアンプの特性に従って、一方が、高電圧
Ｖｐｐレベルに駆動される。他方のビット線は中間電圧
レベルを保持する。バーンインモード指示信号ＢＲＮＴ
がＬレベルの非活性状態となると、再びビット線イコラ
イズ指示信号ＢＬＥＱがＨレベルとなり、一方、制御信
号φＡおよびφＢがＬレベルとなり、ビット線ＢＬおよ
び／ＢＬは、再び中間電圧（Ｖｃａ／２）の電圧レベル
に保持される。
形態３に従う半導体装置の変更例２の動作を示す図であ
る。図３２においては、バーンインモード設定信号が活
性化されると、ビット線イコライズ指示信号ＢＬＥＱが
Ｌレベルの非活性状態となり、各ビット線ＢＬおよび／
ＢＬはフローティング状態に保持される。この状態で、
制御信号φＢおよびφＡが順次Ｈレベルへ駆動される。
これにより、センス駆動線７０ｃ（図２５参照）へ、ビ
ット線分離指示信号ＢＬＩａが伝達され、Ｐセンスアン
プＰＳＡが活性化されて、ＰセンスアンプＰＳＡによる
センス動作が行なわれる。このとき、アレイ活性化信号
ＡＣＴを非活性状態のＬレベルに保持することにより、
ワード線ＷＬの選択は行なわれず、ワード線ＷＬは非選
択状態のＬレベルを維持する。ビット線ＢＬおよび／Ｂ
Ｌは、Ｐセンスアンプの特性に従って、一方が、高電圧
Ｖｐｐレベルに駆動される。他方のビット線は中間電圧
レベルを保持する。バーンインモード指示信号ＢＲＮＴ
がＬレベルの非活性状態となると、再びビット線イコラ
イズ指示信号ＢＬＥＱがＨレベルとなり、一方、制御信
号φＡおよびφＢがＬレベルとなり、ビット線ＢＬおよ
び／ＢＬは、再び中間電圧（Ｖｃａ／２）の電圧レベル
に保持される。
【０１４３】この図３２に示す動作の場合、ワード線は
非選択状態であり、メモリセルキャパシタへは、高電圧
Ｖｐｐは伝達されず、キャパシタ絶縁膜が、この高電圧
Ｖｐｐの印加により、破壊されるのを防止することがで
きる。ＰセンスアンプＰＳＡに含まれるｐチャネルＭＯ
ＳトランジスタＰＱ１およびＰＱ２のソース／ドレイン
接合、ソースおよびドレイン領域のコンタクト、トラン
ジスタゲートコンタクト部およびビット線の電圧ストレ
ス加速を実行する。このモードは、ＰセンスアンプＰＳ
Ａ専用の電圧ストレス加速モードである。これにより、
コンタクト部における接触抵抗不良などを顕在化させる
ことができ、またｐｎ接合不良なども顕在化させること
ができる。特に、Ｐセンスアンプは、動作時大きな充放
電電流を流すため、コンタクト部の接触不良が生じた場
合、この大きなビット線充電電流による発熱による断線
などにより、この半導体装置の実際の使用時に故障が生
じる可能性がある。ＰセンスアンプＰＳＡ専用の電圧ス
トレス加速モードを設けることにより、このようなＰセ
ンスアンプ部の潜在的な不良を顕在化させることがで
き、半導体装置の信頼性を高くすることができる。
非選択状態であり、メモリセルキャパシタへは、高電圧
Ｖｐｐは伝達されず、キャパシタ絶縁膜が、この高電圧
Ｖｐｐの印加により、破壊されるのを防止することがで
きる。ＰセンスアンプＰＳＡに含まれるｐチャネルＭＯ
ＳトランジスタＰＱ１およびＰＱ２のソース／ドレイン
接合、ソースおよびドレイン領域のコンタクト、トラン
ジスタゲートコンタクト部およびビット線の電圧ストレ
ス加速を実行する。このモードは、ＰセンスアンプＰＳ
Ａ専用の電圧ストレス加速モードである。これにより、
コンタクト部における接触抵抗不良などを顕在化させる
ことができ、またｐｎ接合不良なども顕在化させること
ができる。特に、Ｐセンスアンプは、動作時大きな充放
電電流を流すため、コンタクト部の接触不良が生じた場
合、この大きなビット線充電電流による発熱による断線
などにより、この半導体装置の実際の使用時に故障が生
じる可能性がある。ＰセンスアンプＰＳＡ専用の電圧ス
トレス加速モードを設けることにより、このようなＰセ
ンスアンプ部の潜在的な不良を顕在化させることがで
き、半導体装置の信頼性を高くすることができる。
【０１４４】図３３は、ビット線イコライズ指示信号発
生部の構成を概略的に示す図である。図３３において
は、ビット線イコライズ／プリチャージ回路の構成を概
略的に示す。図３３において、ビット線イコライズ／プ
リチャージ回路９４は、ビット線イコライズ指示信号Ｂ
ＬＥＱに応答して導通し、ビット線ＢＬおよび／ＢＬを
電気的に短絡するｎチャネルＭＯＳトランジスタＮＴ１
と、ビット線イコライズ指示信号ＢＬＥＱに応答して導
通し、ビット線ＢＬおよび／ＢＬへ、それぞれ、ビット
線プリチャージ電圧Ｖｂｌを伝達するｎチャネルＭＯＳ
トランジスタＮＴ２およびＮＴ３とを含む。
生部の構成を概略的に示す図である。図３３において
は、ビット線イコライズ／プリチャージ回路の構成を概
略的に示す。図３３において、ビット線イコライズ／プ
リチャージ回路９４は、ビット線イコライズ指示信号Ｂ
ＬＥＱに応答して導通し、ビット線ＢＬおよび／ＢＬを
電気的に短絡するｎチャネルＭＯＳトランジスタＮＴ１
と、ビット線イコライズ指示信号ＢＬＥＱに応答して導
通し、ビット線ＢＬおよび／ＢＬへ、それぞれ、ビット
線プリチャージ電圧Ｖｂｌを伝達するｎチャネルＭＯＳ
トランジスタＮＴ２およびＮＴ３とを含む。
【０１４５】ビット線イコライズ指示信号発生部は、ア
レイ活性化信号ＡＣＴに応答して、ビット線イコライズ
制御信号φＣを生成するビット線イコライズ制御回路９
０と、ビット線イコライズ制御回路９０からのビット線
イコライズ制御信号φＣとバーンインモード指示信号Ｚ
ＢＲＮＴを受けてビット線イコライズ指示信号ＢＬＥＱ
を出力するＡＮＤ回路９２を含む。ビット線イコライズ
制御回路９０は、インバータ回路で構成され、アレイ活
性化信号ＡＣＴを反転して、ビット線イコライズ制御信
号φＣを生成する。
レイ活性化信号ＡＣＴに応答して、ビット線イコライズ
制御信号φＣを生成するビット線イコライズ制御回路９
０と、ビット線イコライズ制御回路９０からのビット線
イコライズ制御信号φＣとバーンインモード指示信号Ｚ
ＢＲＮＴを受けてビット線イコライズ指示信号ＢＬＥＱ
を出力するＡＮＤ回路９２を含む。ビット線イコライズ
制御回路９０は、インバータ回路で構成され、アレイ活
性化信号ＡＣＴを反転して、ビット線イコライズ制御信
号φＣを生成する。
【０１４６】したがって、この図３３に示す構成の場
合、バーンインモード指示信号ＺＢＲＮＴがＬレベルの
活性状態となると、ビット線イコライズ指示信号ＢＬＥ
ＱがＬレベルとなり、ビット線イコライズ／プリチャー
ジ信号９４は非活性状態とされ、ビット線ＢＬおよび／
ＢＬは、そのプリチャージ電圧Ｖｂｌ（＝Ｖｃａ／２）
の電圧レベルでフローティング状態となる。通常動作モ
ード時においては、バーンインモード指示信号ＺＢＲＮ
ＴがＨレベルであり、ビット線イコライズ制御回路９０
からのビット線イコライズ制御信号φＣに従ってビット
線イコライズ指示信号ＢＬＥＱが生成される。
合、バーンインモード指示信号ＺＢＲＮＴがＬレベルの
活性状態となると、ビット線イコライズ指示信号ＢＬＥ
ＱがＬレベルとなり、ビット線イコライズ／プリチャー
ジ信号９４は非活性状態とされ、ビット線ＢＬおよび／
ＢＬは、そのプリチャージ電圧Ｖｂｌ（＝Ｖｃａ／２）
の電圧レベルでフローティング状態となる。通常動作モ
ード時においては、バーンインモード指示信号ＺＢＲＮ
ＴがＨレベルであり、ビット線イコライズ制御回路９０
からのビット線イコライズ制御信号φＣに従ってビット
線イコライズ指示信号ＢＬＥＱが生成される。
【０１４７】なお、この図３３に示す構成において、Ａ
ＮＤ回路９２へは、さらに、アレイ指定信号が与えら
れ、非選択メモリアレイは、ビット線イコライズ指示信
号ＢＬＥＱを、Ｈレベルに保持するように構成されても
よい（通常動作モード時）。
ＮＤ回路９２へは、さらに、アレイ指定信号が与えら
れ、非選択メモリアレイは、ビット線イコライズ指示信
号ＢＬＥＱを、Ｈレベルに保持するように構成されても
よい（通常動作モード時）。
【０１４８】なお、この変更例２の構成においても、セ
ンスアンプ帯を共用するメモリアレイが、ともに、セン
スアンプ帯に接続されて同時に、ビット線の電圧ストレ
ス加速も行なわれる。
ンスアンプ帯を共用するメモリアレイが、ともに、セン
スアンプ帯に接続されて同時に、ビット線の電圧ストレ
ス加速も行なわれる。
【０１４９】この変更例２の構成の場合、ビット線ＢＬ
および／ＢＬは、中間電圧Ｖｂｌのレベルでフローティ
ング状態となった後に、Ｐセンスアンプが活性化され
る。この場合、Ｐセンスアンプの特性により、ビット線
ＢＬおよび／ＢＬの一方がＨレベルへ駆動される。した
がって、Ｐセンスアンプの特性（しきい値電圧のオフセ
ットなど）により、常時電圧ストレス加速を受けるコン
タクト部が決定される。これを避けるためには、バーン
インモード指示信号ＢＲＮＴの活性化時、列系回路を活
性化し、書込／読出回路を介してセンスアンプのセンス
ノードへ、データ１または０を書込んだ後に、電圧スト
レス加速を行なうように構成されてもよい。この場合、
確実に、ビット線ＢＬおよび／ＢＬに対し、各データに
応じて電圧ストレスを印加することができる。この構成
は、単にアレイ活性化信号ＡＣＴとバーンインモード指
定信号ＢＲＮＴの論理和をとった信号により、列系回路
イネーブル信号を生成するように構成すればよい（通常
半導体記憶装置において、アレイ活性化信号ＡＣＴが活
性化されたときにのみ、列選択動作が許可される）。ま
た、同期型半導体記憶装置のように、列系回路と行系回
路が互いに独立に動作する場合、単に、外部から、この
バーンインモード指示信号ＢＲＮＴの活性状態の下で、
データ書込コマンドを与えて、センスノードに、１また
は０のデータを書込むようにしてもよい。この後、外部
電源電圧の電圧レベルを上昇させる。
および／ＢＬは、中間電圧Ｖｂｌのレベルでフローティ
ング状態となった後に、Ｐセンスアンプが活性化され
る。この場合、Ｐセンスアンプの特性により、ビット線
ＢＬおよび／ＢＬの一方がＨレベルへ駆動される。した
がって、Ｐセンスアンプの特性（しきい値電圧のオフセ
ットなど）により、常時電圧ストレス加速を受けるコン
タクト部が決定される。これを避けるためには、バーン
インモード指示信号ＢＲＮＴの活性化時、列系回路を活
性化し、書込／読出回路を介してセンスアンプのセンス
ノードへ、データ１または０を書込んだ後に、電圧スト
レス加速を行なうように構成されてもよい。この場合、
確実に、ビット線ＢＬおよび／ＢＬに対し、各データに
応じて電圧ストレスを印加することができる。この構成
は、単にアレイ活性化信号ＡＣＴとバーンインモード指
定信号ＢＲＮＴの論理和をとった信号により、列系回路
イネーブル信号を生成するように構成すればよい（通常
半導体記憶装置において、アレイ活性化信号ＡＣＴが活
性化されたときにのみ、列選択動作が許可される）。ま
た、同期型半導体記憶装置のように、列系回路と行系回
路が互いに独立に動作する場合、単に、外部から、この
バーンインモード指示信号ＢＲＮＴの活性状態の下で、
データ書込コマンドを与えて、センスノードに、１また
は０のデータを書込むようにしてもよい。この後、外部
電源電圧の電圧レベルを上昇させる。
【０１５０】［変更例３］図３４は、この発明の実施の
形態３の変更例３の構成を概略的に示す図である。図３
４に示す構成においては、センス駆動線７０ｃへは、制
御信号／φＡに応答して導通するｐチャネルＭＯＳトラ
ンジスタで構成されるスイッチングトランジスタ７０ｙ
を介してビット線分離指示信号ＢＬＩａが伝達され、か
つ制御信号／φＡｂに応答して導通するｐチャネルＭＯ
Ｓトランジスタで構成されるスイッチングトランジスタ
７０ｚを介してビット線分離指示信号ＢＬＩｂが伝達さ
れる。センス電源線７０ｄは、制御信号φＢに応答して
選択的に導通するスイッチングｐチャネルＭＯＳトラン
ジスタで構成されるスイッチングトランジスタ７０ｘを
介してセンス電源電圧Ｖｃａを受ける。
形態３の変更例３の構成を概略的に示す図である。図３
４に示す構成においては、センス駆動線７０ｃへは、制
御信号／φＡに応答して導通するｐチャネルＭＯＳトラ
ンジスタで構成されるスイッチングトランジスタ７０ｙ
を介してビット線分離指示信号ＢＬＩａが伝達され、か
つ制御信号／φＡｂに応答して導通するｐチャネルＭＯ
Ｓトランジスタで構成されるスイッチングトランジスタ
７０ｚを介してビット線分離指示信号ＢＬＩｂが伝達さ
れる。センス電源線７０ｄは、制御信号φＢに応答して
選択的に導通するスイッチングｐチャネルＭＯＳトラン
ジスタで構成されるスイッチングトランジスタ７０ｘを
介してセンス電源電圧Ｖｃａを受ける。
【０１５１】この図３４に示す構成の場合、選択メモリ
セルを含むアレイのビット線分離指示信号ＢＬＩａが、
Ｈレベルを維持している。一方のビット線分離指示信号
ＢＬＩｂは、Ｌレベルを維持する。このとき、バーンイ
ンテストモード時においては、ビット線分離指示信号Ｂ
ＬＩａおよびＢＬＩｂのうち、Ｈレベルを維持するビッ
ト線分離指示信号に対応して設けられたスイッチングト
ランジスタに対する制御信号／φＡａおよび／φＡｂが
Ｌレベルへ駆動される。したがって、たとえば、ビット
線分離指示信号ＢＬＩａがＨレベルであり、ビット線分
離指示信号ＢＬＩｂがＬレベルのときには、制御信号／
φＡａがＬレベルとなり、一方制御信号／φＡｂがＬレ
ベルとなる。センス駆動線７０ｃへは、Ｈレベルのビッ
ト線分離指示信号ＢＬＩａが伝達される。一方、ビット
線分離指示信号ＢＬＩａがＬレベルであり、ビット線分
離指示信号ＢＬＩｂがＨレベルのときには、スイッチン
グトランジスタ７０ｚが導通し、一方、スイッチングト
ランジスタ７０ｙはオフ状態を維持する。いずれの場合
においても、センス駆動線７０ｃへは、高電圧Ｖｐｐレ
ベルのビット線分離指示信号が与えられる。したがっ
て、この図３４に示される構成の場合、メモリアレイ単
位でのバーンインデストを行なうことができる。ワード
線を非選択状態に保持する場合においても、メモリセル
アレイ単位でビット線の電圧ストレス加速を行なうこと
ができる。
セルを含むアレイのビット線分離指示信号ＢＬＩａが、
Ｈレベルを維持している。一方のビット線分離指示信号
ＢＬＩｂは、Ｌレベルを維持する。このとき、バーンイ
ンテストモード時においては、ビット線分離指示信号Ｂ
ＬＩａおよびＢＬＩｂのうち、Ｈレベルを維持するビッ
ト線分離指示信号に対応して設けられたスイッチングト
ランジスタに対する制御信号／φＡａおよび／φＡｂが
Ｌレベルへ駆動される。したがって、たとえば、ビット
線分離指示信号ＢＬＩａがＨレベルであり、ビット線分
離指示信号ＢＬＩｂがＬレベルのときには、制御信号／
φＡａがＬレベルとなり、一方制御信号／φＡｂがＬレ
ベルとなる。センス駆動線７０ｃへは、Ｈレベルのビッ
ト線分離指示信号ＢＬＩａが伝達される。一方、ビット
線分離指示信号ＢＬＩａがＬレベルであり、ビット線分
離指示信号ＢＬＩｂがＨレベルのときには、スイッチン
グトランジスタ７０ｚが導通し、一方、スイッチングト
ランジスタ７０ｙはオフ状態を維持する。いずれの場合
においても、センス駆動線７０ｃへは、高電圧Ｖｐｐレ
ベルのビット線分離指示信号が与えられる。したがっ
て、この図３４に示される構成の場合、メモリアレイ単
位でのバーンインデストを行なうことができる。ワード
線を非選択状態に保持する場合においても、メモリセル
アレイ単位でビット線の電圧ストレス加速を行なうこと
ができる。
【０１５２】この場合、メモリアレイ５０ａおよび５０
ｂのいずれかに選択メモリセルが含まれるときには、対
応のビット線分離指示信号Ｈレベルへ駆動される。図３
５は、図３４に示す制御信号発生部の構成の一例を示す
図である。図３５において、制御信号／φＡａは、バー
ンインモード指示信号ＢＲＮＴとメモリアレイ指示信号
φＡを受けるＮＡＮＤ回路９６ａから出力される。制御
信号／φＡｂは、バーンインモード指示信号ＢＲＮＴと
アレイ指示信号φＢを受けるＮＡＮＤ回路９６ｂから接
続される。制御信号φＢは、アレイ指示信号φＡおよび
φＢを受けるＯＲ回路９６ｃと、このＯＲ回路９６ｃの
出力信号とバーンインモード指示信号ＢＲＮＴを受ける
ＮＡＮＤ回路０６ｄとにより生成される。
ｂのいずれかに選択メモリセルが含まれるときには、対
応のビット線分離指示信号Ｈレベルへ駆動される。図３
５は、図３４に示す制御信号発生部の構成の一例を示す
図である。図３５において、制御信号／φＡａは、バー
ンインモード指示信号ＢＲＮＴとメモリアレイ指示信号
φＡを受けるＮＡＮＤ回路９６ａから出力される。制御
信号／φＡｂは、バーンインモード指示信号ＢＲＮＴと
アレイ指示信号φＢを受けるＮＡＮＤ回路９６ｂから接
続される。制御信号φＢは、アレイ指示信号φＡおよび
φＢを受けるＯＲ回路９６ｃと、このＯＲ回路９６ｃの
出力信号とバーンインモード指示信号ＢＲＮＴを受ける
ＮＡＮＤ回路０６ｄとにより生成される。
【０１５３】バーンインモード指示信号ＢＲＮＴがＬレ
ベルの非活性状態のときには、制御信号／φＡａおよび
／φＡｂは、Ｈレベルであり、図３０に示すスイッチン
グトランジスタ７０ｙおよび７０ｚはオフ状態にある。
また、制御信号φＢがＬレベルであり、センス電源線７
０ｄは、センス電源電圧Ｖｃａを受ける。
ベルの非活性状態のときには、制御信号／φＡａおよび
／φＡｂは、Ｈレベルであり、図３０に示すスイッチン
グトランジスタ７０ｙおよび７０ｚはオフ状態にある。
また、制御信号φＢがＬレベルであり、センス電源線７
０ｄは、センス電源電圧Ｖｃａを受ける。
【０１５４】バーンインモード指示信号ＢＲＮＴがＨレ
ベルとなると、アレイ指定信号φＡおよびφＢに従って
制御信号／φＡａおよび／φＡｂが選択的に活性状態へ
駆動される。たとえばアレイ指示信号φＡがＨレベルと
なると、制御信号φＡａがＬレベルとなり、図３０に示
すスイッチングトランジスタ７４ｙがＯＮ状態となり、
ビット線分離指示信号ＢＬＩａがセンス駆動線７０ｃへ
伝達される。このとき、制御信号φＢがＨレベルとな
り、スイッチングトランジスタ７０ｘはオフ状態とな
る。
ベルとなると、アレイ指定信号φＡおよびφＢに従って
制御信号／φＡａおよび／φＡｂが選択的に活性状態へ
駆動される。たとえばアレイ指示信号φＡがＨレベルと
なると、制御信号φＡａがＬレベルとなり、図３０に示
すスイッチングトランジスタ７４ｙがＯＮ状態となり、
ビット線分離指示信号ＢＬＩａがセンス駆動線７０ｃへ
伝達される。このとき、制御信号φＢがＨレベルとな
り、スイッチングトランジスタ７０ｘはオフ状態とな
る。
【０１５５】ビット線分離指示信号ＢＬＩａおよびＢＬ
Ｉｂは、先の図２８を参照して説明したものと同じ回路
構成で生成される。
Ｉｂは、先の図２８を参照して説明したものと同じ回路
構成で生成される。
【０１５６】したがって、この図３４および図３５に示
す構成の場合、各アレイ単位でバーンインテストを行な
うことができる。
す構成の場合、各アレイ単位でバーンインテストを行な
うことができる。
【０１５７】特にこの構成は、メモリアレイが複数個列
方向に沿って整列して配置され、各アレイブロック間に
センスアンプ帯が配置されるとともにこのセンスアンプ
帯の数が数多く設けられる場合、必要最小限のセンスア
ンプ帯を動作させることにより、大きなセンス充放電電
流が流れるのを防止することができる。また、シェアー
ドセンスアンプが交互配置型シェアードセンスアンプの
場合においても、１つのメモリアレイの両側のセンスア
ンプ帯をこの選択メモリアレイに接続して、バーンイン
テストを行なうことができる。
方向に沿って整列して配置され、各アレイブロック間に
センスアンプ帯が配置されるとともにこのセンスアンプ
帯の数が数多く設けられる場合、必要最小限のセンスア
ンプ帯を動作させることにより、大きなセンス充放電電
流が流れるのを防止することができる。また、シェアー
ドセンスアンプが交互配置型シェアードセンスアンプの
場合においても、１つのメモリアレイの両側のセンスア
ンプ帯をこの選択メモリアレイに接続して、バーンイン
テストを行なうことができる。
【０１５８】なお、この図３０および図３５に示す構成
の場合、メモリアレイ指定信号φａおよびφｂを生成す
る必要がある。ワード線を非選択状態に保持する場合に
は、バーンインモード指示信号ＢＲＮＴに従って行選択
動作を禁止する必要がある。これは、単に、行デコード
回路に対してバーンインモード指示信号ＢＲＮＴを与え
て、このデコード動作を停止させる構成が用いられれば
よい。単に、メモリアレイ指定信号のみが生成される。
このとき、また、センスアンプ活性化信号は生成されて
もよい（図３６参照）。
の場合、メモリアレイ指定信号φａおよびφｂを生成す
る必要がある。ワード線を非選択状態に保持する場合に
は、バーンインモード指示信号ＢＲＮＴに従って行選択
動作を禁止する必要がある。これは、単に、行デコード
回路に対してバーンインモード指示信号ＢＲＮＴを与え
て、このデコード動作を停止させる構成が用いられれば
よい。単に、メモリアレイ指定信号のみが生成される。
このとき、また、センスアンプ活性化信号は生成されて
もよい（図３６参照）。
【０１５９】［変更例４］図３７は、この発明の実施の
形態３の変更例４に従う半導体記憶装置のアレイ部の構
成を概略的に示す図である。図３７において、メモリマ
ットは、複数（４つ）のメモリアレイＭＡ♯０〜ＭＡ♯
３に分割される。メモリアレイＭＡ♯０〜ＭＡ♯３の間
に、センスアンプ帯ＳＡＢ♯０〜ＳＡＢ♯２が配置され
る。これらのセンスアンプ帯ＳＡＢ♯０〜ＳＡＢ♯２
は、各々の両側に位置されるメモリアレイにより共有さ
れる。
形態３の変更例４に従う半導体記憶装置のアレイ部の構
成を概略的に示す図である。図３７において、メモリマ
ットは、複数（４つ）のメモリアレイＭＡ♯０〜ＭＡ♯
３に分割される。メモリアレイＭＡ♯０〜ＭＡ♯３の間
に、センスアンプ帯ＳＡＢ♯０〜ＳＡＢ♯２が配置され
る。これらのセンスアンプ帯ＳＡＢ♯０〜ＳＡＢ♯２
は、各々の両側に位置されるメモリアレイにより共有さ
れる。
【０１６０】メモリアレイＭＡ♯０〜ＭＡ♯３それぞれ
に対応して行デコーダＲＤ♯０〜ＲＤ♯３が配置され
る。センスアンプ帯ＳＡＢ♯０〜ＳＡＢ♯２に対向し
て、行デコーダＲＤ♯０〜ＲＤ♯３と整列して切換回路
ＳＷＣ♯０〜ＳＷＣ♯２が配置される。これらの切換回
路ＳＷＣ♯０〜ＳＷＣ♯２は、センス電圧切換用のスイ
ッチングトランジスタおよび切換るための制御回路両者
を含む。この図３７に示す配置においては、切換回路
は、行デコーダの間にセンスアンプ帯ＳＡＢ♯０〜ＳＡ
Ｂ♯２に対応して配置される。このセンスアンプ帯ＳＡ
Ｂ♯０〜ＳＡＢ♯２に対向する領域には、センスアンプ
制御回路が配置されるだけであり、比較的空き領域が存
在する。この領域を利用して、切換回路ＳＷＣ♯０〜Ｓ
ＷＣ♯２を配置することにより、メモリマット面積を増
加させることなく、センス電源電圧を切換えるための切
換回路ＳＷＣ♯０〜ＳＷＣ♯２配置することができる。
に対応して行デコーダＲＤ♯０〜ＲＤ♯３が配置され
る。センスアンプ帯ＳＡＢ♯０〜ＳＡＢ♯２に対向し
て、行デコーダＲＤ♯０〜ＲＤ♯３と整列して切換回路
ＳＷＣ♯０〜ＳＷＣ♯２が配置される。これらの切換回
路ＳＷＣ♯０〜ＳＷＣ♯２は、センス電圧切換用のスイ
ッチングトランジスタおよび切換るための制御回路両者
を含む。この図３７に示す配置においては、切換回路
は、行デコーダの間にセンスアンプ帯ＳＡＢ♯０〜ＳＡ
Ｂ♯２に対応して配置される。このセンスアンプ帯ＳＡ
Ｂ♯０〜ＳＡＢ♯２に対向する領域には、センスアンプ
制御回路が配置されるだけであり、比較的空き領域が存
在する。この領域を利用して、切換回路ＳＷＣ♯０〜Ｓ
ＷＣ♯２を配置することにより、メモリマット面積を増
加させることなく、センス電源電圧を切換えるための切
換回路ＳＷＣ♯０〜ＳＷＣ♯２配置することができる。
【０１６１】なお、上述の説明においてはビット線分離
指示信号が選択的に、センス電源電圧として使用されて
いる。しかしながら、これに代えて、ビット線分離指示
信号を発生する回路へは、高電圧Ｖｐｐが与えられてい
る。この高電圧Ｖｐｐをセンス電源電圧Ｖｃａに代えて
伝達する構成が用いられてもよい。
指示信号が選択的に、センス電源電圧として使用されて
いる。しかしながら、これに代えて、ビット線分離指示
信号を発生する回路へは、高電圧Ｖｐｐが与えられてい
る。この高電圧Ｖｐｐをセンス電源電圧Ｖｃａに代えて
伝達する構成が用いられてもよい。
【０１６２】単にビット線分離指示信号ＢＬＩａに代え
て、高電圧Ｖｐｐを配置すればよい。
て、高電圧Ｖｐｐを配置すればよい。
【０１６３】以上のように、この発明の実施の形態３に
従えば、センス電源電圧をバーンインモードなどの加速
テストモード時に内部高電圧レベルの信号に設定してい
るため、センスアンプの電圧ストレス加速を効率的に行
なうことができ、テスト時間を短縮することができる。
また、必要な部分（センスアンプ部におけるコンタクト
孔および接合領域）の効率的な加速を行なうことがで
き、潜在的な不良を有するセンスアンプ部のスクリーニ
ングを確実に行なうことができ、信頼性の高い半導体記
憶装置を実現することができる。
従えば、センス電源電圧をバーンインモードなどの加速
テストモード時に内部高電圧レベルの信号に設定してい
るため、センスアンプの電圧ストレス加速を効率的に行
なうことができ、テスト時間を短縮することができる。
また、必要な部分（センスアンプ部におけるコンタクト
孔および接合領域）の効率的な加速を行なうことがで
き、潜在的な不良を有するセンスアンプ部のスクリーニ
ングを確実に行なうことができ、信頼性の高い半導体記
憶装置を実現することができる。
【０１６４】なお、図３７に示す構成において、センス
アンプ帯は、単に隣接メモリアレイのみにおいて共有さ
れている。センスアンプ帯ＳＡＢ♯０〜ＳＡＢ♯２は、
いわゆる「交互配置型シェアードセンスアンプ配置」の
構成を備えていてもよい。
アンプ帯は、単に隣接メモリアレイのみにおいて共有さ
れている。センスアンプ帯ＳＡＢ♯０〜ＳＡＢ♯２は、
いわゆる「交互配置型シェアードセンスアンプ配置」の
構成を備えていてもよい。
【０１６５】
【発明の効果】以上のように、この発明に従えば、チッ
プ面積を増加させることなく正確に所望のテストを行な
うことのできる半導体装置を実現することができる。
プ面積を増加させることなく正確に所望のテストを行な
うことのできる半導体装置を実現することができる。
【０１６６】すなわち、請求項１に係る発明に従えば、
テストアドレス信号の初期状態を、複数のテストモード
のいずれかを指定する状態と異なる状態に設定するよう
に構成しているため、複数の外部信号によりテストモー
ドが指定される場合においても、誤ったテストモードが
指定されるのを防止することができ、正確に所望のテス
トモードを設定することができる。
テストアドレス信号の初期状態を、複数のテストモード
のいずれかを指定する状態と異なる状態に設定するよう
に構成しているため、複数の外部信号によりテストモー
ドが指定される場合においても、誤ったテストモードが
指定されるのを防止することができ、正確に所望のテス
トモードを設定することができる。
【０１６７】請求項２に係る発明に従えば、テストアド
レス信号発生手段に、互いに異なる論理レベルの信号出
力状態に初期設定される複数のラッチを設けるように構
成しているため、容易に、各テストモードに対する内部
信号の初期状態を、対応のテストモードが指定される状
態と異なる状態に容易に設定することができる。
レス信号発生手段に、互いに異なる論理レベルの信号出
力状態に初期設定される複数のラッチを設けるように構
成しているため、容易に、各テストモードに対する内部
信号の初期状態を、対応のテストモードが指定される状
態と異なる状態に容易に設定することができる。
【０１６８】請求項３に係る発明に従えば、複数のテス
トモードそれぞれに対応して設けられるデコード回路に
対し、対応のテストモード指定状態と異なる状態に初期
設定されるラッチの出力信号を受けるように構成してい
るため、テストモード設定信号を、その初期状態時に確
実に非活性状態におくことができる。
トモードそれぞれに対応して設けられるデコード回路に
対し、対応のテストモード指定状態と異なる状態に初期
設定されるラッチの出力信号を受けるように構成してい
るため、テストモード設定信号を、その初期状態時に確
実に非活性状態におくことができる。
【０１６９】請求項４に係る発明に従えば、複数のラッ
チそれぞれが、相補信号を出力するように構成している
ため、容易に、初期状態時におけるテストアドレス信号
ビットの所望の状態を実現することができる。
チそれぞれが、相補信号を出力するように構成している
ため、容易に、初期状態時におけるテストアドレス信号
ビットの所望の状態を実現することができる。
【０１７０】請求項５に係る発明に従えば、内部回路の
電圧を調整するためのチューニング信号を伝達するチュ
ーニング信号線を別のテスト回路をも利用するように構
成しているため、信号配線占有面積を低減することがで
きる。
電圧を調整するためのチューニング信号を伝達するチュ
ーニング信号線を別のテスト回路をも利用するように構
成しているため、信号配線占有面積を低減することがで
きる。
【０１７１】請求項６に係る発明に従えば、チューニン
グモード指示信号の非活性化時、このチューニング信号
線上の信号に従って半導体装置をテストモードに設定す
るように構成しているため、テストモード活性化手段と
テストモード設定信号発生手段とを隣接して配置する必
要はなく、回路レイアウトが容易となる。
グモード指示信号の非活性化時、このチューニング信号
線上の信号に従って半導体装置をテストモードに設定す
るように構成しているため、テストモード活性化手段と
テストモード設定信号発生手段とを隣接して配置する必
要はなく、回路レイアウトが容易となる。
【０１７２】請求項７に係る発明に従えば、チューニン
グ信号を伝達する信号線をこのチューニングモードと異
なるテストモードを設定するための信号線としても利用
するように構成しているため、信号配線占有面積が低減
される。
グ信号を伝達する信号線をこのチューニングモードと異
なるテストモードを設定するための信号線としても利用
するように構成しているため、信号配線占有面積が低減
される。
【０１７３】請求項８に係る発明に従えば、テスト動作
モード時、センスアンプの動作電源電圧として、通常動
作モード時に与えられる電源電圧と異なるレベルの内部
電圧を与えるように構成しているため、所望の動作条件
でセンスアンプを動作させることができる。
モード時、センスアンプの動作電源電圧として、通常動
作モード時に与えられる電源電圧と異なるレベルの内部
電圧を与えるように構成しているため、所望の動作条件
でセンスアンプを動作させることができる。
【０１７４】請求項９に係る発明に従えば、この内部電
圧を、通常動作モード時に与えられる動作電源電圧より
も高い電圧レベルに設定しているため、センスアンプの
電圧ストレス加速を行なうことができる。
圧を、通常動作モード時に与えられる動作電源電圧より
も高い電圧レベルに設定しているため、センスアンプの
電圧ストレス加速を行なうことができる。
【０１７５】請求項１０に係る発明に従えば、このテス
ト動作モード時には、ビット線とセンスアンプとを切り
離すためのビット線分離ゲートへ与えられるビット線分
離指示信号を与えるように構成しているため、何ら余分
の回路構成を用いることなく容易に、所望の電圧レベル
の内部電圧をセンスアンプへ伝達することができる。
ト動作モード時には、ビット線とセンスアンプとを切り
離すためのビット線分離ゲートへ与えられるビット線分
離指示信号を与えるように構成しているため、何ら余分
の回路構成を用いることなく容易に、所望の電圧レベル
の内部電圧をセンスアンプへ伝達することができる。
【０１７６】請求項１１に係る発明に従えば、このテス
ト動作モード時には、ワード線を非選択状態に保持して
いるため、この特定動作モード時、メモリセルキャパシ
タに高電圧が印加されるのを防止することができ、キャ
パシタ絶縁膜が破壊されるのを防止することができる。
ト動作モード時には、ワード線を非選択状態に保持して
いるため、この特定動作モード時、メモリセルキャパシ
タに高電圧が印加されるのを防止することができ、キャ
パシタ絶縁膜が破壊されるのを防止することができる。
【０１７７】請求項１２に係る発明に従えば、センス電
源線と平行にセンス駆動線を配設し、このテスト動作モ
ードに応じてビット線分離指示信号とセンス駆動線とを
接続しかつセンス電源線をセンス電源回路から切り離す
ように構成しているため、簡易な回路構成で容易に動作
モードに応じてセンスアンプの電源電圧レベルの設定を
行なうことができる。
源線と平行にセンス駆動線を配設し、このテスト動作モ
ードに応じてビット線分離指示信号とセンス駆動線とを
接続しかつセンス電源線をセンス電源回路から切り離す
ように構成しているため、簡易な回路構成で容易に動作
モードに応じてセンスアンプの電源電圧レベルの設定を
行なうことができる。
【０１７８】請求項１３に係る発明に従えば、切換手段
は、センスアンプ帯外部に、このセンスアンプ帯と整列
して配置するように構成しており、空き領域を利用して
切換手段を配置することができ、アレイ占有面積を増加
させることなく切換手段を配置することができる。
は、センスアンプ帯外部に、このセンスアンプ帯と整列
して配置するように構成しており、空き領域を利用して
切換手段を配置することができ、アレイ占有面積を増加
させることなく切換手段を配置することができる。
【図１】 この発明に従う半導体装置の全体の構成を概
略的に示す図である。
略的に示す図である。
【図２】 （Ａ）は、この発明の実施の形態１に従う半
導体装置の要部の構成を概略的に示す図であり、（Ｂ）
は、その動作波形を示す図である。
導体装置の要部の構成を概略的に示す図であり、（Ｂ）
は、その動作波形を示す図である。
【図３】 図２に示すテストモード活性化回路の構成の
一例を概略的に示す図である。
一例を概略的に示す図である。
【図４】 図２に示すテストモード設定信号発生回路の
構成の一例を示す図である。
構成の一例を示す図である。
【図５】 図２に示すテストモードレジスタ回路の構成
を示す図である。
を示す図である。
【図６】 図２に示すテストモードレジスタ回路の他の
構成を示す図である。
構成を示す図である。
【図７】 （Ａ）は、図２に示すテストモード設定信号
発生回路の他の構成を示す図であり、（Ｂ）は、（Ａ）
に示すテストモード設定回路の動作波形を示す図であ
る。
発生回路の他の構成を示す図であり、（Ｂ）は、（Ａ）
に示すテストモード設定回路の動作波形を示す図であ
る。
【図８】 図２に示すテストモード設定信号発生回路の
さらに他の構成を示す図である。
さらに他の構成を示す図である。
【図９】 図２に示すテストモードレジスタ回路の他の
構成を示す図である。
構成を示す図である。
【図１０】 図３、図５および図６に示すリセット信号
を発生する回路の構成を概略的に示す図である。
を発生する回路の構成を概略的に示す図である。
【図１１】 この発明の実施の形態２に従う半導体装置
の要部の構成を概略的に示す図である。
の要部の構成を概略的に示す図である。
【図１２】 図１１に示すトリマブル基準電圧発生回路
の構成の一例を示す図である。
の構成の一例を示す図である。
【図１３】 図１１に示すチューニングモード設定信号
発生回路の構成を示す図である。
発生回路の構成を示す図である。
【図１４】 図１１に示す別テストモード指示信号発生
回路の構成を示す図である。
回路の構成を示す図である。
【図１５】 図１１に示す別テストモード設定信号発生
回路の構成を示す図である。
回路の構成を示す図である。
【図１６】 図１１に示すトリマブル基準電圧発生回路
の構成を示す図である。
の構成を示す図である。
【図１７】 図１１に示すトリマブル基準電圧発生回路
の他の構成を示す図である。
の他の構成を示す図である。
【図１８】 この発明の実施の形態２に従う半導体装置
の他の構成を概略的に示す図である。
の他の構成を概略的に示す図である。
【図１９】 この発明の実施の形態３に従う半導体装置
の全体の構成を概略的に示す図である。
の全体の構成を概略的に示す図である。
【図２０】 図１９に示す半導体装置の要部の構成を概
略的に示す図である。
略的に示す図である。
【図２１】 図１９に示すセンス電源回路の構成の一例
を示す図である。
を示す図である。
【図２２】 図１９に示す制御回路の構成の一例を示す
図である。
図である。
【図２３】 バーンインモード指示信号発生部の構成を
概略的に示す図である。
概略的に示す図である。
【図２４】 図２０に示すセンスアンプの構成を示す図
である。
である。
【図２５】 この発明の実施の形態３に従う半導体装置
の要部の他の構成を示す図である。
の要部の他の構成を示す図である。
【図２６】 図２５に示す半導体装置の動作を示す信号
波形図である。
波形図である。
【図２７】 図２５に示す制御信号φＢを発生する部分
の構成を概略的示す図である。
の構成を概略的示す図である。
【図２８】 図２５に示すビット線分離指示信号発生部
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図２９】 図２５に示す制御信号φＡが発生する部分
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図３０】 制御信号φＡを発生する部分の他の構成を
概略的に示す図である。
概略的に示す図である。
【図３１】 図２５に示す半導体装置の要部の変更例の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図３２】 この発明の実施の形態３に従う半導体装置
の変更例２の動作を示す信号波形図である。
の変更例２の動作を示す信号波形図である。
【図３３】 図３２に示すビット線分離指示信号発生部
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図３４】 この発明の実施の形態３に従う半導体装置
の第３の変更例の要部の構成を概略的に示す図である。
の第３の変更例の要部の構成を概略的に示す図である。
【図３５】 図３４に示す制御信号を発生する部分の構
成を概略的に示す図である。
成を概略的に示す図である。
【図３６】 図３２に示す動作波形を実現する部分の構
成を概略的に示す図である。
成を概略的に示す図である。
【図３７】 この発明の実施の形態３に従う半導体装置
の変更例４の要部の構成を概略的に示す図である。
の変更例４の要部の構成を概略的に示す図である。
１ 半導体装置、１ａ 内部回路、１ｂ テストモード
指示信号発生回路、１ｃ テストモード設定信号発生回
路、１ｄ 内部電源回路、１ｅ テストモード設定回
路、１ｂａ テストモード活性化回路、１ｂｂ テスト
モードレジスタ回路、１２ａ トライステートインバー
タバッファ、１２ｂ，１２ｃ，１２ｄ，１２ｅ インバ
ータ、１２ｆ ＭＯＳトランジスタ、１２ｇ キャパシ
タ、１４ａトライステートインバータバッファ、１４
ｂ，１４ｃ，１４ｄ，１４ｅ インバータ、１４ｆ ｐ
チャネルＭＯＳトランジスタ、１４ｇ キャパシタ、１
２Ｈリセットレジスタ、１４ Ｌリセットレジスタ、２
１ａ チューニングモード設定信号発生回路、２１ｂ
チューニング信号発生回路、２１ｃ チューニング信号
線、２１ｅ 別テストモード指示信号発生回路、２１ｆ
別テストモード設定信号発生回路、１ａａ トリマブ
ル基準電圧発生回路、５０ａ，５０ｂ メモリアレイ、
５２ センスアンプ帯、５４ａ，５４ｂ ビット線分離
回路、５６ａ，５６ｂ 行デコーダ、６２ 高電圧発生
回路、６４ センス電源回路、６６周辺電源回路、ＳＡ
センスアンプ、７０ 切換回路、７２ センス電源
線、ＢＩＧａ，ＢＩＧｂ ビット線分離ゲート、７１
ビット線分離指示信号伝達線、７０ａ，７０ｂ スイッ
チングトランジスタ、７０ｃ センス駆動線、７０ｄセ
ンス電源線、７０ｘ，７０ｙ，７０ｚ スイッチングト
ランジスタ、ＭＡ♯０〜ＭＡ♯３ メモリアレイ、ＳＡ
Ｂ♯０〜ＳＡＢ♯２ センスアンプ帯、ＳＷＣ♯０〜Ｓ
ＷＣ♯２ 切換回路。
指示信号発生回路、１ｃ テストモード設定信号発生回
路、１ｄ 内部電源回路、１ｅ テストモード設定回
路、１ｂａ テストモード活性化回路、１ｂｂ テスト
モードレジスタ回路、１２ａ トライステートインバー
タバッファ、１２ｂ，１２ｃ，１２ｄ，１２ｅ インバ
ータ、１２ｆ ＭＯＳトランジスタ、１２ｇ キャパシ
タ、１４ａトライステートインバータバッファ、１４
ｂ，１４ｃ，１４ｄ，１４ｅ インバータ、１４ｆ ｐ
チャネルＭＯＳトランジスタ、１４ｇ キャパシタ、１
２Ｈリセットレジスタ、１４ Ｌリセットレジスタ、２
１ａ チューニングモード設定信号発生回路、２１ｂ
チューニング信号発生回路、２１ｃ チューニング信号
線、２１ｅ 別テストモード指示信号発生回路、２１ｆ
別テストモード設定信号発生回路、１ａａ トリマブ
ル基準電圧発生回路、５０ａ，５０ｂ メモリアレイ、
５２ センスアンプ帯、５４ａ，５４ｂ ビット線分離
回路、５６ａ，５６ｂ 行デコーダ、６２ 高電圧発生
回路、６４ センス電源回路、６６周辺電源回路、ＳＡ
センスアンプ、７０ 切換回路、７２ センス電源
線、ＢＩＧａ，ＢＩＧｂ ビット線分離ゲート、７１
ビット線分離指示信号伝達線、７０ａ，７０ｂ スイッ
チングトランジスタ、７０ｃ センス駆動線、７０ｄセ
ンス電源線、７０ｘ，７０ｙ，７０ｚ スイッチングト
ランジスタ、ＭＡ♯０〜ＭＡ♯３ メモリアレイ、ＳＡ
Ｂ♯０〜ＳＡＢ♯２ センスアンプ帯、ＳＷＣ♯０〜Ｓ
ＷＣ♯２ 切換回路。
Claims (13)
- 【請求項１】 複数のテストモードで動作可能な半導体
装置であって、 外部からのテストモード指示に応答して第１および第２
の内部テストモード指示信号を発生するための手段、 前記第１の内部テストモード指示信号に応答して外部か
らのアドレス信号を取込み、テストアドレス信号を発生
するための手段、および前記第２の内部テストモード指
示信号と前記テストアドレス信号とに従って前記複数の
テストモードのうちの前記テストアドレス信号により指
定されるテストモードを活性化するためのテストモード
選択信号を発生するためのテストモード活性化手段を備
え、 前記テストアドレス信号発生手段は、前記複数のテスト
モードのいずれかを設定する状態と異なる状態に前記テ
ストアドレス信号を初期設定する手段を含む、半導体装
置。 - 【請求項２】 前記テストアドレス信号発生手段は、互
いに異なる論理レベルの信号出力状態に初期設定される
複数のラッチを含む、請求項１記載の半導体装置。 - 【請求項３】 前記テストアドレス信号発生手段は、前
記複数のテストモード各々に対応して設けられる複数の
デコード回路を含み、 前記複数のデコード回路の各々は、前記複数のラッチの
うち、対応のテストモードが活性化されるときのテスト
アドレス信号の状態と異なる状態に初期設定されるラッ
チの出力信号を受ける、請求項２記載の半導体装置。 - 【請求項４】 前記複数のラッチの各々は、相補信号を
出力する手段を含む、請求項２記載の半導体装置。 - 【請求項５】 チューニングモード指示信号に応答して
活性化され、所定の回路ノード間を短絡するためのチュ
ーニング信号をチューニング信号線上に伝達するチュー
ニング信号発生手段、およびテストモード指示信号に応
答して、前記チューニング信号線上に前記テストモード
指示信号が指定するテストモードを活性化するための信
号を出力するテストモード活性化手段を備える、半導体
装置。 - 【請求項６】 前記チューニング信号線上の信号に応答
して、前記指定されたテストモードに前記半導体装置を
置くためのテストモード設定信号を出力する手段をさら
に備える、請求項５記載の半導体装置。 - 【請求項７】 内部回路ノードの電圧をチューニングす
るためのチューニング信号を伝達する信号線を、前記チ
ューニングモードと異なるテストモードを設定するため
の信号線としても利用するようにしたことを特徴とす
る、半導体装置。 - 【請求項８】 行列状に配列される複数のメモリセルを
含むメモリアレイ、 前記メモリセル各列に対応して設けられ、各々に対応の
列のメモリセルが接続する複数のビット線対、 前記ビット線対に対応して設けられかつ各々がセンス駆
動ノード上の電圧に従って活性化され、活性化時対応の
ビット線対の電位を差動増幅する複数のセンスアンプ、 前記センスアンプの電源電圧を発生するセンス電源、 前記電源電圧と異なるレベルの内部電圧を内部で発生す
る手段、およびテストモード指示信号の活性化に応答し
て、前記センス駆動ノードに前記内部電圧を伝達する手
段を備える、半導体装置。 - 【請求項９】 前記内部電圧は前記電源電圧よりも高い
電圧である、請求項８記載の半導体装置。 - 【請求項１０】 各前記センスアンプと対応のビット線
対との間に設けられ、ビット線分離指示信号の活性化に
応答して前記センスアンプと対応のビット線対とを切離
すビット線分離ゲートをさらに備え、 前記ビット線分離指示信号は非活性化時前記内部電圧レ
ベルに保持され、 前記伝達手段は、前記ビット線分離指示信号を前記セン
ス駆動ノードへ伝達する手段を含む、請求項８記載の半
導体装置。 - 【請求項１１】 前記メモリアレイの各メモリセル行に
対応して設けられ、各々に対応の行のメモリセルが接続
する複数のワード線、および、前記テストモード指示信
号に応答して、前記複数のワード線を非選択状態に保持
するための制御手段をさらに備える、請求項８記載の半
導体装置。 - 【請求項１２】 前記伝達手段は、前記複数のセンスア
ンプに共通に設けられ、前記センス電源からの電圧を伝
達するための第１の電源線、 前記複数のセンスアンプに共通に設けられかつ前記複数
のセンスアンプのセンス駆動ノードに結合される第２の
電源線と、 センスアンプ活性化信号に応答して前記第１および第２
の電源線を結合する第１の素子と、 前記テストモード指示信号に応答して、前記第１の電源
線を前記センス電源から切離しかつ前記ビット線分離指
示信号伝達線を前記第２の電源線へ接続する切換手段と
を含む、請求項１０記載の半導体装置。 - 【請求項１３】 前記切換手段は、前記複数のセンスア
ンプが整列するセンスアンプ帯外部に、前記センスアン
プ帯と整列して配置される、請求項１２記載の半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10163746A JPH11353900A (ja) | 1998-06-11 | 1998-06-11 | 半導体装置 |
| US09/226,155 US6333879B1 (en) | 1998-06-11 | 1999-01-07 | Semiconductor device operable in a plurality of test operation modes |
| US09/986,883 US6424142B1 (en) | 1998-06-11 | 2001-11-13 | Semiconductor device operable in a plurality of test operation modes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10163746A JPH11353900A (ja) | 1998-06-11 | 1998-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11353900A true JPH11353900A (ja) | 1999-12-24 |
Family
ID=15779908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10163746A Withdrawn JPH11353900A (ja) | 1998-06-11 | 1998-06-11 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6333879B1 (ja) |
| JP (1) | JPH11353900A (ja) |
Cited By (3)
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| KR100878301B1 (ko) * | 2007-05-10 | 2009-01-13 | 주식회사 하이닉스반도체 | 다중 테스트 모드를 지원하는 테스트 회로 |
| KR100916009B1 (ko) * | 2007-06-26 | 2009-09-10 | 삼성전자주식회사 | 반도체 메모리 장치의 테스트 회로 및 테스트 방법 |
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