KR100399893B1 - 아날로그 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 공정기간을 단축시키고 집적도를 향상시키도록 한 아날로그 소자의 제조 방법에 관한 것으로, 이를 위한 본 발명은 반도체 기판에 소자간 격리를 위한 필드산화막을 형성하는 단계, 상기 반도체 기판 상에 제 1 폴리실리콘막, 유전막, 제 2 폴리실리콘막을 순차적으로 형성하는 단계, 상기 제 2 폴리실리콘막을 선택적으로 패터닝하여 상기 필드산화막 상부의 상기 유전막 상에 소정 간격을 두고 배치되는 캐패시터의 제 2 전극과 폴리실리콘저항을 동시에 형성하는 단계, 상기 제 2 폴리실리콘막 식각후 드러난 상기 유전막을 선택적으로 패터닝하여 상기 캐패시터의 제 2 전극과 폴리실리콘저항 하부에만 잔류시키는 단계, 및 상기 유전막 식각후 드러난 상기 제 1 폴리실리콘막을 선택적으로 패터닝하여, 상기 캐패시터의 제 2 전극 및 상기 유전막과 더불어 캐패시터를 형성하는 캐패시터의 제1전극을 형성함과 동시에 상기 반도체 기판 상에 게이트전극을 형성하고, 상기 캐패시터와의 단차가 발생하지 않도록 상기 폴리실리콘저항의 하부에 제1 폴리실리콘막을 잔류시키는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 폴리실리콘 저항을 구비하는 아날로그 소자의 제조 방법에 관한 것이다.
최근에 아날로그 소자의 제조에 있어서, 폴리실리콘을 캐패시터로 사용하면서 동시에 폴리실리콘을 저항으로 사용하고 있다. 그러나, 디지탈 소자와는 달리 폴리실리콘을 3층으로 사용함에 따라 주문형 반도체 소자(Application Specific Integrated Cicruit; ASIC)의 제조시 제조 기간이 길고 단차가 심하게 발생되어 집적화를 구현하는데 어려움이 있다.
도 1a 내지 도 1d는 종래기술에 따른 아날로그 소자의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 트랜지스터간의 절연을 위한 필드산화막(12)을 형성하고, 전면에 제 1 폴리실리콘을 증착한 후 선택적으로 패터닝하여 필드산화막(12)상에 캐패시터의 제 1 전극(13)을 형성한다.
도 1b에 도시된 바와 같이, 캐패시터의 제 1 전극(13)상에 유전막(14)을 형성하고, 유전막(14)을 포함한 전면에 제 2 폴리실리콘을 증착한 후, 제 2 폴리실리콘을 선택적으로 패터닝하여 반도체 기판(11)상에 트랜지스터의 게이트전극(15a)을 형성함과 동시에 유전막(14)상에 캐패시터의 제 2 전극(15b)을 형성한다.
전면에 텅스텐실리사이드막을 형성한 후 선택적으로 패터닝하여 게이트전극 (15a)의 상면과 캐패시터의 제 2 전극(15b)의 상면에 텅스텐실리사이드막(16a,16b)을 형성한다.
계속해서, 게이트전극(15a)을 마스크로 이용한 불순물 이온주입으로 반도체기판(11)에 트랜지스터의 LDD(Lightly Doped Draing) 영역을 형성하고, 전면에 측벽용 절연막을 증착한 후 에치백(Etchback)하여 게이트전극(15a)의 양측벽에 접하는 측벽스페이서(17)를 형성한다.
게이트전극(15a)과 측벽스페이서(17)를 마스크로 이용한 고농도 불순물 이온주입으로 LDD 구조의 소스/드레인 영역(18)을 형성한다.
도 1c에 도시된 바와 같이, 전면에 제 1 층간절연막(19a)을 형성하고, 제 1 층간절연막(19a)상에 제 3 폴리실리콘을 증착한 후 이온주입방법이나 도핑방법을 이용하여 저항의 목표값을 설정하고, 제 3 폴리실리콘을 선택적으로 패터닝하여 폴리실리콘 저항(20)을 형성한다. 이 때, 폴리실리콘 저항(20)은 제 1 층간절연막(19a)의 소정 부분상에 형성되며 후속 금속전극을 형성하기 위해 캐패시터와 오버랩되지 않는다.
도 1d에 도시된 바와 같이, 폴리실리콘저항(20)을 포함한 전면에 제 2 층간절연막(19b)을 형성한 후, 제 2 층간절연막(19b)과 제 1 층간절연막(19a)을 습식식각 및 건식식각으로 선택적으로 패터닝하여 트랜지스터의 소스/드레인 영역(18), 캐패시터의 제 2 전극(15b), 폴리실리콘저항(20)의 소정 부분이 노출되는 금속전극용 콘택홀을 형성한다. 계속해서, 콘택홀을 통해 소스/드레인 영역(18)에 접속되는 금속전극(21)을 형성한다.
상술한 것처럼, 종래기술은 3층의 폴리실리콘을 이용하기 때문에 공정 기간이 길고, 금속전극 형성전의 폴리실리콘 적층 공정동안 단차가 심하게 발생되는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 공정 기간을 단축시키고 적층 공정으로 인한 심한 단차를 방지하는데 적합한 아날로그 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 아날로그 소자의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 아날로그 소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33a : 게이트전극 33b : 캐패시터의 제 1 전극
34a, 34b, 34c : 텅스텐실리사이드막 35a ,35b : 유전막
36a : 캐패시터의 제 2 전극 36b : 폴리실리콘 저항
37a : LDD 영역 37b : 소스/드레인 영역
38 : 측벽스페이서 39 : 층간절연막
40 : 금속전극
상기의 목적을 달성하기 위한 본 발명의 아날로그 소자의 제조 방법은 반도체 기판에 소자간 격리를 위한 필드산화막을 형성하는 단계, 상기 반도체 기판 상에 제 1 폴리실리콘막, 유전막, 제 2 폴리실리콘막을 순차적으로 형성하는 단계, 상기 제 2 폴리실리콘막을 선택적으로 패터닝하여 상기 필드산화막 상부의 상기 유전막 상에 소정 간격을 두고 배치되는 캐패시터의 제 2 전극과 폴리실리콘저항을 동시에 형성하는 단계, 상기 제 2 폴리실리콘막 식각후 드러난 상기 유전막을 선택적으로 패터닝하여 상기 캐패시터의 제 2 전극과 폴리실리콘저항 하부에만 잔류시키는 단계, 및 상기 유전막 식각후 드러난 상기 제 1 폴리실리콘막을 선택적으로 패터닝하여, 상기 캐패시터의 제 2 전극 및 상기 유전막과 더불어 캐패시터를 형성하는 캐패시터의 제1전극을 형성함과 동시에 상기 반도체 기판 상에 게이트전극을 형성하고, 상기 캐패시터와의 단차가 발생하지 않도록 상기 폴리실리콘저항의 하부에 제1 폴리실리콘막을 잔류시키는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 아날로그 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31)에 소자간 격리를 위한 필드산화막(32)을 형성하고, 반도체 기판(31)상에 제 1 폴리실리콘(33), 텅스텐실리사이드막(34), 유전막(35), 제 2 폴리실리콘(36)을 순차적으로 형성한다.
이 때, 제 1 폴리실리콘(33)은 트랜지스터의 게이트전극, 캐패시터의 제 1 전극으로 이용되며, 제 2 폴리실리콘은 캐패시터의 제 2 전극과 폴리실리콘저항으로 이용된다. 그리고, 제 1 폴리실리콘(33)은 도핑되어 있고, 텅스텐실리사이드막 (34)을 형성한 후 후속 마스크 작업시 텅스텐실리사이드막의 난반사를 방지하기 위한 반사방지막을 형성할 수 있다.
도 2b에 도시된 바와 같이, 제 2 폴리실리콘(36)상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 패터닝하여 후속 폴리실리콘저항이 형성될 부분을 노출시킨 다음, 패터닝된 감광막을 마스크로 이용한 불순물 이온주입 또는 불순물 도핑을 실시한다. 이와 같이, 이온주입 또는 도핑을 실시하여 폴리실리콘저항의 목표값을 설정한다.
한편, 폴리실리콘저항과 캐패시터의 제 2 전극이 형성될 부분에 동시에 불순물을 도핑시킬 수 있으며, 폴리실리콘저항이 형성될 부분에는 이온주입법을 이용하고 캐패시터의 제 2 전극이 형성될 부분에는 도핑법을 이용할 수 있다.
만약, 캐패시터의 제 2 전극으로 이용되는 제 2 폴리실리콘과 폴리실리콘저항으로 이용되는 제 2 폴리실리콘의 저항이 동일하면 폴리실리콘저항으로 사용될영역에 대한 마스크 공정 및 이온주입 공정 또는 도핑 공정을 실시하지 않아도 된다.
계속해서, 제 2 폴리실리콘(36)을 선택적으로 식각하여 캐패시터의 제 2 전극(36a)과 폴리실리콘저항(36b)을 형성한 다음, 유전막(35)을 선택적으로 패터닝하여 캐패시터의 제 2 전극(36a)과 폴리실리콘저항(36b)의 하부에 유전막(35a, 35b)을 잔류시킨다.
이 때, 트랜지스터가 형성될 부분에는 유전막(35)이 잔류하지 않는다.
도 2c에 도시된 바와 같이, 전면에 텅스텐실리사이드막과 제 1 폴리실리콘을 패터닝하기 위한 마스크 및 식각 공정을 실시하고, 마스크를 이용하여 텅스텐실리사이드막(34)과 제 1 폴리실리콘(33)을 선택적으로 식각하여 트랜지스터의 게이트전극(33a)과 캐패시터의 제 1 전극(33b)을 형성한다. 이 때, 게이트전극(33a)과 캐패시터의 제 1 전극(33b)상에는 텅스텐실리사이드막(34a, 34b)이 각각 형성된다.
이러한 게이트전극(33a)과 캐패시터의 제 1 전극(33b) 형성시, 폴리실리콘저항(36b)의 하부에도 유전막(35b), 텅스텐실리사이드막(34c), 제 1 폴리실리콘(33c)이 잔류한다.
계속해서, 트랜지스터 영역에만 저농도 불순물 이온주입을 실시하여 게이트전극(33a)을 LDD 영역(37a)을 형성하고, 게이트전극(33a)의 양측벽에 접하는 측벽스페이서(38)를 형성한 다음, 고농도 불순물 이온주입을 실시하여 LDD 영역(37a)에 접하는 소스/드레인 영역(37b)을 형성한다.
도 2d에 도시된 바와 같이, 전면에 층간절연막(39)을 형성한 후, 층간절연막을 선택적으로 습식식각 및 건식식각하여 소스/드레인 영역(37b), 캐패시터의 제 2 전극(36a), 폴리실리콘저항(36b)의 소정 부분이 노출되는 금속전극용 콘택홀을 형성한다.
계속해서, 콘택홀에 금속을 형성한 후 선택적으로 패터닝하여 금속전극(40)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 아날로그 소자의 제조 방법은 2층의 폴리실리콘을 이용하여 게이트전극, 캐패시터의 제 1,2 전극, 폴리실리콘저항을 형성하므로 공정수를 크게 감소시키고 다층 금속배선 적용시 우수한 평탄도를 구현할 수 있는 효과가 있다.
Claims (6)
- 아날로그 소자의 제조 방법에 있어서,반도체 기판에 소자간 격리를 위한 필드산화막을 형성하는 단계;상기 반도체 기판 상에 제 1 폴리실리콘막, 유전막, 제 2 폴리실리콘막을 순차적으로 형성하는 단계;상기 제 2 폴리실리콘막을 선택적으로 패터닝하여 상기 필드산화막 상부의 상기 유전막 상에 소정 간격을 두고 배치되는 캐패시터의 제 2 전극과 폴리실리콘저항을 동시에 형성하는 단계;상기 제 2 폴리실리콘막 식각후 드러난 상기 유전막을 선택적으로 패터닝하여 상기 캐패시터의 제 2 전극과 폴리실리콘저항 하부에만 잔류시키는 단계; 및상기 유전막 식각후 드러난 상기 제 1 폴리실리콘막을 선택적으로 패터닝하여, 상기 캐패시터의 제 2 전극 및 상기 유전막과 더불어 캐패시터를 형성하는 캐패시터의 제1전극을 형성함과 동시에 상기 반도체 기판 상에 게이트전극을 형성하고, 상기 캐패시터와의 단차가 발생하지 않도록 상기 폴리실리콘저항의 하부에 제1 폴리실리콘막을 잔류시키는 단계를 포함하여 이루어짐을 특징으로 하는 아날로그 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 폴리실리콘막을 형성한 후,상기 제 2 폴리실리콘막에 불순물을 도핑시키는 단계를 더 포함하는 것을 특징으로 하는 아날로그 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 폴리실리콘막을 형성한 후,상기 제 2 폴리실리콘막 중 상기 캐패시터의 제 2 전극에 형성될 부분에 불순물을 도핑시키고 상기 폴리실리콘저항이 형성될 부분에 불순물을 이온주입시키는 단계를 더 포함하는 것을 특징으로 하는 아날로그 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘막을 형성한 후,상기 제 1 폴리실리콘막상에 텅스텐실리사이드막을 형성하는 단계; 및상기 텅스텐실리사이드막상에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 아날로그 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트전극을 형성한 후,상기 게이트전극의 하부에 LDD영역을 형성하는 단계;상기 게이트전극의 양측벽에 접하는 측벽스페이서를 형성하는 단계; 및상기 LDD 영역에 접하는 소스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 아날로그 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트전극과 캐패시터의 제 1 전극을 형성한 후,상기 반도체기판의 전면에 층간절연막을 형성하는 단계;상기 층간절연막을 습식식각 및 건식식각으로 패터닝하여 금속전극용 콘택홀을 형성하는 단계; 및상기 콘택홀을 포함한 전면에 금속을 형성하는 단계; 및상기 금속을 선택적으로 패터닝하여 상기 반도체기판, 캐패시터의 제 2 전극 및 폴리실리콘저항에 접속되는 금속전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 아날로그 소자의 제조 방법.
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