KR100358144B1 - 아날로그 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 더블 폴리실리콘 공정시 폴리실리콘저항 상부의 유전막의 과도식각으로 인한 제 2 폴리실리콘 잔막상에 실리사이드막이 형성되는 것을 방지하도록 한 아날로그 소자의 제조 방법에 관한 것으로, 실리반도체기판상에 제 1 폴리실리콘, 유전막을 순차적으로 형성하는 단계, 상기 유전막과 제 1 폴리실리콘을 선택적으로 식각하여 폴리실리콘저항과 유전막패턴의 적층막을 형성하는 단계, 상기 반도체기판의 전면에 제 2 폴리실리콘을 형성하는 단계, 상기 제 2 폴리실리콘을 선택적으로 식각하여 상기 반도체 기판상에 게이트전극을 형성하는 단계, 상기 게이트전극상에 제 1 실리사이드막을 형성하는 단계, 상기 게이트전극을 포함한 전면에 층간절연막을 형성하는 단계, 상기 층간절연막과 유전막패턴을 선택적으로 식각하여 상기 폴리실리콘저항의 소정 부분만을 노출시키는 단계, 및 상기 노출된 폴리실리콘저항상에 제 2 실리사이드막을 형성하는 단계 를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고폴리실리콘저항을 구비하는 아날로그 소자의 제조 방법에 관한 것이다.
최근에, 아날로그 소자(Analog device)의 제조에 있어서, 제 1 폴리실리콘을 캐패시터(Capacitor)의 제 1 전극으로 사용하면서 동시에 폴리실리콘을 저항 (Resistor)으로 사용하고, 제 2 폴리시리콘을 게이트전극과 캐패시터의 제 2 전극으로 사용하는 더블 폴리실리콘(Double polysilicon) 공정이 이루어지고 있다.
도 1a 내지 도 1b는 종래기술에 따른 아날로그 소자의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 소자간 격리를 위한 필드산화막(12)을 형성하고, 반도체기판(11)을 포함한 전면에 제 1 폴리실리콘(13), ONO(Oxide Nitride Oxide)(14)을 순차적으로 증착한다.
계속해서, ONO(14) 상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 ONO(14), 제 1 폴리실리콘(13)을 식각하여 필드산화막(12) 상부에 제 1 폴리실리콘패턴 즉, 폴리실리콘저항(13)과 ONO(14)의 적층 구조를 형성한다. 이하, 도면부호 13은 폴리실리콘저항이라 한다.
계속해서, 반도체기판(11)상에 트랜지스터의 게이트산화막(15a)을 형성한 후, 반도체기판(11)의 전면에 제 2 폴리실리콘을 증착한다. 이 때, 통상적으로 게이트산화막(15a)을 형성하기 전에 이루어지는 전세정(Precleaning)이나 게이트산화시 폴리실리콘저항(13)의 측면에 기생산화막(15b)이 형성된다. 계속해서, 제 2 폴리실리콘을 선택적으로 식각하여 게이트산화막(15a)상에 게이트전극(16a)을 형성한다. 이 때, 제 2 폴리실리콘 식각시 폴리실리콘저항(13)의 주변에 측벽형태의 제 2 폴리실리콘 잔막(16b)이 형성된다.
계속해서, 통상적인 트랜지스터 제조 공정을 실시하여, LDD(Lightly Doped Drain) 구조(17a)의 소스/드레인(17b), 측벽스페이서(18)를 형성한다.
도 1b에 도시된 바와 같이, 게이트전극(16a)과 소스/드레인(17b)의 표면에 실리사이드막(19a)을 형성한 후, 폴리실리콘저항(13)의 표면에도 실리사이드막 (19b)을 형성한다.
이러한 실리사이드막(19a,19b) 형성시, 트랜지스터 상부에서는 통상적인 금속막 증착 및 열처리로 이루어지고, 도 2에 도시된 것처럼, 폴리실리콘저항(13)상에는 층간절연막(100)을 증착 및 선택적으로 식각하여 실리사이드막이 형성될 폴리실리콘저항(13)의 표면이 모두 드러나도록 한 다음, 폴리실리콘저항(13)상에 잔류하는 ONO(14)를 완전히 제거하기 위해 과도식각을 실시한다. 그리고, 노출된 폴리실리콘저항(13)의 실리사이드막 형성 영역에 실리사이드막(19b)을 형성하는데, 이 때 ONO(14)의 과도식각으로 노출되는 폴리실리콘잔막(16b)상에도 실리사이드막 (19c)이 형성된다.
후속 공정으로 전면에 층간절연막(20)을 형성한 후, 층간절연막(20)을 선택적으로 식각하여 금속배선용 콘택홀을 형성하고, 콘택홀을 통해 소스/드레인(17b)과 폴리실리콘저항(13)에 접속되는 금속배선(21)을 형성한다.
그러나, 상술한 종래기술에서는 폴리실리콘저항(13)상의 ONO(14)를 완전히 제거하기 위해 과도식각을 실시함에 따라 폴리실리콘저항(13)과 폴리실리콘저항 (13)의 주변에 생성된 제 2 폴리실리콘잔막(16b)상에 모두 실리사이드막이 형성되어 두 폴리실리콘간 숏트(Shotrt)가 발생되거나, 제 2 폴리실리콘잔막(16b)이 기생저항으로 작용하여 폴실리콘저항(13)의 실제 저항값과 차이가 발생하는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 폴리실리콘 잔막으로 인한 저항값의 변화를 방지하고, 폴리실리콘간 유전막의 손실에 따른 숏트를 방지하는데 적합한 폴리실리콘저항의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 아날로그 소자의 제조 방법을 도시한 도면,
도 2는 종래기술에 따른 실리사이드막을 형성하기 위한 폴리실리콘저항의 표면이 노출된 상태를 도시한 평면도,
도 3은 본 발명의 실시예에 따라 제조된 아날로그 소자를 도시한 도면,
도 4는 본 발명의 실시예에 따른 실리사이드막을 형성하기 위한 폴리실리콘저항의 표면이 노출된 상태를 도시한 평면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 폴리실리콘저항 34 : ONO
35a : 게이트산화막 35b : 기생산화막
36a : 게이트전극 36b : 제 2 폴리실리콘 잔막
37a : LDD 영역 37b : 소스/드레인
38 : 측벽스페이서 39a,39b : 실리사이드막
40 : 층간절연막 41 : 금속배선
상기의 목적을 달성하기 위한 본 발명의 아날로그 소자의 제조 방법은 반도체기판상에 제 1 폴리실리콘, 유전막을 순차적으로 형성하는 단계, 상기 유전막과 제 1 폴리실리콘을 선택적으로 식각하여 폴리실리콘저항과 유전막패턴의 적층막을형성하는 단계, 상기 반도체기판의 전면에 제 2 폴리실리콘을 형성하는 단계, 상기 제 2 폴리실리콘을 선택적으로 식각하여 상기 반도체 기판상에 게이트전극을 형성하는 단계, 상기 게이트전극상에 제 1 실리사이드막을 형성하는 단계, 상기 게이트전극을 포함한 전면에 층간절연막을 형성하는 단계, 상기 층간절연막과 유전막패턴을 선택적으로 식각하여 상기 폴리실리콘저항의 소정 부분만을 노출시키는 단계, 및 상기 노출된 폴리실리콘저항상에 제 2 실리사이드막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 아날로그 소자의 제조 방법을 도시한 도면으로서, 실리사이드막 형성전의 공정은 통상의 기술과 동일하게 진행한다.
도 3을 참조하여 본 발명의 실시예에 따른 아날로그 소자의 제조 방법을 설명하면, 반도체기판(31)에 소자간 격리를 위한 필드산화막(32)을 형성하고, 필드산화막(32)상에 제 1 폴리실리콘으로 이루어진 폴리실리콘저항(33)과 유전막인 ONO(34)의 적층 구조를 형성한다.
계속해서, 반도체기판(31)상에 트랜지스터의 게이트산화막(35a)을 형성한 후, 게이트산화막(35a)상에 제 2 폴리실리콘으로 이루어진 게이트전극(36a)을 형성한다. 이 때, 통상과 동일하게 게이트산화막(35a) 형성시, 폴리실리콘저항(33)의 측면에 기생산화막(35b)이 형성되고, 폴리실리콘저항(33)의 주변에 제 2 폴리실리콘 잔막(36b)이 형성된다. 계속해서, 통상적인 LDD 구조(37a)의 소스/드레인(37b),측벽 스페이서(38)를 형성한다.
다음으로, 게이트전극(36a)과 소스/드레인(37b)의 표면에 실리사이드막(39a)을 형성한 후, 폴리실리콘저항(33)의 표면에도 실리사이드막(39b)을 형성한다.
이러한 실리사이드막(39a,39b) 형성시, 트랜지스터 상부에서는 통상적인 금속막 증착 및 열처리로 이루어지고, 도 4에 도시된 것처럼, 폴리실리콘저항(33)상에는 층간절연막(200)을 증착 및 선택적으로 식각하여 폴리실리콘저항(33)의 표면 중 실리사이드막(39b)이 형성될 부분만큼의 크기를 갖고 드러나도록 한다. 즉, 폴리실리콘(33)의 소정 부분이 모두 드러나지 않도록 하며, 폴리실리콘저항(33)상에 잔류하는 ONO(34)를 소정 폭만큼 제거한다.
이처럼, 실리사이드막(39b)이 형성될 부분만 소폭 오픈시키고, 폴리실리콘저항(33)상에 ONO(34)를 잔류시킴에 따라 실리사이드막(39b) 형성시 제 2 폴리실리콘 잔막(36b)상에 실리사이드막이 형성되는 것을 방지할 수 있다.
후속 공정으로 전면에 층간절연막(40)을 형성한 후, 층간절연막(40)을 선택적으로 식각하여 금속배선용 콘택홀을 형성하고, 콘택홀을 통해 소스/드레인(37b)과 폴리실리콘저항(33)에 접속되는 금속배선(41)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 아날로그 소자의 제조 방법은 폴리실리콘저항과 제 2 폴리실리콘 잔막의 쇼트로 인한 기생저항 성분을 제거하므로써 폴리실리콘저항의 저항값 변화를 방지할 수 있는 효과가 있다.
Claims (5)
- 아날로그 소자의 제조 방법에 있어서,반도체기판상에 제 1 폴리실리콘, 유전막을 순차적으로 형성하는 단계;상기 유전막과 제 1 폴리실리콘을 선택적으로 식각하여 폴리실리콘저항과 유전막패턴의 적층막을 형성하는 단계;상기 반도체기판의 전면에 제 2 폴리실리콘을 형성하는 단계;상기 제 2 폴리실리콘을 선택적으로 식각하여 상기 반도체 기판상에 게이트전극을 형성하는 단계;상기 게이트전극상에 제 1 실리사이드막을 형성하는 단계;상기 게이트전극을 포함한 전면에 층간절연막을 형성하는 단계;상기 층간절연막과 유전막패턴을 선택적으로 식각하여 상기 폴리실리콘저항의 소정 부분만을 노출시키는 단계; 및상기 노출된 폴리실리콘저항상에 제 2 실리사이드막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 아날로그 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘저항의 소정 부분을 노출시키는 단계는,상기 층간절연막상에 감광막을 도포하고 노광 및 현상으로 패터닝하는 단계;상기 패터닝된 감광막을 마스크로 이용하여 상기 층간절연막과 유전막패턴을 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 아날로그 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 실리사이드막 형성후,상기 제 2 실리사이드막과 제 1 실리사이드막에 접속되는 금속배선을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 아날로그 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 제 2 실리사이드막은 동일한 실리사이드막인 것을 특징으로 하는 아날로그 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 실리사이드막 형성후,상기 폴리실리콘저항상에 상기 유전막패턴의 소정 부분이 잔류하는 것을 특징으로 하는 아날로그 소자의 제조 방법.
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2000
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