KR100249157B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 이중 핀 현상 및 핀 깨짐 현상을 방지하고 커패시터의 용량을 증대시키기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 기판상에 게이트 절연막을 형성하는 단계, 게이트 절연막상에 캡 게이트 절연막과 절연막 측벽을 구비한 게이트 전극을 형성하는 단계, 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계, 게이트 전극을 포함한 전면에 차례로 제 1, 제 2, 제 3 절연막을 형성하는 단계, 제 1, 제 2, 제 3 절연막을 패터닝하여 스토리지 노드 콘택홀을 형성하는 단계, 전면에 제 1 도전층과 제 4 절연막을 형성하는 단계, 제 4 절연막을 스토리지 콘택홀 상측에만 제거되도록 패터닝하는 단계, 전면에 제 2 도전층과 제 5 절연막을 형성하는 단계, 제 1, 제 2 도전층과 제 4, 제 5 절연막을 패터닝하고 제 3, 제 4, 제 5 절연막을 제거하여 스토리지 노드를 형성하는 단계, 스토리지 노드 표면상에 유전체막을 형성하는 단계와 유전체막상에 플레이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 제조 방법{Method for fabricating of semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 커패시터의 용량을 증대시키는 반도체 소자의 제조 방법에 관한 것이다.
첨부된 도면을 참조하여 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래 기술에 따른 핀 커패시터의 제조 방법을 나타내는 공정 단면도이다.
종래 기술에 따른 핀(Fin) 커패시터는 도 1a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(11)상에 초기 산화막, 제 1 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 상기 격리 영역 상측 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 질화막과 초기 산화막을 선택적으로 식각하고 제 1 감광막을 제거한다 이어 상기 제 1 질화막을 마스크로 이용하여 전면에 열을 가하므로 상기 격리 영역에 필드 산화막(12)을 형성한 다음, 상기 제 1 질화막과 초기 산화막을 제거한다.
도 1b에서와 같이, 상기 반도체 기판(11)을 열산화하여 게이트 산화막(13)을 형성한 다음, 전면에 제 1 다결정 실리콘, 제 1 산화막과 제 2 감광막을 차례로 형성하고, 상기 제 2 감광막을 게이트가 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 제 1 산화막과 제 1 다결정 실리콘을 식각함으로 캡 게이트 산화막(14)과 게이트 전극(15)을 형성하고 상기 제 2 감광막을 제거한다.
이어 상기 게이트 전극(15)을 마스크로 이용하여 전면에 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 상기 게이트 전극(15) 양측의 반도체 기판(11)내에 불순물 영역(16)을 형성한다.
그리고 상기 캡 게이트 산화막(14)을 포함한 전면에 제 1 질화막을 증착하고 에치백하여 상기 캡 게이트 산화막(14)과 게이트전극(15) 양측에 제 1 질화막 측벽(17)을 형성한다.
도 1c에서와 같이, 상기 캡 게이트 산화막(14)을 포함한 전면에 제 2 산화막(18), 제 2 질화막(19), 제 3 산화막(20)과 제 3 감광막(21)을 차례로 형성한다.
그리고 상기 제 3 감광막(21)을 커패시터의 스토리지 노드 콘택홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막(21)을 마스크로 이용하여 상기 게이트 산화막(13), 제 3 산화막(20), 제 2 질화막(19)과 제 2 산화막(18)을 선택적 식각함으로 콘택홀을 형성한다.
도 1d에서와 같이, 상기 제 3 감광막(21)을 제거한 다음, 상기 제 3 산화막(20)을 포함한 전면에 제 1 다결정 실리콘(22), 제 4 산화막(23)과 제 4 감광막(24)을 차례로 형성하고, 상기 제 4 감광막(24)을 상기 콘택홀 상측에 커패시터의 스토리지 노드 비아홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막(24)을 마스크로 이용하여 상기 제 4 산화막(23)을 선택적 식각함으로 비아홀을 형성한다.
도 1e에서와 같이, 상기 제 4 감광막(24)을 제거한 다음, 상기 제 4 산화막(23)을 포함한 전면에 제 2 다결정 실리콘(25)과 제 5 감광막(26)을 차례로 형성한 후, 상기 제 5 감광막(26)을 상기 스토리지 노드가 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
도 1f에서와 같이, 상기 선택적으로 노광 및 현상된 제 5 감광막(26)을 마스크로 이용하여 상기 제 2 다결정 실리콘(25), 제 4 산화막(23)과 제 1 다결정 실리콘(22)을 선택적으로 식각한다. 여기서 상기 제 5 감광막(26)을 마스크로 이용하여 상기 제 2 다결정 실리콘(25)과 제 4 산화막(23)을 식각 공정에서 제 5 감광막(26)의 양끝부분이 제 2 다결정 실리콘(25)과 제 4 산화막(23)의 식각 선택비로 식각된다. 이 때문에 상기 제 2 다결정 실리콘(25)이 상기 제 1 다결정 실리콘(22)보다 더 많이 식각되어 제 1 다결정 실리콘(22)의 길이가 제 2 다결정 실리콘(25)의 길이보다 길어진다.
이어 상기 제 5 감광막(26)을 제거한 다음, 상기 식각된 제 4 산화막(23)과 제 3 산화막(20)을 습식 식각으로 제거하여 커패시터의 스토리지 노드 전극을 형성한다.
도 1g에서와 같이, 상기 스토리지 노드 전극 표면상에 유전체막(27)을 형성하고, 상기 유전체막(27)상에 제 3 다결정 실리콘(28)의 플레이트 전극을 형성함으로써 완성한다.
종래의 반도체 소자의 제조 방법은 핀 커패시터의 스토리지 노드 제조 공정에서 상부 다결정 실리콘과 산화막을 식각하면 감광막 양측 끝부분이 상기 상부 다결정 실리콘이나 산화막과의 선택비로 식각되므로 하부 다결정 실리콘을 식각할 때 상기 상부 다결정 실리콘이 또 식각되어서 상부가 하부보다 길이가 짧은 이중 핀 현상 및 상기 하부 다결정 실리콘이 후 공정을 진행하면서 깨지는 핀 깨짐 현상이 발생되고 커패시터의 용량이 부족하다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 이중 핀 현상 및 핀 깨짐 현상을 방지하고 커패시터의 용량을 증대시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술에 따른 핀 커패시터의 제조 방법을 나타내는 공정 단면도
도 2a 내지 도 2g는 본 발명의 실시예에 따른 핀 커패시터의 제조 방법을 나타내는 공정 단면도
도면의 주요 부분에 대한 부호의 설명
31: 반도체 기판 32: 필드 산화막
33: 게이트 산화막 34: 캡 게이트 산화막
35: 게이트 전극 36: 불순물 영역
37: 제 1 질화막 측벽 38: 제 2 산화막
39: 제 2 질화막 40: 제 3 산화막
42: 제 1 다결정 실리콘 43: 제 4 산화막
45: 제 2 다결정 실리콘 46: 제 5 산화막
48: 유전체막 49: 제 3 다결정 실리콘
본 발명의 반도체 소자의 제조 방법은 기판상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 캡 게이트 절연막과 절연막 측벽을 구비한 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계, 상기 게이트 전극을 포함한 전면에 차례로 제 1, 제 2, 제 3 절연막을 형성하는 단계, 상기 제 1, 제 2, 제 3 절연막을 패터닝하여 스토리지 노드 콘택홀을 형성하는 단계, 전면에 제 1 도전층과 제 4 절연막을 형성하는 단계, 상기 제 4 절연막을 상기 스토리지 콘택홀 상측에만 제거되도록 패터닝하는 단계, 전면에 제 2 도전층과 제 5 절연막을 형성하는 단계, 상기 제 1, 제 2 도전층과 제 4, 제 5 절연막을 패터닝하고 제 3, 제 4, 제 5 절연막을 제거하여 스토리지 노드를 형성하는 단계, 상기 스토리지 노드 표면상에 유전체막을 형성하는 단계와 상기 유전체막상에 플레이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 핀 커패시터의 제조 방법을 나타내는 공정 단면도이다.
본 발명의 실시예에 따른 핀 커패시터는 도 2a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(31)상에 초기 산화막, 제 1 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 상기 격리 영역 상측 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 질화막과 초기 산화막을 선택적으로 식각하고 제 1 감광막을 제거한다 이어 상기 제 1 질화막을 마스크로 이용하여 전면에 열을 가하므로 상기 격리 영역에 필드 산화막(32)을 형성한 다음, 상기 제 1 질화막과 초기 산화막을 제거한다.
도 2b에서와 같이, 상기 반도체 기판(31)을 열산화하여 게이트 산화막(33)을 형성한 다음, 전면에 제 1 다결정 실리콘, 제 1 산화막과 제 2 감광막을 차례로 형성하고, 상기 제 2 감광막을 게이트가 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 제 1 산화막과 제 1 다결정 실리콘을 식각함으로 캡 게이트 산화막(34)과 게이트 전극(35)을 형성하고 상기 제 2 감광막을 제거한다.
이어 상기 게이트 전극(35)을 마스크로 이용하여 전면에 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 상기 게이트 전극(35) 양측의 반도체 기판(31)내에 불순물 영역(36)을 형성한다.
그리고 상기 캡 게이트 산화막(34)을 포함한 전면에 제 1 질화막을 증착하고 에치백하여 상기 캡 게이트 산화막(34)과 게이트전극(35) 양측에 제 1 질화막 측벽(37)을 형성한다.
도 2c에서와 같이, 상기 캡 게이트 산화막(34)을 포함한 전면에 제 2 산화막(38), 제 2 질화막(39), 제 3 산화막(40)과 제 3 감광막(41)을 차례로 형성한다.
그리고 상기 제 3 감광막(41)을 커패시터의 스토리지 노드 콘택홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막(41)을 마스크로 이용하여 상기 게이트 산화막(33), 제 3 산화막(40), 제 2 질화막(39)과 제 2 산화막(38)을 선택적 식각함으로 콘택홀을 형성한다.
도 2d에서와 같이, 상기 제 3 감광막(41)을 제거한 다음, 상기 제 3 산화막(40)을 포함한 전면에 제 1 다결정 실리콘(42), 제 4 산화막(43)과 제 4 감광막(44)을 차례로 형성하고, 상기 제 4 감광막(44)을 상기 콘택홀 상측에 커패시터의 스토리지 노드 비아홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막(44)을 마스크로 이용하여 상기 제 4 산화막(43)을 선택적 식각함으로 비아홀을 형성한다.
도 2e에서와 같이, 상기 제 4 감광막(44)을 제거한 다음, 상기 제 4 산화막(43)을 포함한 전면에 제 2 다결정 실리콘(45), 제 5 산화막(46)과 제 5 감광막(47)을 차례로 형성한 후, 상기 제 5 감광막(47)을 상기 스토리지 노드가 형성될 부위에만 남도록 선택적으로 노광 및 현상한다. 여기서 상기 제 5 산화막(46)은 상기 제 4 산화막(43)보다 3 ~ 5배 더 두껍다.
도 2f에서와 같이, 상기 선택적으로 노광 및 현상된 제 5 감광막(47)을 마스크로 이용하여 상기 제 5 산화막(46), 제 2 다결정 실리콘(45), 제 4 산화막(43)과 제 1 다결정 실리콘(42)을 선택적으로 식각한다. 여기서 상기 제 5 감광막(47)을 마스크로 이용하여 상기 제 5 산화막(46)과 제 2 다결정 실리콘(45)의 식각 공정에서 제 5 감광막(47)의 양끝부분이 제 5 산화막(46)과 제 2 다결정 실리콘(45)의 식각 선택비로 식각된다. 그러나 상기 제 5 산화막(46)의 마스크 역할로 상기 제 2 다결정 실리콘(45)과 상기 제 1 다결정 실리콘(42)이 같은 식각량으로 식각되어 제 1 다결정 실리콘(42)의 길이와 제 2 다결정 실리콘(45)의 길이가 같아진다.
이어 상기 제 5 감광막(47)을 제거한 다음, 상기 식각된 제 5, 제 4 산화막(46,43)과 제 3 산화막(40)을 습식 식각으로 제거하여 커패시터의 스토리지 노드 전극을 형성한다.
도 2g에서와 같이, 상기 스토리지 노드 전극 표면상에 유전체막(48)을 형성하고, 상기 유전체막(47)상에 제 3 다결정 실리콘(49)의 플레이트 전극을 형성함으로써 완성한다.
본 발명의 반도체 소자의 제조 방법은 핀 커패시터의 스토리지 노드 제조 공정에서 상부 다결정 실리콘상에 두꺼운 산화막을 형성하여 감광막 양측 끝부분이 식각되어도 상기 산화막이 상기 상부 다결정 실리콘을 마스킹함으로써 핀 현상 및 핀 깨짐 현상을 방지하고 커패시터의 용량을 증대시키는 효과가 있다.

Claims (1)

  1. 반도체 기판상에 게이트 전극 및 그 양측 기판 표면내에 불순물 영역을 갖는 셀 트랜지스터들을 형성하는 단계;
    전면에 제 1,2,3 절연막으로 이루어진 층간 절연층을 형성하고 상기 셀 트랜지스터의 일측 불순물 영역이 노출되도록 콘택홀을 형성하는 단계;
    전면에 제 1 도전층과 제 4 절연막을 형성하는 단계;
    상기 제 4 절연막을 상기 스토리지 콘택홀 상측에만 제거되도록 패터닝하는 단계;
    전면에 제 2 도전층을 형성하고 제 2 도전층상에 상기 제 4 절연막보다 3 ~ 5배 더 두꺼운 두께로 제 5 절연막을 형성하는 단계;
    상기 제 1, 제 2 도전층과 제 4, 제 5 절연막을 패터닝하고 제 3, 제 4, 제 5 절연막을 제거하여 스토리지 노드를 형성하는 단계;
    상기 스토리지 노드 표면상에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR910003812A (ko) * 1989-07-05 1991-02-28 후지쓰 가부시끼가이샤 적층된 캐페시터를 가진 반도체 기억장치 및 반도체 기억장치 제조방법
KR950021565A (ko) * 1993-12-29 1995-07-26 김주용 캐패시터 제조방법

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