KR100399209B1 - 클럭 제어 회로 및 클럭 제어 방법 - Google Patents

클럭 제어 회로 및 클럭 제어 방법 Download PDF

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Abstract

귀환 구성에 의한 루프 지터의 영향을 받지 않고, 올바른 위상으로 설정 가능하게 한 클럭 제어 회로 및 방법을 제공한다.
입력 버퍼(1)의 출력을 입력으로 하여 다상 클럭을 발생하는 다상 클럭 발생 회로(2)와, 다상 클럭 발생 회로로부터의 다상 클럭 출력을 입력으로 하여 그 중 하나를 선택하는 선택 회로(9)와, 선택 회로의 출력을 지연시키는 가변 지연 회로(50)와, 제1 가변 지연 회로의 출력을 입력하는 클럭 버퍼 더미(60)와, 다상 클럭 발생 회로(2)로부터의 출력과, 클럭 버퍼 더미의 출력과의 위상차를 검출하는 위상 비교 회로(3)와, 위상 비교 회로의 출력을 평활화하는 필터(4)를 구비하고, 가변 지연 회로(50)는 필터 출력으로 지연 시간이 가변되고, 입력 버퍼(1)의 출력을 입력으로 하고 필터 출력으로 지연 시간이 가변되는 가변 지연 회로(51)와, 필터 출력과, 입력 설정치(13)를 가산하는 가산 회로(7)와, 입력 버퍼(1)의 출력을 입력으로 하고 가산 회로(7)의 출력으로 지연 시간이 가변되는 가변 지연 회로(52)와, 가변 지연 회로(51, 52)의 출력을 각각 입력하는 클럭 버퍼(61, 62)를 구비한다.

Description

클럭 제어 회로 및 클럭 제어 방법{CLOCK CONTROL CIRCUIT AND CLOCK CONTROL METHOD}
본 발명은 클럭 제어 회로 및 클럭 제어 방법에 관한 것이다.
입력 신호에 대하여 소정의 위상의 신호를 생성하는 회로로서, 예를 들면 도18에 도시한 바와 같은 DLL(Delay Locked Loop: 지연 동기 루프)을 이용한 구성이 알려져 있다. 도 18에 도시한 구성에 대해서는, 예를 들면 문헌 1(ISSCC 1997 p.p 332-333 S. Sidiropoulos and Mark Horowitz et al., "A semi-digital delay locked loop with unlimited phase shift capability and 0.08-400㎒ operating range")이 참조된다.
도 18을 참조하면, 이 DLL은 입력 버퍼(11)와, 전압 제어형 가변 지연 회로(Voltage Controlled Delay Line: 14)와, 가변 지연 회로(14)의 출력과 입력 버퍼(11)의 출력의 위상차를 검출하는 위상 비교 회로(12)와, 위상 비교 회로(12)로부터의 위상차 검출 신호를 평활화하는 필터(13)를 구비하고 있다. 가변 지연 회로는 복수단 종속 접속 형태로 접속된 버퍼로 이루어진다. 위상 비교 회로(12)는, 예를 들면 D형 플립플롭으로 구성되며, 위상 비교 회로(12)의 출력을 필터[13: 필터(13)는 위상 비교 회로(12)의 출력을 전압으로 변환하는 차지펌프와 RC 필터를 포함한다]로 적분한 전압이 가변 지연 회로(14)에 공급되며, 지연 시간이 가변으로 설정되고, 입력 버퍼(11)의 출력과 가변 지연 회로(14)의 출력의 위상이 일치하도록(즉, 위상차가 제로가 되도록) 피드백 제어되고, 가변 지연 회로(14)의 복수의 버퍼로부터 등간격의 위상차의 출력 클럭이 출력된다.
또한 도 19는 도 18에서의 가변 지연 회로(14)를 VCO(전압 제어 발진기) 등의 가변 발진 회로(15)로 치환하고, 다상 클럭(multiphase clock)을 출력하는 것이다. 또 도 19에 도시한 구성에 대해서는 문헌 2(ISSC 1993 p.p 160-161 Mark Horowitz et al., "PLL Design for 500㎒ Interface") 등이 참조된다. 도 19는 상기 문헌 2의 PLL 회로의 메인 루프의 일부를 모식적으로 나타낸 것이다. VCO(전압 제어 발진기) 등의 가변 발진 회로(15)는 복수 클럭 출력(예를 들면, 위상차가 등간격인 복수의 클럭 출력)이 출력되며, 송신, 수신의 파인 루프(도시되지 않음)에 공급되며 내부 클럭의 위상의 정밀한 조정이 행해진다.
그러나, 도 18, 도 19 등에 도시한 구성은 DLL, PLL 구성 등 귀환계의 루프를 갖고 있고, 귀환계의 루프에 기인하는 지터가 존재하고 있으며, 원하는 위상의 신호를 올바르게 생성하는 것은 곤란하였다. 본 발명은 이러한 문제점에 감안하여 창안된 것이다.
따라서, 본 발명이 해결하고자 하는 과제는 입력 클럭에 대하여 원하는 위상차의 출력 클럭을 양호하게 생성하는 클럭 제어 회로 및 방법을 제공하는 것이다.
본 발명은, 상기 과제를 해결하기 위한 수단을 제공하는 것으로, 입력 클럭으로부터 상호 위상이 서로 다른 복수의 클럭(「다상 클럭」이라 함)을 생성 출력하는 다상 클럭 발생 회로와, 상기 다상 클럭 발생 회로로부터 출력되는 다상 클럭을 입력으로 하고, 그 중 하나를 선택 출력하는 선택 회로와, 상기 선택 회로의 출력을 제1 가변 지연 회로에서 지연시킨 출력과, 상기 다상 클럭 발생 회로로부터 출력되는 다상 클럭의 하나와의 위상차를 검출하여 출력하는 위상 비교 회로와, 상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터를 구비하고, 상기 제1 가변 지연 회로는 상기 필터의 출력에 의해서 지연 시간이 가변되며, 상기 필터의 출력에 의해서 지연 시간이 가변되는 제2 가변 지연 회로를 구비하고,상기 입력 클럭을 상기 제2 가변 지연 회로에서 지연시킨 신호가 출력 클럭으로서 출력된다.
본 발명은 제공된 위상 결정 정보에 기초하여, 입력 클럭을 소정의 위상차만큼 지연시킨 신호를 출력하는 위상차 발생 회로와, 상기 위상차 발생 회로의 출력을 지연시키는 제1 가변 지연 회로와, 상기 위상차 발생 회로의 출력과 상기 제1 가변 지연 회로로부터의 출력 신호의 위상차를 검출하는 위상 비교 회로와, 상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터를 구비하고, 상기 제1 가변 지연 회로는 상기 필터의 출력에 의해서 지연 시간이 가변되고, 상기 필터의 출력에 의해 지연 시간이 가변되는 제2 가변 지연 회로를 구비하고, 상기 입력 클럭을 상기 제2 가변 지연 회로에서 지연시킨 신호를 출력 클럭으로서 출력한다.
본 발명은 입력 클럭과, 출력 클럭을 입력하고, 상기 입력 클럭과 상기 출력 클럭에 기초하여 입력된 위상 결정 정보에 의해 규정되는 위상차를 갖는 제1, 제2 출력 신호를 출력하는 위상차 발생 회로와, 상기 위상차 발생 회로의 제2 출력 신호를 지연시키는 제1 가변 지연 회로와, 상기 위상차 발생 회로로부터 출력되는 상기 제1, 제2 출력 신호의 위상차를 검출하여 출력하는 위상 비교 회로와, 상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터를 구비하고, 상기 제1 가변 지연 회로는 상기 필터의 출력에 의해 지연 시간이 가변되고, 상기 필터의 출력에 의해 지연 시간이 가변되는 제2 가변 지연 회로를 구비하고, 상기 입력 클럭을 각각 상기 제1, 제2 가변 지연 회로에서 지연시킨 신호를 제1, 제2 출력클럭으로서 출력하고, 상기 제1 출력 클럭이 상기 위상차 발생 회로에 대하여 상기 출력 클럭으로서 입력된다.
상기 과제는 이하의 실시 형태 및 실시예의 설명으로부터도 자명하게 되듯이, 본원 특허 청구의 범위의 각 청구항의 발명에 의해서도 마찬가지로 해결된다.
도 1은 본 발명의 제1 실시예의 구성을 나타내는 도면.
도 2는 본 발명의 제1 실시예의 변형예의 구성을 나타내는 도면.
도 3은 본 발명의 제1 실시예의 다상 클럭 발생 회로의 구성을 나타내는 도면.
도 4는 본 발명의 제1 실시예에 따른 다상 클럭 발생 회로를 구성하는 4상 클럭 체배 회로의 구성을 나타내는 도면.
도 5는 본 발명의 제1 실시예에 따른 4상 클럭 체배 회로의 타이밍 동작을 나타내는 도면.
도 6은 본 발명의 제1 실시예에 따른 4상 클럭 체배 회로의 인터폴레이터의 동작을 설명하는 도면.
도 7은 본 발명의 제1 실시예에 따른 4상 클럭 체배 회로의 인터폴레이터의 구성의 일례를 나타내는 도면.
도 8은 본 발명의 제2 실시예의 구성을 나타내는 도면.
도 9는 본 발명의 제2 실시예의 변형예의 구성을 나타내는 도면.
도 10은 본 발명의 제2 실시예에 따른 위상차 발생 회로의 구성을 나타내는도면.
도 11은 본 발명의 제2 실시예에 따른 위상차 발생 회로의 동작을 나타내는 타이밍도.
도 12는 본 발명의 제3 실시예의 구성을 나타내는 도면.
도 13은 본 발명의 제3 실시예의 변형예의 구성을 나타내는 도면.
도 14는 본 발명의 제3 실시예에 따른 위상차 발생 회로의 구성을 나타내는 도면.
도 15는 본 발명의 제3 실시예에 따른 위상차 발생 회로의 동작을 나타내는 타이밍도.
도 16은 본 발명의 제2, 제3 실시예에 따른 위상차 발생 회로의 인터폴레이터의 구성을 나타내는 도면.
도 17은 본 발명의 실시예에 이용되는 가변 지연 회로의 구성의 2개의 예를 나타내는 도면.
도 18은 종래의 DLL을 이용한 클럭 제어 회로의 구성을 나타내는 도면.
도 19는 종래의 PLL을 이용한 클럭 제어 회로의 구성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 입력 버퍼
2 : 다상 클럭 발생 회로
3 : 위상 비교 회로
4 : 필터
50, 51, 51B, 52, 52B: 가변 지연 회로
60: 클럭 버퍼 더미
61, 61B, 62, 62B: 클럭 버퍼
7 : 가산 회로
8 : 부하 더미
9 : 선택 회로
10, 10A : 위상차 생성 회로
13 : 설정치
14 : 위상 결정 신호
17 : 셀렉터
101 : 분주 회로
1021∼ 1024: D형 플립플롭
1031, 1032: 인터폴레이터
본 발명의 실시 형태에 대하여 설명한다. 본 발명의 클럭 제어 회로는 그 바람직한 일 실시 형태에 있어서, 도 1을 참조하면, 입력 버퍼(1)로부터의 클럭으로부터 상호 위상이 서로 다른 클럭(「다상 클럭」이라 함)을 발생하는 다상 클럭 발생 회로(2)와, 다상 클럭 발생 회로로부터의 다상 클럭 출력을 입력으로 하여 그 중 원하는 위상차에 대응하는 하나를 선택하는 선택 회로(9)와, 선택 회로의 출력을 지연시키는 가변 지연 회로(50)와, 가변 지연 회로(50)의 출력을 입력으로 하여 더미의 부하(8)를 구동하는 클럭 버퍼 더미(60)와, 다상 클럭 발생 회로(2)로부터의 하나의 출력과, 클럭 버퍼 더미(60)의 출력과의 위상차를 검출하는 위상 비교 회로(3)와, 위상 비교 회로(3)로부터 출력된 위상차 검출 신호를 평활화하는 필터(4)를 구비하고, 가변 지연 회로(50)는 필터(4)의 출력으로 지연 시간이 가변되고, 입력 버퍼(1)의 출력을 입력으로 하여 필터(4)의 출력으로 지연 시간이 가변되는 가변 지연 회로(51)와, 가변 지연 회로(51)의 출력을 각각 입력하는 클럭 버퍼(61)를 구비하고 있다.
또한, 필터의 출력(4)과 입력되는 설정치(13)를 가산하는 가산 회로(7) 와, 입력 버퍼(1)의 출력을 입력으로 하고, 가산 회로(7)의 출력으로 지연 시간이 가변되는 가변 지연 회로(52)와, 가변 지연 회로(52)의 출력을 각각 입력하는 클럭 버퍼(62)를 구비한다.
다상 클럭 중 하나의 클럭이 위상 비교 회로(3)에 입력되고, 그 하나의 클럭에 대하여, 다상 클럭 중 원하는 위상차의 클럭이 선택되어 가변 지연 회로(50)에 공급되며, 그 위상차와, 가변 지연 회로(50)와 클럭 버퍼 더미(60)의 지연 시간이 해당 위상차와 같아지도록 가변 지연 회로(50)의 지연 시간이 가변 제어된다.
클럭 버퍼(61)의 출력 OUT1은 클럭 버퍼 더미(60)의 출력과 동일 위상의 신호가 되고, 클럭 버퍼(62)의 출력 OUT2는 클럭 버퍼 더미(60)의 출력에 대하여 설정치(13)만큼 가산 회로(7)에서 가산 감산한 값에 대응하는 위상차의 신호가 된다.
본 발명의 일 실시 형태에 있어서, 다상 클럭 발생 회로(2)는, 도 3을 참조하면, 입력 클럭을 분주하여 다상 클럭을 생성 출력하는 분주 회로(201)와, 이 분주 회로로부터 출력되는 다상 클럭을 입력으로 하고, 클럭을 체배한 다상 클럭을 생성하는 다상 클럭 체배 회로(202)를 구비하여 구성된다.
다상 클럭 체배 회로(202)는 도 4를 참조하면, n상의 클럭(제1 내지 제n 클럭)을 입력하고, 2개의 입력의 타이밍차를 분할한 신호를 출력하는 2n개의 타이밍차 분할 회로(208 ∼ 215)를 구비하고, 홀수번째(2I-1번째, 단 1≤I≤n)의 타이밍차 분할 회로는 상기 2개의 입력으로서, n상 클럭 중 I번째의 동일 클럭을 입력으로 하고, 짝수번째(2I번째, 단 1≤I≤n)의 타이밍차 분할 회로는 n상 클럭 중, I번째의 클럭과 I+1번째의 클럭(단, n+1번째는 1번째)을 입력으로 한다.
펄스폭 보정 회로(216)는 타이밍차 분할 회로(208, 210)의 출력 T21과 T23을 입력하고, 펄스폭 보정 회로(217)는 타이밍차 분할 회로(209, 211)의 출력 T22와 T24를 입력한다고 하는 방식으로, J번째(단, 1≤J≤2n)의 펄스폭 보정 회로(216 ∼ 223)는 J번째(단, 1≤J≤2n)의 타이밍차 분할 회로의 출력과 (J+2 mod n)번째(단, J+2 mod n은 J+2를 n으로 나눈 나머지)의 타이밍차 분할 회로의 출력을 입력으로 한다.
K번째(단, 1≤K≤n)의 다중화 회로(224 ∼ 227)는 K번째의 펄스폭 보정 회로의 출력과 (K+n)번째의 펄스폭 보정 회로의 출력을 입력으로 하여 다중화하여 출력한다.
본 발명은 다른 실시 형태로서, 도 9를 참조하면, 입력 버퍼(1)의 출력을 입력하고, 위상 결정 정보(14)에 기초하여 상기 입력 버퍼의 출력을 소정의 위상차만큼 지연시킨 신호를 출력하는 위상차 발생 회로(10)와, 위상차 발생 회로(10)의 출력을 지연시키는 가변 지연 회로(50)와, 가변 지연 회로(50)의 출력을 구동하는 클럭 버퍼 더미(60)와, 위상차 발생 회로(10)의 출력과 클럭 버퍼 더미(60)의 출력의 위상차를 검출하는 위상 비교 회로(3)와, 위상 비교 회로(3)의 출력을 평활화하는필터(4)를 구비하고, 가변 지연 회로(50)는 필터(4)의 출력으로 지연 시간이 가변된다. 입력 버퍼(1)의 출력을 입력으로 하고 필터(4)의 출력으로 지연 시간이 가변되는 가변 지연 회로(51)와, 필터(4)의 출력과, 입력된 설정치(13)를 가산하는 가산 회로(7)와, 입력 버퍼(1)의 출력을 입력으로 하고, 가산 회로(7)의 출력으로 지연 시간이 가변되는 가변 지연 회로(52)와, 가변 지연 회로(51, 52)의 출력을 각각 입력하는 클럭 버퍼(61, 62)를 구비한다.
위상차 발생 회로(10)는 도 10을 참조하면, 입력 클럭을 분주하는 분주 회로(101)와, 분주 회로(101)의 출력을 입력 클럭의 상승 또는 하강의 천이 엣지로 샘플하는 제1 플립플롭(1021)과, 제1 플립플롭의 출력을 상기 입력 클럭의 상승 또는 하강의 천이 엣지로 샘플하는 제2 플립플롭(1022)과, 제1, 제2 플립플롭의 출력을 입력으로 하고, 2개의 출력의 타이밍차를 제1 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호(INT1)를 출력하는 제1 인터폴레이터(1031)와, 제1, 제2 플립플롭의 출력을 입력으로 하고, 2개의 출력의 타이밍차를 제2 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호(INT2)를 출력하는 제2 인터폴레이터(1032)를 구비하고 있다.
제1, 제2 인터폴레이터(1031, 1032)는 입력 신호의 위상차(시간차)를, 제공된 위상 결정 정보(도 9의 14)에 기초하여, 서로 다른 내분비로 내분한 신호를 출력하고, 위상 비교 회로(3)에 공급된 신호(INT1)는 제1 가변 지연 회로(50)에 공급되는 출력 신호(INT2)에 대하여 원하는 위상차(예를 들면 90도)로 설정된다.
본 발명은 다른 실시 형태에 있어서, 도 13을 참조하면 입력된 클럭을 받는 입력 버퍼(1)와, 입력 버퍼(1)로부터의 입력 클럭을 하나의 입력단으로부터 입력하고, 출력 클럭을 다른 입력단으로부터 입력하고, 입력되는 위상 결정 정보(14)에 기초하여 입력 클럭과 출력 클럭으로부터 위상 결정 정보(14)로 규정되는 위상차의 2개의 출력 신호를 출력하는 위상차 발생 회로(10A)와, 위상차 발생 회로의 2개의 출력의 위상차를 검출하는 위상 비교 회로(3)와, 위상 비교 회로의 출력을 평활화하는 필터(4)와, 필터(4)의 출력으로 가변이 되는 지연 시간으로 입력 버퍼의 출력을 지연시키는 제1 가변 지연 회로(51)와, 제1 가변 지연 회로의 출력을 입력하고 제1 출력 클럭을 출력하는 제1 클럭 버퍼(61)와, 필터(4)의 출력과 입력 설정치(13)를 가산하는 가산 회로(7)와, 입력 버퍼(1)의 출력을 입력으로 하고, 가산 회로(7)의 출력으로 지연 시간이 가변되는 제2 가변 지연 회로(52)와, 제2 가변 지연 회로(52)의 출력을 입력하고 제2 출력 클럭을 출력하는 제2 클럭 버퍼(62)를 구비하고, 제1 클럭 버퍼(61)로부터 출력되는 제1 출력 클럭이 위상차 발생 회로(10A)에 입력된다.
위상차 발생 회로(10A)는 도 14를 참조하면, 입력 클럭을 분주하는 분주 회로(101)와, 분주 회로(101)에서 분주된 클럭을 입력 클럭 상승 또는 하강의 천이엣지로 샘플하는 제1 플립플롭(1021)과, 제1 플립플롭의 출력을 입력 클럭의 상승 또는 하강의 천이 엣지로 샘플하는 제2 플립플롭(1022)과, 제1, 제2 플립플롭의 출력을 입력으로 하고, 2개의 출력의 타이밍차를 위상 결정 정보에 기초하여 제1 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 제1 인터폴레이터(1031)와, 분주 회로에서 분주된 클럭을 출력 클럭(제1 클럭 버퍼의 출력)의 상승 또는 하강의 천이 엣지로 샘플하는 제3 플립플롭(1023)과, 제3 플립플롭의 출력을 상기 출력 클럭[도 13의 제1 클럭 버퍼(61)의 출력]의 상승 또는 하강의 천이 엣지로 샘플하는 제4 플립플롭(1024)과, 제3, 제4 플립플롭의 출력을 입력으로 하고, 2개의 출력의 타이밍차를 상기 위상 결정 정보에 기초하여 제2 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 제2 인터폴레이터(1032)를 구비하고 있다.
본 발명은 DLL 회로, PLL의 VCO를 이용하여 다상 클럭을 생성하는 종래의 구성(도 18, 도 19 참조)과 비교하여, 귀환 루프에 기인하는 지터 성분을 극단적으로 감축하고, 입력되는 클럭에 대하여 원하는 위상 관계에 있는 클럭을 양호하게 생성 출력할 수 있다.
<실시예>
상기한 본 발명의 실시 형태에 대하여 더 상세히 설명하기 위해서, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 도 1은 본 발명의 일 실시예의 구성을 나타내는 도면이다. 도 1을 참조하면, 클럭 단자로부터 입력되는 입력 클럭 IN이 입력 버퍼(1)에 입력되며, 입력 버퍼(1)로부터 출력된 클럭으로부터 다상 클럭을 생성하는 다상 클럭 발생 회로(2)와, 다상 클럭 발생 회로(2)로부터의 다상 클럭 출력을 입력으로 하여 그 중 하나를 선택하는 선택 회로(9)와, 선택 회로(9)의 출력을 지연시키는 가변 지연 회로(50)와, 가변 지연 회로(50)의 출력을 입력하고 부하 더미(8)를 구동하는 클럭 버퍼 더미(60)와, 다상 클럭 발생 회로(2)로부터의 출력과, 클럭 버퍼 더미(60)의 출력과의 위상차를 검출하는 위상 비교 회로(3)와, 위상 비교 회로(3)의 출력을 평활화하는 필터(4)를 구비하고, 가변 지연 회로(50)는 필터(4)의 출력에 의해 지연 시간이 가변되며, 입력 버퍼(1)의 출력을 입력으로 하여 필터(4)의 출력에 의해 지연 시간이 가변되는 가변 지연 회로(51)와, 가변 지연 회로(51)의 출력을 각각 입력하는 클럭 버퍼(61)를 구비한다.
클럭 버퍼 더미(60)에는 클럭 버퍼(61, 62)의 부하와, 거의 동등한 부하를 제공하는 부하 더미(8)가 접속되어 있다. 클럭 버퍼 더미(60)와, 클럭 버퍼(61, 62)는 바람직하게는, 동일 구성이 되며 전류 구동 능력은 동일해지며 동일 부하에 대하여 동일한 지연 시간으로 신호를 출력한다.
필터(4)의 출력과, 입력되는 설정치(전압 또는 디지털 코드: 13)를 가산하는 가산 회로(7)와, 입력 버퍼(1)의 출력을 입력으로 하고, 가산 회로(7)의 출력으로지연 시간이 가변되는 가변 지연 회로(52)와, 가변 지연 회로(52)의 출력을 각각 입력하는 클럭 버퍼(62)를 구비한다.
위상 비교 회로(3)는 입력된 2개의 신호의 위상차를 검출하여 출력하는 회로이면 임의의 구성이 이용되며, 간이한 구성으로서 데이터 입력단의 데이터 신호를 클럭 입력단의 샘플링 클럭의 상승 또는 하승 엣지로 샘플하는 D형 플립플롭으로 구성되며, 이 플립플롭의 데이터 입력단, 클럭 입력단에는 클럭 버퍼 더미(60)의 출력, 다상 클럭 발생 회로(2)로부터의 출력이 입력되거나, 이것과는 반대로 다상 클럭 발생 회로(2)로부터의 출력, 클럭 버퍼 더미(60)의 출력이 입력된다.
필터(4)는 위상 비교 회로(3)의 출력을 평활화하는 것이면 임의의 구성이라도 되며, 예를 들면 위상 비교 회로(3)의 출력에 의해 캐패시터의 충전 및 방전을 행하는 차지펌프와, 저역 통과 필터로 구성된다.
가변 지연 회로(50∼ 52)는, 예를 들면 도 17의 (a)에 도시한 바와 같이, 신호를 입력하는 CMOS 인버터열(INV1 ∼ INVn)과, CMOS 인버터 열과 전원 간에 삽입되며, 게이트 단자에 주어진 제어 전압으로 온 저항의 저항치가 가변되는 트랜지스터 소자 MP17을 구비하고, 제어 전압으로 트랜지스터 소자 MP17의 저항치를 바꿈으로써, CMOS 인버터열의 지연 시간이 가변되는 구성으로 해도 된다. 도 17의 (a)에 도시하는 회로에서는 가변 지연 회로(5)의 초단과 최종단의 CMOS 인버터는 진폭을 적합시키기 위해, 전압은 가변되지 않고, 전원 전압 VDD가 공급되는 구성으로 되어있다. 또, 각 CMOS 인버터의 전원 패스에 제어 전압을 게이트 입력으로 하는 트랜지스터 소자를 삽입해도 된다.
가변 지연 회로(50∼ 52)는, 예를 들면 도 17의 (b)에 도시한 바와 같이, 필터(4)가 그 출력을 디지털 신호로 출력[혹은 필터(4)의 출력 전압을 A/D 변환기에서 디지털 신호로 변환 출력]하는 구성으로 되고, 가변 지연 회로(5)는 복수단의 인버터의 출력을 입력으로 하는 셀렉터(17)가 필터(4)의 출력 신호를 선택 제어 신호로 하여 해당하는 지연 시간의 인버터의 출력을 선택하는 구성으로 해도 된다.
또한 도 1에 도시한 구성에 있어서, 가산 회로(7)를 디지털 회로로 구성한 경우, 필터(4)의 출력과 설정치(13)는 디지털 신호로 되고, 가산 회로(7)를 아날로그 회로(전압 가산기)로 구성한 경우, 설정치(13)는 전압으로 제공된다.
다상 클럭 발생 회로(2)로부터 출력되는 다상 클럭(입력 클럭의 클럭 주기 tCK를 등분할한 등간격의 위상차로 천이하는 클럭)의 하나의 신호가 위상 비교 회로(3)에 입력되며, 선택 회로(2)에서는 그 하나의 신호에 대하여 소정의 위상의 신호를 선택하고, 가변 지연 회로(50)와 클럭 버퍼 더미(60)의 지연 시간이 해당 위상차와 같아지도록, 가변 지연 회로(50)의 지연 시간이 가변 제어된다. 또, 다상 클럭 발생 회로(2)의 구성에 대해서는 후에 상술된다.
클럭 버퍼(61)의 출력 OUT1은 클럭 버퍼 더미(60)의 출력과 동일 위상의 신호로 되며, 클럭 버퍼(62)의 출력 OUT2는 클럭 버퍼 더미(60)의 출력의 위상에설정치(13)를 가산(설정치(13)가 마이너스 값일 때는 감산)한 값에 대응하는 위상의 신호로 된다.
도 1에 도시한 본 발명의 제1 실시예의 동작에 대하여 설명한다. 선택 회로(9)는 다상 클럭 발생 회로(2)로부터 출력되는 다상 클럭 중, 위상 비교 회로(3)에 공급된 클럭에 대하여 소정의 위상 관계의 클럭(제i상의 클럭)을 선택하고, 위상 비교 회로(3)에 있어서, 가변 지연 회로(50)와 클럭 버퍼 더미(60)의 지연 시간과 그 위상차가 같아지도록 제어되며, 출력 OUT1로부터는 입력 클럭에 대하여, 원하는 위상차의 제1 클럭 신호가 출력되며, 또한 출력 OUT2로부터는 출력 OUT1로부터 출력되는 제1 클럭 신호에 대하여 원하는 위상차의 제2 클럭 신호가 출력된다. 선택 회로(9)에서의 선택은 도시되지 않는 CPU로부터의 선택 제어 신호로 선택해도 되며, 외부 입력되는 선택 제어 신호 등으로 선택하는 등 임의이다. 예를 들면, 다상 클럭 중, 위상 비교 회로(3)에 공급되는 클럭이 선택 회로(9)에서 선택 출력되는 클럭에 대하여, 위상이 90도 지연된 것인 경우, 클럭 버퍼 더미(60)의 출력과, 위상 비교 회로(3)에 공급되는 클럭과의 위상이 같아지도록 피드백 제어된다.
도 2는 본 발명의 제1 실시예의 변형예의 구성을 나타내는 도면이다. 도 2에 도시한 예에서는 클럭이 입력 버퍼(1)에 상보(동상, 역상 신호의 쌍)적으로 입력되고, 입력 버퍼(1)로부터 상보 신호(동상, 역상 신호의 쌍)로서 출력되고, 평형형 차동 모드로 전송되는 동상, 역상 클럭 각각의 클럭에 대하여, 가변 지연회로(51)와 클럭 버퍼(61), 가변 지연 회로(51B)와 클럭 버퍼(61B), 가변 지연 회로(52)와 클럭 버퍼(62), 가변 지연 회로(52B)와 클럭 버퍼(62B)를 구비하고 있다. 클럭 버퍼(61, 61B)로부터는 입력 클럭 IN에 대하여 제1 위상차의 상호 상보의 출력 클럭 OUT1과 OUT1B, 클럭 버퍼(62, 62B)로부터는 입력 클럭 IN에 대하여 제2 위상차[가산 회로(7)에서 규정된다]의 상호 상보의 출력 클럭 OUT2와 OUT2B가 출력된다. 이 변형예는 고속 클럭의 전송에 적합하게 된다.
도 3은 도 1 및 도 2에서의 다상 클럭 발생 회로(2)의 구성의 일례로서, 4상 클럭을 생성하는 4상 클럭 체배 회로 구성의 구체예를 나타내는 도면이다. 도 3에 도시한 바와 같이, 4상 클럭 체배 회로는 입력 클럭(205)을 4분주하여 4상 클럭 Q1 ∼ Q4를 출력하는 1/4 분주 회로(201)와, n단 종속 접속된 4상 클럭 체배 회로(MPFD(multiphase frequency doubler; 다상 배주 회로)라고도 함)(2021∼ 202n)와, 클럭 합성 회로(203)와, 주기 검지 회로(204)를 구비하고 있다. 최종단의 4상 클럭 체배 회로(202n)로부터는 2n 체배된 4상 클럭 Qn1 ∼ Qn4가 출력된다. 또, 4상 클럭 체배 회로의 단수 n은 임의이다. 이 4상 클럭 체배 회로 동작의 개략을 진술하면, 4상의 클럭을 각 4상 클럭 체배 회로(202)에서 8상으로 한 후, 4상으로 되돌리는 것으로 연속적으로 체배를 행한다. 또, 최종단의 4상 클럭 체배 회로(202n)로부터 생성된 8상의 클럭을 그대로 출력하는 구성으로 해도 된다. 상세를 이하에 설명한다.
도 4는 도 3에 도시한 다상 클럭 체배 회로를 4상 클럭 체배 회로로 한 경우의 4상 클럭 체배 회로(202n)의 구성의 일례를 나타내는 도면이다. 또, 도 3에 도시한 4상 클럭 체배 회로(2021∼ 202n)는 모두 동일한 구성이다.
도 4의 (a)를 참조하면, 이 4상 클럭 체배 회로(202n)는 8조의 타이밍차 분할 회로(208 ∼ 215)와, 8개의 펄스 보정 회로(216 ∼ 223)와, 4조의 다중화 회로(224 ∼ 227)로 구성되어 있다. 도 4의 (b)는 펄스폭 보정 회로의 구성을 나타내는 도면이고, 제2 입력 T23을 인버터 INV에서 반전한 신호와, 제1 입력 T21을 입력으로 하는 NAND 회로로 이루어진다. 도 4의 (c)는 다중화 회로의 구성을 나타내는 도면이고, 2입력 NAND 회로로 이루어진다.
도 5는 도 4에 도시한 4상 클럭 체배 회로(202)의 타이밍 동작을 나타내는 신호 파형 도면이다. 클럭 T21의 상승은 클럭 Q(n-1)1의 상승으로부터 타이밍차 분할 회로(208)의 내부 지연분만큼 지연되어 결정되고, 클럭 T22의 상승은 클럭 Q(n-1)1의 상승과 클럭 Q(n-1)2의 상승 타이밍의 타이밍차 분할 회로(209)에서의 타이밍 분할과 내부 지연분만큼 지연되어 결정되고, 클럭 T23의 상승은 클럭 Q(n-1)1의 상승과 클럭 Q(n-1)2의 상승 타이밍의 타이밍차 분할 회로(210)에서의 타이밍 분할과 내부 지연분만큼 지연되어 결정되고, 이하 마찬가지로 하여 클럭 T26의 상승은 클럭 Q(n-1)3의 상승과 클럭 Q(n-1)4의 상승 타이밍의 타이밍차 분할 회로(213)에서의 타이밍 분할과 내부 지연분만큼 지연되어 결정되고, 클럭 T27의 상승은 클럭 Q(n-1)4의 상승 타이밍의 타이밍차 분할 회로(214)에서의 내부 지연분만큼 지연되어 결정되며, 클럭 T28의 상승은 클럭 Q(n-1)4의 상승과 클럭 Q(n-1)1의 상승 타이밍의 타이밍차 분할 회로(215)에서의 타이밍 분할과 내부 지연분만큼 지연되어 결정된다.
타이밍차 분할 회로(208, 210)로부터 출력되는 클럭 T21과 T23은 펄스폭 보정 회로(216)에 입력되고, 펄스폭 보정 회로(216)에서는 클럭 T21로 결정되는 하강 엣지, 클럭 T23로 결정되는 상승 엣지를 갖는 펄스 P21을 출력한다. 마찬가지의 수순으로, 펄스 P22 ∼ P28이 생성되며, 클럭 P21 ∼ P28은 위상이 45도씩 어긋난 듀티 25%의 8상의 펄스군이 된다. 이 클럭 P21과 위상이 180도 어긋난 클럭 P25는 다중화 회로(224)에서 다중화 반전되며, 듀티 25%의 클럭 Qn1로서 출력된다. 마찬가지로 하여, 클럭 Qn2 ∼ Qn4가 생성된다. 클럭 Qn1 ∼ Qn4는 위상이 90도씩 어긋난 듀티 50%의 4상의 펄스군이 되며, 클럭 Qn1 ∼ Qn4의 주기는 클럭 Q(n-1)1 ∼ Q(n-1)4로부터 클럭 Qn1 ∼ Qn4를 생성하는 과정에서 주파수가 2배로 체배된다.
즉, 4상의 클럭 Q(n-1)1 ∼ Q(n-1)4로부터 8상 클럭 P21 ∼ P28을 생성하고, 배주의 4상 클럭 Qn1 ∼ Qn4를 생성하고 있다. 또, 최종단의 4상 클럭 체배 회로(202n)로부터 (도 3 참조)에 있어서, 8상 클럭 P21 ∼ P28을 출력하는 구성으로 해도 된다(이 경우, 도 1의 선택 회로(9)에는 등간격의 위상차의 8상 클럭이 입력된다).
도 6은 도 4에 도시한 타이밍차 분할 회로(208, 209)의 동작 원리를 모식적으로 나타내는 도면으로, 동일한 신호를 입력으로 하는 타이밍차 분할 회로(208,210, 212, 214)(homo)에서는 고유의 지연 시간으로 출력 신호를 출력하고, 위상차 T가 있는 2 입력을 입력으로 하는 타이밍차 분할 회로(209, 211, 213, 215)(hetero)는 타이밍차 분할 회로의 고유의 지연 시간으로, 위상차 T를 2등분한 시간 T/2(위상차 T를 등분한 시간)를 가산한 지연 시간으로 천이하는 신호를 출력한다.
도 7은 도 4에 도시한 타이밍차 분할 회로(208, 209)의 구성의 일례를 나타내는 도면이다. 타이밍차 분할 회로(208)에서는 2개의 입력 IN1, IN2에 동일 신호가 입력되며, 타이밍차 분할 회로(209)에서는 인접하는 2개의 신호가 입력되고 있다. 즉, 타이밍차 분할 회로(208)에서는 동일 입력 Q(n-1)1이 입력단 IN1, IN2에 입력되고, 타이밍차 분할 회로(209)에서는 Q(n-1)1과 Q(n-1)2가 입력단 IN1, IN2에 입력되고 있다. 전원 VDD에 소스가 접속되며 드레인이 내부 노드 N1에 접속된 P채널 MOS 트랜지스터 MP01과, 입력 신호 IN1, IN2를 입력하고, 출력이 P채널 MOS 트랜지스터 MP01의 게이트에 접속된 OR 회로 OR1과, 내부 노드 N1에 드레인이 접속되며, 소스가 정전류원 I0을 통해 접지에 접속되고, 게이트에 입력 신호 IN1, IN2가 접속된 N 채널 MOS 트랜지스터 MN01, MN02를 구비하고, 내부 노드 N1은 인버터 INV01의 입력단에 접속되며, 내부 노드 N1과 접지 간에는 N 채널 MOS 트랜지스터 MN11과 용량 CAP11을 직렬 접속한 회로, N 채널 MOS 트랜지스터 MN12와 용량 CAP12를 직렬 접속한 회로, …, N 채널 MOS 트랜지스터 MN15와 용량 CAP15를 직렬 접속한 회로가 병렬로 접속되며, 각 N 채널 MOS 트랜지스터 MN11, MN12, …, MN15의 게이트에는 입력 클럭의 주기를 검지하는 주기 검지 회로(204)로부터의 5 비트폭의 제어 신호(206)가 각각 접속되어 온·오프 제어된다. N 채널 MOS 트랜지스터 MN11, MN12, MN13, MN14, MN15의 게이트 폭과 용량 CAP11, CAP12, CAP13, CAP14, CAP15는 그 사이즈비가, 예를 들면 16 : 8 : 4 : 2 : 1이 되고 있고, 주기 검지 회로(204) (도 3 참조)로부터 출력되는 제어 신호(206)에 기초하여 공통 노드에 접속되는 부하를 32 단계로 조정함으로써 클럭 주기가 설정된다.
타이밍차 분할 회로(208)에 대해서는, 2개의 입력 IN1, IN2에 공통 입력되는 클럭 Q(n-1)1의 상승 엣지에 의해, 노드 N1의 전하가 2개의 N 채널 MOS 트랜지스터 MN01, MN02를 통해 방전되어, 노드 N1의 전위가 인버터 INV01의 임계치에 도달한 시점에서 인버터 INV01의 출력인 클럭 T21이 상승한다. 인버터 INV01이 임계치에 도달한 시점까지 방전할 필요가 있는 노드 N1의 전하를 CV(단, C는 용량치, V는 전압)로 하고, N 채널 MOS 트랜지스터에 의한 방전 전류를 I로 하면, 클럭 Q(n-1)1의 상승으로부터 CV의 전하량을 전류치 2I의 정전류로 방전하게 되고, 그 결과 시간 CV/2I가 클럭 Q(n-1)1의 상승 엣지로부터 클럭 T21의 상승까지의 타이밍차(전반 지연 시간)를 나타내고 있다.
클럭 Q(n-1)1이 Low 레벨일 때, P채널 MOS 트랜지스터 MP01이 온이 되며, 노드 N1이 High로 충전되고 인버터 INV01의 출력 클럭 T21은 Low 레벨로 된다.
타이밍차 분할 회로(209)에 대해서는, 클럭 Q(n-1)1의 상승 엣지로부터 시간 tCKn(=다상 클럭 주기) 후의 기간, 노드 N1의 전하가 방전되고, 시간 tCKn 후, 클럭 Q(n-1)2의 상승 엣지로부터, 노드 N1의 전위가 인버터 INV01의 임계치에 도달한시점에서 클럭 T22의 엣지가 상승한다. 노드 N1의 전하를 CV로 하고, NMOS 트랜지스터의 방전 전류를 I로 하면, 클럭 Q(n-1)1의 상승으로부터 CV의 전하량을 tCKn의 기간, 정전류 I로 방전하고 남은 기간을 정전류 2I로 방전한 결과, 시간,
가, 클럭 Q(n-1)1의 상승 엣지로부터 클럭 T22의 상승 엣지의 타이밍차를 나타내고 있다.
즉, 클럭 T22과 클럭 T21의 상승의 타이밍차는 tCKn/2가 된다.
클럭 Q(n-1)1과 Q(n-1)2가 모두 Low 레벨이 되고, 노드 N1이 P채널 MOS 트랜지스터 MP01을 통해 전원으로부터 High 레벨로 충전된 경우, 클럭 T22가 하강한다. 클럭 T22 ∼ T28에 대해서도 마찬가지로, 클럭 T21 ∼ T28의 상승의 타이밍차는 각각 tCKn/2가 된다.
펄스폭 보정 회로(216 ∼ 223)는 위상이 45도씩 어긋난 듀티 25%의 8상의 펄스군 P21 ∼ P28을 생성한다(도 4 참조).
다중화 회로(224 ∼ 227)는 위상이 90도씩 어긋난 듀티 50%의 4상의 펄스군 Qn1 ∼ Qn4를 생성한다(도 4 참조).
도 7에 도시한 타이밍차 분할 회로는 사용되는 어플리케이션에 따라 적절하게 변형된다. 예를 들면, P채널 MOS 트랜지스터 MP01의 게이트에 제1, 제2 입력 신호 IN1, IN2를 입력으로 하는 부정 논리곱 회로(NAND)의 출력 신호를 입력하고,제1 입력 신호 IN1, 제2 입력 신호 IN2를 인버터로 각각 반전한 신호를 N 채널 MOS 트랜지스터 MNO1, MNO2의 게이트에 입력하는 구성으로 해도 된다. 이 경우, 제1, 제2 입력 신호 IN1, IN2가 High 레벨일 때, P채널 MOS 트랜지스터 MP01이 온(도통)하여 내부 노드 N1이 충전되며, 인버터 INV01의 출력은 Low 레벨로 되고, 제1, 제2 입력 신호 IN1, IN2의 한쪽 또는 양방이 Low 레벨일 때, P채널 MOS 트랜지스터 MP01이 오프하고 P채널 MOS 트랜지스터 MN01과 MN02의 한쪽 또는 양쪽이 온하고, 내부 노드 N1이 방전되며, 내부 노드 N1의 전압이 인버터 INV01의 임계치 이하로 강하한 경우, 인버터 INV01의 출력은 상승하여 High 레벨로 된다.
도 1, 도 2에 도시한 본 발명의 제1 실시예에서는 위상 비교 회로(3), 필터(4), 가변 지연 회로(50) 및 클럭 버퍼 더미(60)가 설정된 위상차를 생성하기 위한 제어계의 루프를 구성하고 있고, 입력 버퍼(1)로부터의 신호 경로에는 귀환 루프는 포함되지 않고, 출력 클럭 OUT1(또는 OUT1과 OUT1B), OUT2(또는 OUT2와 OUT2B)는 귀환 루프에 의한 지터의 영향을 받지 않고, 입력 클럭 IN에 대하여 원하는 위상차로 유지되게 된다. 도 1, 도 2에 도시한 본 발명의 제1 실시예에 있어서는 다상 클럭 발생 회로(2)로부터 출력되는 다상 클럭 중 하나의 가변 지연 회로(50)에 입력하고, 선택 회로(9)에서 선택된 출력을 위상 비교 회로(3)에 공급한다는 방식으로 교체한 구성으로 해도 되는 것은 물론이다.
위상차의 생성에 대해서는 상술한 다상 클럭 발생 회로와 선택 회로의 구성 이외에도 몇몇 구성이 적용된다. 다음에, 인터폴레이터에 의한 위상차 발생 회로를 구비한 본 발명의 제2 실시예에 대하여 설명한다.
도 8은 본 발명의 제2 실시예의 구성을 나타내는 도면이다. 도 8을 참조하면, 본 발명의 제2 실시예는 입력 버퍼(1)의 출력을 입력하고, 입력되는 위상 결정 신호(14)에 기초하여 입력 버퍼(1)의 출력을 소정의 위상차만큼 지연시킨 제1, 제2 신호를 출력하는 위상차 발생 회로(10)와, 위상차 발생 회로(10)의 제2 출력 b를 지연시키는 가변 지연 회로(50)와, 가변 지연 회로(50)의 출력을 구동하는 클럭 버퍼 더미(60)와, 위상차 발생 회로(10)의 제1 출력 a와 클럭 버퍼 더미(60)의 출력의 위상차를 검출하는 위상 비교 회로(3)와, 위상 비교 회로(3)의 출력을 평활화하는 필터(4)를 구비하고, 가변 지연 회로(50)는 필터(4)의 출력으로 지연 시간이 가변된다. 입력 버퍼(1)의 동상, 역상의 상보 출력을 각각 입력으로 하고, 필터(4)의 출력으로 지연 시간이 가변되는 가변 지연 회로(51, 51B)와, 필터(4)의 출력과, 입력된 설정치(13)를 가산하는 가산 회로(7)와, 입력 버퍼(1)의 동상, 역상의 상보 출력을 각각 입력으로 하고, 가산 회로(7)의 출력으로 지연 시간이 가변되는 가변 지연 회로(52, 52B)와, 가변 지연 회로(51, 51B, 52, 52B)의 출력을 각각 입력하는 클럭 버퍼(61, 61B, 62, 62B)를 구비한다. 클럭 버퍼 더미(60)에는, 클럭 버퍼(61, 61B, 62, 62B)의 부하와, 거의 동등한 부하를 제공하는 부하 더미(8)가 접속되어 있다. 클럭 버퍼 더미(60)와, 클럭 버퍼(61, 62)는 바람직하게는, 동일 구성으로 되며 전류 구동 능력은 동일해지며, 동일 부하에 대하여 동일한 지연 시간으로 신호를 출력한다.
도 9는 본 발명의 제2 실시예의 변형예로서, 클럭을 차동 모드가 아니라 싱글 엔드로 전송하는 구성을 나타낸 도면이다. 각부의 기능은 상술한 제2 실시예와 동일하다.
도 8, 도 9에 도시한 본 발명의 제2 실시예의 동작에 대하여 설명한다. 위상 비교 회로(3)에 위상차 발생 회로(10)로부터 주어진 위상차(예를 들면 90도)에 대하여, 가변 지연 회로(50)와 클럭 버퍼 더미(60)의 지연 시간이 같아지도록, 위상 비교 회로(3), 필터(4), 가변 지연 회로(50)로 제어된다.
도 10은 본 발명의 제2 실시예에서의 위상차 발생 회로(10: 도 9 참조)의 회로 구성의 일례를 나타내는 도면이다. 도 10을 참조하면, 이 위상차 발생 회로(10)는 입력 클럭을 8분주하는 분주 회로(101)와, 분주 회로(101)에서 분주된 클럭을 입력 클럭으로 샘플하는 제1 D형 플립플롭(1021)과, 제1 D형 플립플롭의 출력 A를 입력 클럭으로 샘플하는 제2 D형 플립플롭(1022)과, 제1, 제2 플립플롭(1021, 1022)의 출력 A, B를 입력으로 하고, 2개의 출력의 타이밍차를 제어 신호 S[0]에 기초하여 제1 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 제1 인터폴레이터(이 인터폴레이터를 「미세 조절 인터폴레이터」라고도 함: 1031)와, 제1, 제2 플립플롭의 출력 A, B를 입력으로 하고, 2개의 출력의 타이밍차를 제어 신호 S[0 : 31]에 기초하여 제2 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 제2 인터폴레이터(1032)(「미세 조절 인터폴레이터」라고도 함)를 구비하고 있다. 또, 분주 회로(101)는 입력 클럭 주파수를 8 분주하는 회로로 한정되는 것은 아니다.
도 11은 도 10에 도시한 위상차 발생 회로(10)의 동작을 설명하는 타이밍도이다. 분주 회로(101)의 분주 출력을 입력 클럭으로 샘플하는 제1 플립플롭(1021)의 출력 A와, 제1 플립플롭(1021)의 출력 A를 입력 클럭으로 샘플하는 제2 플립플롭(1022)의 출력 B의 위상차(=tCK)를 각각 제어 신호 S[0], S[0 : 31]의 값에 기초하여, 제1, 제2 인터폴레이터(1031, 1032)로 내분한 시간의 지연 시간을 포함하는 출력 신호를 출력한다. 도 11에 있어서, INT1 출력, INT2 출력은 제1, 제2 인터폴레이터(1031, 1032)의 출력이다.
도 11의 제1, 제2 인터폴레이터(1031, 1032)는 동일 구성이다. 도 16은 제1, 제2 인터폴레이터(1031, 1032)의 구성의 일례를 나타내는 도면이다. 도 16을 참조하면, 이 인터폴레이터는 전원 VDD와 내부 노드 N51 사이에 접속되며, 입력 IN1과 IN2를 입력으로 하는 논리합 회로 OR51로부터의 출력 신호가 Low일 때, 온이 되는 P채널 MOS 트랜지스터 MP1과, 내부 노드 N51과 접지 사이에 접속되는 용량 C와, 내부 노드 N51이 입력단에 접속되며, 출력단으로부터 출력 신호 out가 추출되는 인버터 INV51을 구비하고, 내부 노드 N51에 드레인이 접속되고, 서로 병렬로 접속된 2N개의 N 채널 MOS 트랜지스터 MN11 ∼ MN1N, MN21 ∼ MN2N과, 2N개의 N 채널 MOS 트랜지스터 MN11 ∼ MN1N, MN21 ∼ MN2N의 소스에 드레인이 각각 접속되며, 소스가 접지에 접속되는 2N개의 N 채널 MOS 트랜지스터 MN31 ∼ MN3N, MN41 ∼ MN4N을 구비하고, 2N개의 N 채널 MOS 트랜지스터 중 한쪽측 반 정도의 N개의 N 채널 MOS 트랜지스터 MN11 ∼ MN1N의 게이트에는 입력 신호 IN1이 공통으로 접속되고, 2N개의 N 채널 MOS 트랜지스터 중 다른 반 정도의 N개의 N 채널 MOS 트랜지스터 MN21 ∼ MN2N의 게이트에는 입력 신호 IN1이 공통으로 접속되어 있다.
N 채널 MOS 트랜지스터 MN31 ∼ MN3N, MN41 ∼ MN4N의 게이트에 입력되는 제어 신호(N 비트 제어 코드) S[0] ∼ S[N-1], 제어 신호(N 비트 제어 코드) SB[0] ∼ SB[N-1]에 의해 N 채널 MOS 트랜지스터 MN31 ∼ MN3N과 N 채널 MOS 트랜지스터 MN41 ∼ MN4N의 소정 개수가 온이 된다. N 비트의 제어 신호 S[0 : N-1], SB[0 : N-1]은 위상차 발생 회로(10)에 입력되는 위상 결정 신호(14)로, SB[0] ∼ SB[N-1]은 S[0] ∼ S[N-1]을 각각 인버터로 반전한 상보의 신호로 주어진다.
도 14에서는 제어 신호 S[0:31]이 인터폴레이터(1031)에 입력되어 있으며, 도 16의 N 채널 MOS 트랜지스터 MN31 ∼ MN3N(단, N은 32)의 게이트에 입력되며, SB[0 : 31]의 각 비트 신호는 제어 신호 S[0 : 31]의 각 비트 신호를 인버터(도시되지 않음)로 반전한 신호가 되고, 도 16의 N 채널 MOS 트랜지스터 MN41 ∼ MN4N(단, N은 32)의 게이트 단자에 입력되어 있다. 또한, 제어 신호 S[0]이 인터폴레이터(1032)에 입력되어 있으며, SB[0]의 비트 신호는, 제어 신호 S[0]의 비트를 반전한 신호가 N 채널 MOS 트랜지스터 MN41의 게이트 단자에 입력되어 있으며, N 채널 MOS 트랜지스터 MN32 ∼ MN3N은 오프 상태(게이트 단자는 Low 레벨 고정), N 채널MOS 트랜지스터 MN41 ∼ MN4N(단, N은 32)은 온 상태(게이트 단자는 High 레벨 고정)로 설정되어 있다.
도 16을 참조하여, 이 인터폴레이터의 동작에 대하여 설명한다. 입력 IN1, IN2가 Low 레벨일 때 OR 회로(51)의 출력을 게이트에 입력으로 하는 P채널 MOS 트랜지스터 MP1은 온하고, 전원으로부터의 전류로 용량 C를 충전한다.
그리고, 입력 IN1에 인가되는 신호가 Low 레벨로부터 High 레벨로의 상승 천이 시에 N 채널 MOS 트랜지스터 MN11∼MN1N이 온하고, 드레인이 N 채널 MOS 트랜지스터 MN11 ∼ MN1N의 소스에 접속되며, 소스가 접지에 접속되며, 게이트에 제어 신호 S[0] ∼ S[N-1]이 각각 입력되는 N 채널 MOS 트랜지스터 MN31 ∼ MN3N 중, 제어 신호로 온으로 되어 있는 n개의 N 채널 MOS 트랜지스터의 패스를 통해 용량 C의 축적 전하가 일부 방전된다.
입력 IN1의 상승 천이로부터, 입력 클럭의 주기(tCK) 지연되어 입력 IN2가 Low 레벨로부터 High 레벨로 상승할 때에, N 채널 MOS 트랜지스터 MN21 ∼ MN2N이 온하고, 드레인이 N 채널 MOS 트랜지스터 MN21 ∼ MN2N의 소스에 접속되며 소스가 접지에 접속되고 게이트에 제어 신호 SB[0] ∼ SB[N-1]이 입력되는 N 채널 MOS 트랜지스터 MN41 ∼ MN4N 중, 제어 신호로 온이 되어 있는 (N-n)개의 N 채널 MOS 트랜지스터의 패스를 통해 용량 C의 축적 전하가 방전된다.
용량 C의 단자 전압을 입력하는 인버터 INV51의 출력이 High 레벨로 반전하기까지 방전되는 전하를 CV로 하면, 입력 IN이 High 레벨로 천이하고 나서위상차(T)의 동안, 전류 nI로 방전하고, 이어서 n개의 N 채널 MOS 트랜지스터 MN11 ∼ MN1n과, (N-n)개의 N 채널 MOS 트랜지스터 MN21 ∼ MN2(N-n)의 합계 N개의 N 채널 MOS 트랜지스터의 드레인 전류 NI로 방전되며, 입력 IN의 Low로부터 High 레벨로의 상승으로부터 출력 OUT의 상승까지의 지연 시간은,
로 표현되며, 입력 IN1과 IN2의 위상차의 N 분할을 단위로 하여 지연 시간을 가변할 수 있다.
도 14의 인터폴레이터(1031)에는 제어 신호 S[0]이 High 레벨, S[1] ∼ S[31]은 Low 레벨, 제어 신호 SB[0]이 Low, SB[1] ∼ S[31]은 High 레벨이 된다.
인터폴레이터(1031)의 지연 시간은, 상기 수학식 2에 있어서, 위상차 T=tCK, N=32, n=1로부터,
가 된다.
인터폴레이터(1032)에는 위상 결정 정보(14)로서 설정된 제어 신호(코드) S[0:31]이 주어지고, 제어 신호 S[0:i-1]이 High 레벨, S[i] ∼ S[31]은 Low 레벨(단, i는 2 이상 31 이하의 정수), 제어 신호 SB[0:i-1]이 Low 레벨, SB[i] ∼ SB[31]은 High 레벨이 된다.
즉, 인터폴레이터(1032)의 지연 시간은 상기 수학식 2에 있어서 N=32, n=i의 경우로,
가 되고 인터폴레이터(1032)의 출력 INT2는 인터폴레이터(1031)의 출력 INT1보다도,
만큼 위상이 앞서고 있다.
인터폴레이터(1031)의 출력 INT1은 위상 비교 회로(3)에 공급되며, 인터폴레이터(1032)의 출력 INT2는 가변 지연 회로(50)에 공급된다.
다음에, 본 발명의 제3 실시예에 대하여 설명한다. 도 12는 본 발명의 제3 실시예의 구성을 나타내는 도면이다. 도 12를 참조하면, 본 발명의 제3 실시예는 입력 버퍼(1)의 출력과, 클럭 버퍼(61)의 출력을 입력하고, 위상 결정 정보(13)에 기초하여, 입력 버퍼(1)의 출력(동상 출력)과 클럭 버퍼(61)의 출력으로부터 원하는 위상차의 2개의 신호를 출력하는 위상차 발생 회로(10A)와, 위상차 발생 회로(10A)의 2개의 출력의 위상을 비교하는 위상 비교 회로(3)와, 위상 비교 회로(3)의 출력을 평활화하는 필터(4)와, 입력 버퍼(1)의 동상, 역상의 상보 출력을 각각 지연시키는 가변 지연 회로(51, 51B)와, 가변 지연 회로(51, 51B)의 출력을 구동하는 클럭버퍼(61, 61B)를 구비하고, 필터(4)의 출력은 가변 지연 회로(51, 51B)에 제어 신호로서 입력되며, 입력 버퍼(1)와 동상, 역상의 상보 출력을 각각 지연시키는 가변 지연 회로(52, 52B)와, 가변 지연 회로(52, 52B)의 출력을 구동하는 클럭 버퍼(62, 62B)와, 필터(4)의 출력과 설정치(13)를 가산한 값을 가변 지연 회로(52, 52B)에 제어 신호로서 출력하는 가산 회로(7)를 구비하고 있다.
도 13은 본 발명의 제3 실시예에 있어서, 입력 버퍼(1)의 상보 클럭 출력을 차동 모드로 전송하지 않고, 싱글 엔드 방식으로 전송하는 구성으로 한 경우의 도면이다. 도 13의 각부의 요소는 도 12에 도시한 것과 마찬가지이다.
도 14는 본 발명의 제3 실시예에서의 위상차 발생 회로(10A)(도 12, 도 13 참조)의 구성을 나타내는 도면이다. 도 14를 참조하면, 이 위상차 발생 회로(10A)는 입력 클럭을 8 분주하는 분주 회로(101)와, 분주 회로(101)에서 분주된 클럭을 입력 클럭으로 샘플하는 제1 D형 플립플롭(1021)과, 제1 D형 플립플롭의 출력 A를 입력 클럭으로 샘플하는 제2 D형 플립플롭(1022)과, 제1, 제2 플립플롭(1021, 1022)의 출력 A, B를 입력으로 하고, 2개의 출력의 타이밍차를 위상 결정 정보(14)를 이루는 제어 신호(제어 코드) S[0 : 31]에 기초하여 제1 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 제1 인터폴레이터(1031)와, 분주 회로(101)에서 분주된 클럭을 클럭 버퍼(61)의 출력으로 샘플하는 제3 D형 플립플롭(1023)과, 제3 D형 플립플롭(1023)의 출력 C를 클럭 버퍼(61)의 출력으로 샘플하는 제4 D형 플립플롭(1024)과, 제3, 제4 플립플롭(1023, 1024)의 출력 C, D를 입력으로 하고, 2개의 출력의 타이밍차를 위상 결정 정보(14)을 이루는 제어 신호(제어 코드) S[0]에 기초하여 제2 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 제2 인터폴레이터(1032)를 구비하고 있다.
도 15는 상기 위상차 발생 회로(10A)의 동작을 설명하는 타이밍도이다. 제1 플립플롭(1021)은 분주 회로(101)의 분주 출력을 입력 클럭에 샘플하여 출력하고(출력 A), 제2 플립플롭(1022)은 제1 플립플롭(1021)의 출력 A를 입력 클럭으로 샘플하여 출력하고(출력 B), 제1, 제2 플립플롭(1021)의 출력 A, B가 제1 인터폴레이터(1031)에 입력되고, 제1 인터폴레이터(1031)로부터는 2개의 출력 A, B 사이의 위상차를 제어 신호 S[0:31]로 내분한 시간을 지연 시간으로 갖는 출력 신호(INT1 출력)이 출력되며, 제3 플립플롭(1023)은 분주 회로(101)의 분주 출력을 클럭 버퍼(61)의 출력 클럭으로 샘플하여 출력하고(출력 C), 제4 플립플롭(1024)은 제3 플립플롭(1023)의 출력 C를 클럭 버퍼(61)의 출력 클럭으로 샘플하여 출력하고(출력 D), 제3, 제4 플립플롭(1023, 1024)의 출력 C, D가 제2 인터폴레이터(1032)에 입력되고, 제2 인터폴레이터(1032)로부터는 2개의 출력 C, D 간의 위상차를 제어 신호 S[0]에 따라 내분한 시간을 지연 시간으로 갖는 출력 신호(INT2 출력)가 출력된다. 이 예에서는 INT2 출력쪽이 INT1 출력보다도 지연되어 상승 천이하고 있다.위상차 비교 회로(3) (도 12, 도 13 참조)는, 이들 2개의 출력 INT1, INT2를 입력하여, 필터, 가변 지연 회로(51), 클럭 버퍼(61)의 피드백 제어에 의해 가변 지연 회로(51)의 지연 시간을 가변시키고, 위상 비교 회로(3)의 2개의 입력의 위상차가 제로가 되도록 제어된다. 도 14의 각 인터폴레이터(103)는 도 16에 도시한 구성과 마찬가지로 되며 그 구성의 설명은 생략한다.
또, 상기 각 실시예에 있어서, 필터(4)는 위상 비교 회로(3)로부터의 위상차 검출 결과를 평활화하는 회로이면, 차지펌프를 이루는 용량과 저항으로 이루어지는 저역 통과 필터로 해도 상관없으며, 가변 지연 회로와 가산 회로에는 전압 신호가 공급된다. 이 경우, 설정치(13)는 전압 신호로 주어진다. 혹은 필터는 차지펌프의 출력을 평활화한 신호를 A/D 변환기에서 디지털 신호로 변환하여 출력하는 구성으로 해도 된다. 이 경우, 설정치(13)는 디지털 신호로 주어진다. 또한, 필터를 위상 비교 회로(3)로부터의 출력을 평균화하는 디지털 필터로 구성해도 된다.
상기한 각 실시예의 클럭 제어 회로는 입력 클럭으로부터 다상 클럭 발생 회로 또는 위상차 발생 회로에서 원하는 위상차의 신호를 생성하고 그 신호와 출력과의 위상 비교 회로에서의 위상차가 제로(0)가 되도록 제어하는 구성으로 함으로써, 회로 구성을 간이화하고, DLL 회로, PLL 회로의 VCO로부터 다상 클럭을 생성한다는 종래의 구성(도 18, 도 19 참조)과 비교하여, 지터 성분을 극단적으로 감축하고, 입력되는 클럭에 대하여 원하는 위상 관계에 있는 클럭을 양호하게 생성 출력할 수 있다.
본 발명의 클럭 제어 회로는 외부 클럭(external clock)을 입력 버퍼로부터 입력하여 내부 클럭을 생성하여 내부의 동기 회로에 공급하는 반도체 집적 회로 장치(LSI)의 클럭 제어 회로, 입력 클럭으로부터 그 입력 클럭에 대하여 소정의 위상의 1 또는 복수의 클럭을 생성하는 클럭 리커버리 회로, 혹은 기준 신호를 입력하고, 기준 신호에 대하여 임의의 위상 관계가 있는 1 또는 복수의 신호를 생성하는 신호 생성 회로 등에 이용함에 있어서 적합하게 된다. 이상 본 발명을 상기 실시예에 의거하여 설명하였지만, 본 발명은 상기 실시예의 구성에 한정되는 것은 아니며, 특허 청구의 범위의 각 청구항의 발명의 범위에서 당업자라면 이룰 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.
이상 설명한 바와 같이 본 발명에 따르면, 입력 클럭으로부터 다상 클럭 발생 회로 또는 위상차 발생 회로에서 원하는 위상차의 신호를 생성하고, 상기 신호와 가변 지연 회로의 출력과의 위상차가 제로(0)가 되도록 피드백 제어하는 구성으로 함으로써, 입력 클럭에 대하여 원하는 위상차의 출력 신호를 양호하게 생성할 수 있다는 효과를 발휘한다. 또한 본 발명에 따르면, 다상 클럭 발생 회로에서 입력 클럭을 분주한 신호로부터 타이밍차 분할 회로에 의해 다상 클럭을 생성하거나 위상차 발생 회로에서 입력 클럭을 분주한 신호에 기초하여 인터폴레이터를 이용하여 원하는 위상차를 신호를 생성하고 있어, DLL 회로 또는 PLL의 VCO 등으로부터 다상 클럭을 추출하는 종래의 구성과 비교하여 양호하게 원하는 위상차를 추출할 수 있다.

Claims (25)

  1. 입력 클럭으로부터 상호 위상이 서로 다른 복수의 클럭(「다상 클럭」이라 함)을 생성 출력하는 다상 클럭 발생 회로와,
    상기 다상 클럭 발생 회로로부터 출력되는 다상 클럭을 입력으로 하여 그 중 하나를 선택 출력하는 선택 회로와,
    상기 선택 회로의 출력을 제1 가변 지연 회로에서 지연시킨 출력과, 상기 다상 클럭 발생 회로로부터 출력되는 다상 클럭 중 하나와의 위상차를 검출하여 출력하는 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터
    를 구비하고,
    상기 제1 가변 지연 회로는 상기 필터의 출력에 의해 지연 시간이 가변되고,
    상기 필터의 출력에 의해 지연 시간이 가변되는 제2 가변 지연 회로를 더 구비하여, 상기 입력 클럭을 상기 제2 가변 지연 회로에서 지연시킨 신호가 출력 클럭으로서 출력되는 것을 특징으로 하는 클럭 제어 회로.
  2. 입력된 클럭을 받는 입력 버퍼와,
    상기 입력 버퍼의 출력을 입력하고 상호 위상이 서로 다른 복수의 클럭(「다상 클럭」이라 함)을 발생하는 다상 클럭 발생 회로와,
    상기 다상 클럭 발생 회로로부터 출력되는 다상 클럭을 입력으로 하여 그 중하나를 선택 출력하는 선택 회로와,
    상기 선택 회로의 출력을 지연시키는 제1 가변 지연 회로와,
    상기 제1 가변 지연 회로의 출력을 입력으로 하는 제1 클럭 버퍼(「클럭 버퍼 더미」라고 함)와,
    상기 다상 클럭 발생 회로로부터 출력되는 다상 클럭의 하나와, 상기 클럭 버퍼 더미의 출력과의 위상차를 검출하여 출력하는 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터
    를 포함하고,
    상기 제1 가변 지연 회로는 상기 필터의 출력에 의해 지연 시간이 가변되고,
    상기 입력 버퍼의 출력을 입력으로 하고 상기 필터의 출력에 의해 지연 시간이 가변되는 제2 가변 지연 회로와,
    상기 제2 가변 지연 회로의 출력을 입력하고 출력 클럭을 출력하는 제2 클럭 버퍼
    를 더 포함하는 것을 특징으로 하는 클럭 제어 회로.
  3. 입력된 클럭을 받는 입력 버퍼와,
    상기 입력 버퍼의 출력을 입력하고 상호 위상이 서로 다른 복수의 클럭(「다상 클럭」이라 함)을 발생하는 다상 클럭 발생 회로와,
    상기 다상 클럭 발생 회로로부터의 다상 클럭 출력을 입력으로 하여 그 중 하나를 선택하는 선택 회로와,
    상기 선택 회로의 출력을 지연시키는 제1 가변 지연 회로와,
    상기 제1 가변 지연 회로의 출력을 입력으로 하는 제1 클럭 버퍼(「클럭 버퍼 더미」라 함)와,
    상기 다상 클럭 발생 회로로부터의 하나의 출력과, 상기 클럭 버퍼 더미의 출력과의 위상차를 검출하여 출력하는 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터
    를 포함하고,
    상기 제1 가변 지연 회로는 상기 필터의 출력에 의해 지연 시간이 가변되며,
    상기 입력 버퍼의 출력을 입력으로 하고, 상기 필터의 출력에 의해 지연 시간이 가변되는 제2 가변 지연 회로와,
    상기 필터의 출력과, 입력되는 설정치를 가산하는 가산 회로와,
    상기 입력 버퍼의 출력을 입력으로 하고 상기 가산 회로의 출력에 의해 지연 시간이 가변되는 제3 가변 지연 회로와,
    상기 제2, 제3 가변 지연 회로의 출력을 각각 입력으로 하고 출력 클럭을 각각 출력하는 제2, 제3 클럭 버퍼
    를 더 포함하는 것을 특징으로 하는 클럭 제어 회로.
  4. 제2항에 있어서,
    상기 입력 버퍼로부터는 상호 상보의 클럭 쌍이 출력되며, 상기 제2 가변 지연 회로와 상기 제2 클럭 버퍼의 조(組)를, 상기 상보의 클럭 쌍 각각의 클럭에 대하여 포함하고 있는 것을 특징으로 하는 클럭 제어 회로.
  5. 제3항에 있어서,
    상기 입력 버퍼로부터는 상호 상보의 클럭 쌍이 출력되고, 상기 제2 가변 지연 회로와 상기 제2 클럭 버퍼의 조와, 상기 제3 가변 지연 회로와 상기 제3 클럭 버퍼의 조를, 상보의 클럭 쌍 각각의 클럭에 대하여 포함하고 있는 것을 특징으로 하는 클럭 제어 회로.
  6. 제1항에 있어서,
    상기 다상 클럭 발생 회로가 입력 클럭을 분주하여 상호 위상이 서로 다른 복수상(相)의 클럭을 생성 출력하는 분주 회로와,
    상기 입력 클럭의 주기를 검지하는 주기 검지 회로와,
    상기 분주 회로로부터 출력되는 복수상(n상)의 클럭을 입력으로 하고, 상기 클럭을 체배한 클럭을 생성하는 하나 또는 복수단 종속 접속된 다상 클럭 체배 회로를 포함하고,
    상기 다상 클럭 체배 회로가 n상의 클럭(제1 내지 제n 클럭)을 입력하고,
    2개의 입력의 타이밍차를 분할한 신호를 출력하는 2n개의 타이밍차 분할 회로를 더 구비하고,
    홀수번째(2I-1번째, 단 1≤I≤n)의 타이밍차 분할 회로는 상기 2개의 입력으로서 n상의 클럭 중 I번째의 동일 클럭을 입력으로 하고,
    짝수번째(2I번째, 단 1≤I≤n)의 타이밍차 분할 회로는 n상의 클럭 중 I번째의 클럭과 I+1번째의 클럭(단, n+1번째는 1번째로 순회(巡回)한다)의 클럭을 입력으로 하고,
    2n개의 펄스폭 보정 회로를 더 구비하고,
    J번째(단, 1≤J≤2n)의 펄스폭 보정 회로는 J 번째의 타이밍차 분할 회로의 출력을 제1 입력으로 하고, (J+2 mod n)번째(단, J+2 mod n은 J+2를 n으로 나눈 나머지)의 타이밍차 분할 회로의 출력을 제2 입력으로 하고, 상기 제1 입력과 상기 제2 입력의 반전 신호의 부정 논리곱을 출력하고,
    n개의 다중화 회로를 더 구비하고, K번째(단, 1≤K≤n)의 다중화 회로는 K번째의 펄스폭 보정 회로의 출력과 (K+n)번째의 펄스폭 보정 회로의 출력을 입력으로 하고, 이들 부정 논리곱을 출력하는 것을 특징으로 하는 클럭 제어 회로.
  7. 제6항에 있어서,
    상기 타이밍차 분할 회로가, 제1, 제2 입력단으로부터 입력되는 신호를 입력으로 하고 상기 제1 및 제2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리 회로와,
    제1 전원과 내부 노드 사이에 접속되며, 상기 논리 회로의 출력 신호를 제어 단자에 입력으로 하는 제1 스위치 소자와,
    상기 내부 노드에 입력단이 접속되고, 상기 내부 노드 전위와 임계치와의 대소 관계가 반전한 경우에 출력 논리치를 반전시키는 버퍼 회로와,
    상기 내부 노드와 제2 전원 간에 접속되며, 상기 제1 입력단으로부터의 신호의 값에 기초하여 온·오프 제어되는 제2 스위치 소자와,
    상기 내부 노드와 제2 전원 간에 접속되며, 상기 제2 입력단으로부터의 신호에 기초하여 온·오프 제어되는 제3 스위치 소자를 구비하고,
    상기 내부 노드와 상기 제2 전원 사이에 제4 스위치 소자와 용량으로 이루어지는 직렬 회로가, 복수개 서로 병렬 접속되며, 상기 제4 스위치 소자의 제어 단자에 공급되는 주기 제어 신호의 값에 의해 상기 제4 스위치 소자가 온 및 오프 제어되며 상기 내부 노드에 부가하는 용량의 용량치가 결정된 것을 특징으로 하는 클럭 제어 회로.
  8. 제공된 위상 결정 정보에 기초하여 입력 클럭을 소정의 위상차만큼 지연시킨 신호를 출력하는 위상차 발생 회로와,
    상기 위상차 발생 회로의 출력을 지연시키는 제1 가변 지연 회로와,
    상기 위상차 발생 회로의 출력과 상기 제1 가변 지연 회로로부터의 출력 신호의 위상차를 검출하여 출력하는 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터
    를 포함하고,
    상기 제1 가변 지연 회로는 상기 필터의 출력에 의해 지연 시간이 가변되고,
    상기 필터의 출력에 의해 지연 시간이 가변되는 제2 가변 지연 회로를 더 포함하고, 상기 입력 클럭을 상기 제2 가변 지연 회로에서 지연시킨 신호를 출력 클럭으로서 출력하는 것을 특징으로 하는 클럭 제어 회로.
  9. 입력된 클럭을 받는 입력 버퍼와,
    상기 입력 버퍼의 출력을 입력함과 함께, 위상 결정 정보를 입력하고, 상기 위상 결정 정보에 기초하여, 상기 입력 버퍼의 출력을 소정의 위상차만큼 지연시킨 신호를 출력하는 위상차 발생 회로와,
    상기 위상차 발생 회로의 출력을 지연시키는 제1 가변 지연 회로와,
    상기 제1 가변 지연 회로의 출력을 입력으로 하고 더미의 부하를 구동하는 제1 클럭 버퍼(「클럭 버퍼 더미」라고 함)와,
    상기 위상차 발생 회로의 출력과 상기 클럭 버퍼 더미의 출력의 위상차를 검출하여 출력하는 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터
    를 구비하고,
    상기 제1 가변 지연 회로는 상기 필터의 출력으로 지연 시간이 가변되고,
    상기 입력 버퍼의 출력을 입력으로 하고 상기 필터의 출력에 의해 지연 시간이 가변되는 제2 가변 지연 회로와,
    상기 제2 가변 지연 회로의 출력을 입력하고 출력 클럭을 출력하는 제2 클럭 버퍼
    를 더 포함하는 것을 특징으로 하는 클럭 제어 회로.
  10. 입력된 클럭을 받는 입력 버퍼와,
    상기 입력 버퍼의 출력을 입력함과 함께, 위상 결정 정보를 입력하고, 상기 위상 결정 정보에 기초하여 상기 입력 버퍼의 출력을 소정의 위상차만큼 지연시킨 신호를 출력하는 위상차 발생 회로와,
    상기 위상차 발생 회로의 출력을 지연시키는 제1 가변 지연 회로와,
    상기 제1 가변 지연 회로의 출력을 입력으로 하고 더미의 부하를 구동하는 제1 클럭 버퍼(「클럭 버퍼 더미」라고 함)와,
    상기 위상차 발생 회로의 출력과 상기 클럭 버퍼 더미의 출력의 위상차를 검출하여 출력하는 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터
    를 포함하고,
    상기 제1 가변 지연 회로는 상기 필터의 출력에 의해 지연 시간이 가변되며,
    상기 입력 버퍼의 출력을 입력으로 하고 상기 필터의 출력에 의해 지연 시간이 가변되는 제2 가변 지연 회로와,
    상기 필터의 출력과, 입력된 설정치를 가산하는 가산 회로와,
    상기 입력 버퍼의 출력을 입력으로 하고, 상기 가산 회로의 출력에 의해 지연 시간이 가변되는 제3 가변 지연 회로와,
    상기 제2, 제3 가변 지연 회로의 출력을 각각 입력하고 제1, 제2 출력 클럭을 출력하는 제2, 제3 클럭 버퍼
    를 더 포함하는 것을 특징으로 하는 클럭 제어 회로.
  11. 제8항에 있어서,
    상기 위상차 발생 회로가, 입력 클럭을 분주하는 분주 회로와,
    상기 분주 회로의 출력을 상기 입력 클럭의 상승 또는 하강 천이로 샘플하는 제1 플립플롭과,
    상기 제1 플립플롭의 출력을 상기 입력 클럭의 상승 또는 하강 천이로 샘플하는 제2 플립플롭과,
    상기 제1, 제2 플립플롭의 출력을 입력으로 하고, 2개의 출력의 타이밍차를 제1 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 제1 인터폴레이터와,
    상기 제1, 제2 플립플롭의 출력을 입력으로 하고, 2개의 출력의 타이밍차를 제2 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 제2 인터폴레이터
    를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  12. 입력된 클럭을 받는 입력 버퍼와,
    상기 입력 버퍼의 출력을 하나의 입력단으로부터 입력하고, 하나의 출력 클럭을 다른 입력단으로부터 입력하고, 상기 입력 버퍼의 출력과 상기 출력 클럭으로부터 제어 신호로서 입력되는 위상 결정 정보로 규정되는 위상차를 갖는 2개의 출력 신호를 출력하는 위상차 발생 회로와,
    상기 위상차 발생 회로의 2개의 출력의 위상차를 검출하여 출력하는 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터와,
    상기 입력 버퍼의 출력을 지연시키는 제1 가변 지연 회로와,
    상기 제1 가변 지연 회로의 출력을 입력하고 출력 클럭을 출력하는 제1 클럭 버퍼
    를 포함하고,
    상기 제1 클럭 버퍼의 출력 클럭이 상기 위상차 발생 회로의 상기 다른 입력단에 입력되는 상기 출력 클럭으로서 공급되고,
    상기 제1 가변 지연 회로는 상기 필터의 출력에 의해 지연 시간이 가변되는 것을 특징으로 하는 클럭 제어 회로.
  13. 제12항에 있어서,
    상기 입력 버퍼로부터는 상호 상보의 클럭 쌍이 출력되며, 상기 제1 가변 지연 회로와 상기 제1 클럭 버퍼의 조를, 상보의 클럭 쌍 각각의 클럭에 대하여 포함하고 있는 것을 특징으로 하는 클럭 제어 회로.
  14. 입력 클럭과 출력 클럭을 입력하고, 상기 입력 클럭과 상기 출력 클럭에 기초하여, 입력된 위상 결정 정보에 의해 규정되는 위상차를 갖는 제1, 제2 출력 신호를 출력하는 위상차 발생 회로와,
    상기 위상차 발생 회로의 제2 출력 신호를 지연시키는 제1 가변 지연 회로와,
    상기 위상차 발생 회로로부터 출력되는 상기 제1, 제2 출력 신호의 위상차를 검출하여 출력하는 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터
    를 구비하고,
    상기 제1 가변 지연 회로는 상기 필터의 출력에 의해 지연 시간이 가변되고,
    상기 필터의 출력에 의해 지연 시간이 가변되는 제2 가변 지연 회로를 더 구비하여, 상기 입력 클럭을 각각 상기 제1, 제2 가변 지연 회로에서 지연시킨 신호를 제1, 제2 출력 클럭으로서 출력하고,
    상기 제1 출력 클럭이 상기 위상차 발생 회로에 대하여 상기 출력 클럭으로서 입력되는 것을 특징으로 하는 클럭 제어 회로.
  15. 입력된 클럭을 받는 입력 버퍼와,
    상기 입력 버퍼로부터의 입력 클럭을 하나의 입력단으로부터 입력하고, 하나의 출력 클럭을 다른 입력단으로부터 입력하고, 입력되는 위상 결정 정보에 기초하여, 상기 입력 클럭과 상기 출력 클럭을 상기 위상 결정 정보로 규정되는 내분비에 의해 지연시킨 신호로서, 위상차가 상기 위상 결정 정보로 규정되는 제1, 제2 출력 신호를 출력하는 위상차 발생 회로와,
    상기 위상차 발생 회로로부터 출력되는 상기 제1, 제2 출력 신호의 위상차를 검출하여 출력하는 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력되는 위상차 검출 신호를 평활화하는 필터와,
    상기 필터의 출력에 기초하여 지연 시간이 가변되며 상기 입력 버퍼의 출력을 지연시키는 제1 가변 지연 회로와,
    상기 제1 가변 지연 회로의 출력을 입력하고 제1 출력 클럭을 출력하는 제1 클럭 버퍼
    를 포함하고,
    상기 제1 출력 클럭이 상기 위상차 발생 회로에 상기 하나의 출력 클럭으로서 입력되고,
    상기 필터의 출력과, 입력된 설정치를 가산하는 가산 회로와,
    상기 입력 버퍼의 출력을 입력으로 하고, 상기 가산 회로의 출력에 의해 지연 시간이 가변되는 제2 가변 지연 회로와,
    상기 제2 가변 지연 회로의 출력을 입력하고 제2 출력 클럭을 출력하는 제2 클럭 버퍼
    를 더 포함하는 것을 특징으로 하는 클럭 제어 회로.
  16. 제15항에 있어서,
    상기 입력 버퍼로부터는 상호 상보의 클럭 쌍이 출력되며, 상기 제1 가변 지연 회로와 상기 제1 클럭 버퍼의 조와, 상기 제2 가변 지연 회로와 상기 제2 클럭 버퍼의 조를, 상보의 클럭 쌍 각각의 클럭에 대하여 포함하고 있는 것을 특징으로 하는 클럭 제어 회로.
  17. 제12항에 있어서,
    상기 위상차 발생 회로가, 상기 입력 클럭을 분주하는 분주 회로와,
    상기 분주 회로에서 분주된 클럭을 상기 입력 클럭의 상승 또는 하강 천이로 샘플하는 제1 플립플롭과,
    상기 제1 플립플롭의 출력을 상기 입력 클럭의 상승 또는 하강 천이로 샘플하는 제2 플립플롭과,
    상기 제1, 제2 플립플롭의 출력을 입력으로 하고, 2개의 출력의 타이밍차를 위상 결정 정보에 기초하여 제1 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 제1 인터폴레이터와,
    상기 분주 회로에서 분주된 클럭을 입력되는 상기 출력 클럭의 상승 또는 하강 천이로 샘플하는 제3 플립플롭과,
    상기 제3 플립플롭의 출력을 상기 출력 클럭의 상승 또는 하강 천이로 샘플하는 제4 플립플롭과,
    상기 제3, 제4 플립플롭의 출력을 입력으로 하고, 2개의 출력의 타이밍차를 상기 위상 결정 정보에 기초하여 제2 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 제2 인터폴레이터를 포함하는 것을 특징으로 하는 클럭제어 회로.
  18. 제11항에 있어서,
    상기 각 인터폴레이터가, 제1 입력단과 제2 입력단으로부터의 제1, 제2 입력 신호를 입력으로 하는 논리 회로와,
    제1 전원과 내부 노드 사이에 삽입되어 상기 논리 회로의 출력이 제1 값일 때 온하는 스위치와,
    내부 노드와 제2 전원 사이에 접속되는 상기 용량과,
    상기 내부 노드가 입력단에 접속된 인버터를 구비하고,
    상기 내부 노드에 일단이 접속되고, 제어 단자에 상기 제1 입력단으로부터의 제1 입력 신호가 공급되는 서로 병렬로 접속된 N개의 제2 스위치와,
    상기 내부 노드에 일단이 접속되며, 제어 단자에 상기 제2 입력단으로부터의 제2 입력 신호가 공급되는 서로 병렬로 접속된 N개의 제3 스위치와,
    상기 제2 스위치의 타단과 제2 전원 사이에 삽입되며, 제어 단자에 위상 결정 정보를 이루는 제어 신호가 접속되며, 온 및 오프가 되는 N개의 제4 스위치와,
    상기 제3 스위치의 타단과 상기 제2 전원 사이에 삽입되고, 제어 단자에 위상 결정 정보를 이루는 제어 신호가 접속되며 온 및 오프가 되는 N개의 제5 스위치
    를 더 포함하는 것을 특징으로 하는 클럭 제어 회로.
  19. 제17항에 있어서,
    상기 각 인터폴레이터가, 제1 입력단과 제2 입력단으로부터의 제1, 제2 입력 신호를 입력으로 하는 논리 회로와,
    제1 전원과 내부 노드 사이에 삽입되어 상기 논리 회로의 출력이 제1 값일 때에 온하는 스위치와,
    내부 노드와 제2 전원 사이에 접속되는 상기 용량과,
    상기 내부 노드가 입력단에 접속된 인버터를 구비하고,
    상기 내부 노드에 일단이 접속되며 제어 단자에 상기 제1 입력단으로부터의 제1 입력 신호가 공급되는 서로 병렬로 접속된 N개의 제2 스위치와,
    상기 내부 노드에 일단이 접속되고 제어 단자에 상기 제2 입력단으로부터의 제2 입력 신호가 공급되는 서로 병렬로 접속된 N개의 제3 스위치와,
    상기 제2 스위치의 타단과 제2 전원 사이에 삽입되며 제어 단자에 위상 결정 정보를 이루는 제어 신호가 접속되며 온 및 오프가 되는 N개의 제4 스위치와,
    상기 제3 스위치의 타단과 상기 제2 전원 사이에 삽입되고 제어 단자에 위상 결정 정보를 이루는 제어 신호가 접속되며 온 및 오프가 되는 N개의 제5 스위치
    를 더 포함하는 것을 특징으로 하는 클럭 제어 회로.
  20. 제11항에 있어서,
    상기 각 인터폴레이터가, 제1 입력단과 제2 입력단으로부터의 제1, 제2 입력 신호를 입력으로 하는 논리 회로와,
    제1 전원과 내부 노드 사이에 삽입되며 상기 논리 회로의 출력이 제1 값일때에 온하는 스위치와,
    내부 노드와 제2 전원 사이에 접속되는 상기 용량과,
    상기 내부 노드가 입력단에 접속된 인버터를 포함하고,
    상기 내부 노드에 일단이 접속되고 제어 단자에 위상 결정 정보를 이루는 제어 신호가 접속되고 온 및 오프가 되는 서로 병렬로 접속된 N개의 제2 스위치와,
    상기 내부 노드에 일단이 접속되고 제어 단자에 위상 결정 정보를 이루는 제어 신호가 접속되고 온 및 오프가 되는 서로 병렬로 접속된 N개의 제3 스위치와,
    상기 제2 스위치의 타단과 제2 전원 사이에 삽입되고 제어 단자에 상기 제1 입력단으로부터의 제1 입력 신호가 공급되는 N개의 제4 스위치와,
    상기 제3 스위치의 타단과 상기 제2 전원 사이에 삽입되고 제어 단자에 상기 제2 입력단으로부터의 제2 입력 신호가 공급되는 N개의 제5 스위치
    를 더 포함하는 것을 특징으로 하는 클럭 제어 회로.
  21. 제17항에 있어서,
    상기 각 인터폴레이터가, 제1 입력단과 제2 입력단으로부터의 제1, 제2 입력 신호를 입력으로 하는 논리 회로와,
    제1 전원과 내부 노드 사이에 삽입되어 상기 논리 회로의 출력이 제1 값일 때에 온하는 스위치와,
    내부 노드와 제2 전원 간에 접속되는 상기 용량과,
    상기 내부 노드가 입력단에 접속된 인버터를 구비하고,
    상기 내부 노드에 일단이 접속되며 제어 단자에 위상 결정 정보를 이루는 제어 신호가 접속되고 온 및 오프가 되는 서로 병렬로 접속된 N개의 제2 스위치와,
    상기 내부 노드에 일단이 접속되고 제어 단자에 위상 결정 정보를 이루는 제어 신호가 접속되고 온 및 오프가 되는 서로 병렬로 접속된 N개의 제3 스위치와,
    상기 제2 스위치의 타단과 제2 전원 사이에 삽입되고 제어 단자에 상기 제1 입력단으로부터의 제1 입력 신호가 공급되는 N개의 제4 스위치와,
    상기 제3 스위치의 타단과 상기 제2 전원 간에 삽입되며 제어 단자에 상기 제2 입력단으로부터의 제2 입력 신호가 공급되는 N개의 제5 스위치
    를 더 포함하는 것을 특징으로 하는 클럭 제어 회로.
  22. 입력 버퍼로부터의 입력 클럭을 받은 다상 클럭 발생 회로에서는 상기 입력 클럭으로부터 상호 위상이 서로 다른 복수의 클럭(「다상 클럭」이라 함)을 발생하고,
    선택 회로에서 상기 다상 클럭 발생 회로로부터의 다상 클럭 출력을 입력으로 하여 그 중 하나를 선택하고,
    상기 선택된 클럭을 제1 가변 지연 회로에서 지연시키고,
    상기 제1 가변 지연 회로의 출력을 받는 클럭 버퍼(「클럭 버퍼 더미」라 함)의 출력과, 상기 다상 클럭 발생 회로로부터의 1의 출력과의 2개의 출력의 위상차를 위상 비교 회로에서 검출하고, 상기 위상 비교 결과를 필터로 평활화한 신호에 기초하여 상기 제1 가변 지연 회로의 지연 시간을 가변시키고,
    상기 입력 버퍼의 출력을 입력으로 하고, 상기 필터의 출력으로 지연 시간이 가변되는 제2 가변 지연 회로의 출력을 받는 클럭 버퍼로부터 상기 입력 클럭에 대하여 원하는 위상 관계에 있는 출력 클럭이 출력되는 것을 특징으로 하는 클럭 제어 방법.
  23. 입력된 클럭을 받는 입력 버퍼의 출력을 위상차 발생 회로에 입력하고, 상기 위상차 발생 회로에서는 제공된 위상 결정 정보에 기초하여 상기 입력 버퍼의 출력을 소정의 위상차만큼 지연시킨 신호를 생성하고,
    상기 위상차 발생 회로의 출력을 지연시키는 제1 가변 지연 회로의 출력을 입력으로 하는 클럭 버퍼 더미의 출력과, 상기 위상차 발생 회로의 출력과의 위상차를 위상 비교 회로에서 검출하고,
    상기 위상 비교 결과를 필터로 평활화하고 상기 제1 가변 지연 회로는 상기 필터의 출력으로 지연 시간이 가변되고,
    상기 입력 버퍼의 출력을 입력으로 하고 상기 필터의 출력으로 지연 시간이 가변되는 제2 가변 지연 회로의 출력을 입력으로 하는 클럭 버퍼로부터 출력 클럭이 출력되는 것을 특징으로 하는 클럭 제어 방법.
  24. 입력된 클럭을 받는 입력 버퍼의 출력을 위상차 발생 회로의 하나의 입력단으로부터 입력하고, 하나의 출력 신호를 상기 위상차 발생 회로 외에 입력단으로부터 입력하고, 상기 위상차 발생 회로에서는 입력되는 위상 결정 정보에 기초하여상기 입력 버퍼의 출력과 상기 출력 신호로부터 원하는 위상차를 갖는 2개의 신호를 출력하고,
    상기 위상차 발생 회로의 2개의 출력의 위상차를 위상 비교 회로에서 검출하고,
    상기 위상 비교 결과를 필터로 평활화하고,
    상기 입력 버퍼의 출력을 지연시키는 제1 가변 지연 회로의 출력을 받는 제1 클럭 버퍼로부터 출력 신호가 출력되고,
    상기 제1 클럭 버퍼의 출력 신호가 상기 위상차 발생 회로의 상기 다른 입력단에 공급되고,
    상기 제1 가변 지연 회로는 상기 필터의 출력으로 지연 시간이 가변되는 것을 특징으로 하는 클럭 제어 방법.
  25. 제22항에 있어서,
    상기 필터의 출력과 입력된 가산 정보를 가산 회로에서 가산하고, 가산 회로로부터의 신호로 지연 시간이 가변되고, 상기 입력 버퍼로부터의 출력을 지연시켜서 출력하는 가변 지연 회로를 더 구비하여, 상기 가변 지연 회로의 출력을 클럭 버퍼를 통해 출력하는 것을 특징으로 하는 클럭 제어 방법.
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