JP4679273B2 - クロックデータリカバリ回路 - Google Patents
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Description
2003 Symposium on VLSI Circuits Digest of Technical Papers, pp.57-60.「A 50-mW/ch 2.5-Gb/s/ch Data Recovery Circuit for the SFI-5 Interface Using Novel Eye-tracking Method.」
図2は、本発明の第1の実施の形態におけるCDR回路の内部構成を示すブロック図である。このCDR回路は、制御コードによって遅延量を変えることができる可変遅延回路(VDL)11と、CLOCKの1周期を検出する回路(Edge Detector)12と、VDL11に与える制御コードを決定する回路(CODE Operator)13と、データとクロックとの位相を比較して補正する信号を出力する位相比較回路(PD)14とを含む。
図5は、本発明の第2の実施の形態におけるCDR回路の内部構成を示すブロック図である。このCDR回路は、図2に示す第1の実施の形態におけるCDR回路と比較して、VDL11がVDL A15およびVDL B16に置換され、+1/−1 Increment回路22が+1/−1 Increment A回路33および+1/−1 Increment B回路34に置換され、Decoder30がDecoder A31およびDecoder B32に置換されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
図7は、本発明の第3の実施の形態におけるCDR回路の内部構成を示すブロック図である。このCDR回路は、図5に示す第2の実施の形態におけるCDR回路と比較して、Register(H)27およびRegister(L)28がRegister A(H)35およびRegister A(L)36に置換され、Register B(H)37と、Register B(L)38と、Compare(H)回路39と、Compare(L)回路40と、PASS/FAIL Detector41と、Test Circuit42と、セレクタ51〜58とが追加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
図9は、本発明の第4の実施の形態におけるCDR回路の内部構成を示すブロック図である。このCDR回路は、図5に示す第2の実施の形態におけるCDR回路と比較して、ADD23がADD A61およびADD B62に置換され、Decoder B32がDecoder30に置換され、セレクタ63〜66、SFR D67、AND回路68およびバッファ69が追加された点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
図12は、本発明の第5の実施の形態におけるCDR回路の内部構成を示すブロック図である。このCDR回路は、図2に示す第1の実施の形態におけるCDR回路と比較して、ヒステリシス制御コードを決定するHysteresis CODE SET回路71が追加され、MIN/MAX Detector72の機能が異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
図15は、本発明の第6の実施の形態におけるCDR回路の内部構成を示すブロック図である。このCDR回路は、図12に示す第5の実施の形態におけるCDR回路と比較して、ADD23がADD D81に置換され、ADD HYS82が追加され、Hysteresis CODE SET回路71からのHYS信号がADD D81およびADD HYS82に与えられる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、動作原理は、第5の実施の形態において説明したものと同様である。
図17は、本発明の第7の実施の形態におけるVDLの内部構成を示すブロック図である。このVDLは、Delay Line110と、TAP Line120と、PI Line130と、バッファ140とを含む。
Claims (11)
- データ信号に同期した出力クロックを生成するクロックデータリカバリ回路であって、
前記データ信号と前記出力クロックとの位相差を検出する第1の検出手段と、
制御コードに応じてクロックの遅延を変える可変遅延手段と、
前記制御コードの値を変更するコード変更手段とを含み、
前記コード変更手段は、前記出力クロックの1周期と同じ遅延に相当する制御コードの値を検出する第2の検出手段と、
前記第2の検出手段によって検出された制御コードの値を格納する格納手段と、
前記第1の検出手段による検出結果に応じて前記制御コードを変更しながら前記出力クロックを前記データ信号に同期させる際、前記可変遅延手段の遅延量がクロックの1周期分を超えるときに、制御コードに対して前記格納手段に格納された値を一度に加算または減算する演算手段とを含む、クロックデータリカバリ回路。 - 前記格納手段は、前記制御コードの上限値を格納する上限値格納手段と、
前記制御コードの下限値を格納する下限値格納手段とを含み、
前記演算手段は、前記第1の検出手段による検出結果に応じて制御コードを加減算するためのコードを生成するためのインクリメント手段と、
前記インクリメント手段によって生成されたコードに応じて制御コードを加減算するためのコード演算手段と、
前記コード演算手段によって計算された制御コードが前記上限値格納手段に格納された上限値または前記下限値格納手段に格納された下限値になっているか否かを判定することにより、前記可変遅延手段の遅延量がクロックの1周期分を超えるか否かを判定するための判定手段とを含み、
前記コード演算手段は、前記判定手段によってクロックの1周期分を超えると判定された場合に、前記上限値格納手段に格納された上限値と前記下限値格納手段に格納された下限値とから算出した値を一度に加算または減算する、請求項1記載のクロックデータリカバリ回路。 - 前記インクリメント手段は、前記可変遅延手段の遅延量を第1の初期値から順に小さくし、制御コードが最小値に達しても前記出力クロックの1周期と同じ遅延量に達しなかった場合は当該最小値を前記下限値格納手段に格納し、遅延量を第2の初期値から順に大きくして前記出力クロックと同じ遅延量となるときの制御コードを前記上限値格納手段に格納する、請求項2記載のクロックデータリカバリ回路。
- 前記判定手段は、前記可変遅延手段の遅延量がクロックの1周期分を超えるか否かを判定する際に、前記上限値格納手段に格納される上限値に所定値を加算して判定する、請求項2または3記載のクロックデータリカバリ回路。
- 前記判定手段は、前記可変遅延手段の遅延量がクロックの1周期分を超えるか否かを判定する際に、前記下限値格納手段に格納される下限値から所定値を減算して判定する、請求項2〜4のいずれかに記載のクロックデータリカバリ回路。
- 前記演算手段はさらに、前記上限値格納手段に格納される上限値に所定値を加算して前記判定手段に出力する加算手段と、
前記下限値格納手段に格納される下限値から所定値を減算して前記判定手段に出力する減算手段とを含み、
前記判定手段は、前記加算手段から出力される値および前記減算手段から出力される値に基づいてクロックの1周期分を超えるか否かを判定し、
前記コード演算手段は、前記判定手段によってクロックの1周期分を超えると判定された場合に、前記加算手段から出力される値と前記減算手段から出力される値と前記所定値とから算出した値を一度に加算または減算する、請求項2または3記載のクロックデータリカバリ回路。 - 前記クロックデータリカバリ回路は、前記可変遅延手段を2つ有し、
前記第2の検出手段は、第1の可変遅延手段を制御して前記出力クロックの1周期と同じ遅延に相当する制御コードを検出し、
前記演算手段は、前記第1の検出手段による検出結果に応じて第2の可変遅延手段の制御コードを変更しながら前記出力クロックを前記データ信号に同期させる際、前記第2の可変遅延手段の遅延量がクロックの1周期分を超えるときに、制御コードに対して前記格納手段に格納された値を一度に加算または減算する、請求項1〜3のいずれかに記載のクロックデータリカバリ回路。 - 前記クロックデータリカバリ回路は、前記可変遅延手段を2つ有し、
前記クロックデータリカバリ回路は、前記第2の検出手段によって検出された第1の可変遅延手段の出力クロックの1周期と同じ遅延に相当する制御コードを格納する第1の格納手段と、
前記第2の検出手段によって検出された第2の可変遅延手段の出力クロックの1周期と同じ遅延に相当する制御コードを格納する第2の格納手段と、
前記第1の格納手段に格納される値と前記第2の格納手段に格納される値とを比較する比較手段と、
前記比較手段による比較結果に応じて、前記クロックデータリカバリ回路に動作を行なわせるか否かを判定する動作判定手段とを含む、請求項1〜3のいずれかに記載のクロックデータリカバリ回路。 - 前記クロックデータリカバリ回路は、前記可変遅延手段を2つ有し、
前記第2の検出手段は、第1の可変遅延手段を制御して前記出力クロックの1周期と同じ遅延に相当する制御コードを検出し、
前記演算手段は、前記第1の検出手段による検出結果に応じて前記第1の可変遅延手段の制御コードを変更しながら前記出力クロックを前記データ信号に同期させる際、前記第1の可変遅延手段の遅延量がクロックの1周期分を超えるときに、前記第2の可変遅延手段の制御コードに対して前記格納手段に格納された値を一度に加算または減算し、前記第2の可変遅延手段に動作を切替えた後に、前記第1の可変遅延手段の制御コードに対して前記格納手段に格納された値を一度に加算または減算し、前記出力クロックと前記データ信号との同期を行なわせ、さらに、
前記第1の検出手段による検出結果に応じて前記第2の可変遅延手段の制御コードを変更しながら前記出力クロックを前記データ信号に同期させる際、前記第2の可変遅延手段の遅延量がクロックの1周期分を超えるときに、前記第1の可変遅延手段の制御コードに対して前記格納手段に格納された値を一度に加算または減算し、前記第1の可変遅延手段に動作を切替えた後に、前記第2の可変遅延手段の制御コードに対して前記格納手段に格納された値を一度に加算または減算し、前記出力クロックと前記データ信号との同期を行なわせる、請求項1〜3のいずれかに記載のクロックデータリカバリ回路。 - 前記可変遅延手段は、複数の遅延回路と、
前記複数の遅延回路の出力が接続される複数のセレクタと、
前記複数のセレクタの出力を制御してクロックの位相を補間する位相補間回路とを含み、
前記複数のセレクタのそれぞれに接続される遅延回路の数および位相補間回路の数が同数である、請求項1〜9のいずれかに記載のクロックデータリカバリ回路。 - 前記可変遅延手段は、複数の遅延回路と、
前記複数の遅延回路の出力が接続される複数のセレクタと、
前記複数のセレクタの出力を制御してクロックの位相を補間する位相補間回路とを含み、
前記演算手段が制御コードに対して前記格納手段に格納された値を一度に加算または減算する際に、セレクタおよび位相補間回路の経路を複数回切替えて、制御コードの値を変更する、請求項1〜10のいずれかに記載のクロックデータリカバリ回路。
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