KR100382966B1 - 얇은 플레이트를 갖는 리드-온-칩형의 반도체 장치 및 그 제조 방법 - Google Patents

얇은 플레이트를 갖는 리드-온-칩형의 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

리드-온-칩 구조를 갖는 반도체 장치에서, 얇은 플레이트 (9) 는 반도체 소자 (1B) 의 외부 주변 영역에 배열되고 실질적으로 반도체 소자와 동일한 두께를 갖는다.

Description

얇은 플레이트를 갖는 리드-온-칩형의 반도체 장치 및 그 제조 방법 {LEAD-ON-CHIP TYPE SEMICONDUCTOR DEVICE HAVING THIN PLATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 리드-온-칩 (LOC) 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
다이내믹 램 (DRAM) 장치와 같은 대형 저장 용량을 가진 메모리 장치의 개발의 결과로서, 그와 같은 장치의 반도체 소자는 치수적으로 확대되어 왔고 메모리 패키지에서 이전보다 현저하게 넓어진 공간을 차지한다. 따라서, 최근에는 LOC 구조를 갖는 패키지 구조체가 패키지의 넓은 공간을 차지하는 반도체 소자를 포함한 패키지 설계의 기술 분야에서 제안되어 왔다.
한편, 확산 기술 개발의 결과로서, 반도체 소자가 작게 제조될 수 있어서 동일한 용량을 가진 반도체 소자가 거의 매년 점진적으로 소형화되어 왔다.
또한, 패키지의 외부 치수는 표준화되고 따라서 패키지에 포함되는 반도체 소자가 소형화한다고 하더라도 외부 치수의 관점에서 패키지는 거의 소형화되지 않는다. 따라서, 생산 싸이클이 완성의 단계로 진입함에 따라, 패키지의 반도체 소자는 LOC 구조를 갖는다 하더라도 패키지에서 축소된 공간을 차지하는 경향이 있다.
그러나, 패키지의 크기에 비하여 작은 공간을 차지하는 반도체 소자일 경우, 제조 수율이 감소되고, 패키지내에 큰 비틀림이 생성되며, 큰 열저항이 패키지내에 생성된다. 이를 후에 상세히 설명한다.
본 발명의 주목적은 LOC형의 반도체 장치의 제조 수율을 증가시키는 것이다.
도 1 은 LOC 구조를 갖는 제 1 종래 기술의 반도체 장치를 도시하는 평면도.
도 2 는 도 1 의 선 Ⅱ-Ⅱ 을 따라서 자른 단면도.
도 3 은 LOC 구조를 갖는 제 2 종래 기술의 반도체 장치를 도시하는 평면도.
도 4 는 도 3 의 선 Ⅳ-Ⅳ 을 따라서 자른 단면도.
도 5a 내지 도 5d 는 도 3 및 도 4 의 반도체 장치 제조 방법을 설명하는 단면도.
도 6 은 도 3 및 도 4 의 반도체 장치에서 발생되는 문제를 설명하는 평면도.
도 7 은 본 발명에 따라 LOC 구조를 갖는 반도체 장치의 제 1 실시예를 도시하는 평면도.
도 8 은 도 7 의 선 Ⅷ-Ⅷ 을 따라서 자른 단면도.
도 9a 내지 도 9e 는 도 7 및 도 8 의 제 1 반도체 장치 제조 방법을 설명하는 단면도.
도 10a 내지 도 10e 는 도 7 및 도 8 의 제 2 반도체 장치 제조 방법을 설명하는 단면도.
도 11 은 본 발명에 따라 LOC 구조를 갖는 반도체 장치의 제 2 실시예를 도시하는 평면도.
※도면의 주요 부분에 대한 부호의 설명※
1B : 반도체 소자
2 : 전극
3 : 리드 프레임4 : 접착 테이프
5 : 본딩 와이어
6 : 밀봉 수지층
9 : 얇은 플레이트
31 : 내부 리드
32 : 외부 리드
33 : 버스 바R : 밀봉 수지층의 불균형한 영역T1, T2, T3 : 밀봉 수지층의 두께
본 발명에 따르면, LOC 구조를 갖는 반도체 장치에서, 반도체 소자와 실질적으로 동일한 두께를 갖는 얇은 플레이트가 반도체 소자의 외부 주변 영역에 배열된다. 결과적으로, LOC 구조를 갖고 패키지의 크기에 비하여 작은 공간만을차지하는 반도체 소자를 포함한 패키지에서, 내부 리드의 상부 표면 상의 수지의 두께와 내부 리드의 하부 표면의 수지의 두께가 불균형한 영역이 반도체 소자의 외부 주변 영역에서 감소된다.
전기적으로 전도성의 재료를 사용하고 반도체 소자 상의 전극과 내부 리드를 각각의 본딩 와이어에 의하여 접속함으로써 얇은 플레이트는 전원의 작용을 이용하는 버스 바로서 동작할 수 있다.
첨부된 도면을 참조하여, 종래 기술과 비교함으로써, 이후 시작되는 설명으로부터 본 발명은 더욱 명확하게 이해될 것이다.
바람직한 실시예의 설명 전에, 도 1, 도 2, 도 3, 도 4, 도 5a 내지 도 5d 및 도 6 을 참조하여 LOC 구조를 사용하는 종래 기술의 반도체 장치를 설명한다.
도 1 은 LOC 구조를 갖는 제 1 종래 기술의 반도체 장치를 도시하는 평면도이고, 도 2 는 도 1 의 선 Ⅱ-Ⅱ 를 따라서 자른 단면도이다.
도 1 및 도 2 에서, 전극 (2) 은 패키지에서 큰 공간을 차지하는 반도체 소자 (1A) 의 중앙에 일렬로 배열된다. 리드 프레임 (3) 은 내부 리드 (31), 외부 리드 (32) 및 버스 바 (33) 에 의하여 구성된다.
각 내부 리드 (31) 는 접착 테이프 (4) 에 의하여 전방 단부에서 반도체 소자 (1A) 에 견고하게 부착되고, 내부 리드 (31) 는 본딩 와이어 (5) 에 의하여 전극 (2) 중에서 관련된 것에 접속된다. 버스 바 (33) 는 전극 (2) 과 내부 리드 (31) 사이에 배열된다. 본딩 와이어 (5) 는 버스 바 (33) 상부를 통과한다.
도 1 에 도시한 바와 같이, 외부 리드 (32) 는 단면으로 보이는 것과 같이 패키지의 중앙으로부터 오프셋된 각각의 위치로부터 도출된다.
참조 번호 (6) 는 밀봉 수지층을 지시한다. 내부 리드 (31) 상의 밀봉 수지층 (6) 의 두께 (T1) 는 반도체 소자 (1A) 하부에 밀봉 수지층 (6) 의 두께 (T2) 와 동일하다. 내부 리드 (31) 상의 밀봉 수지층 (6) 의 두께 (T1) 가 내부 리드 (31) 하부의 밀봉 수지층 (6) 의 두께 (T3) 와 동일하지 않은 반면에, 반도체 소자 (1A) 는 패키지내에서 큰 공간을 차지하기 때문에 두께가 불균형한 밀봉 수지층 (6) 의 영역 (R) 은 매우 작다.
도 1 에서, 참조 번호 (7) 는 서스펜션 핀을 지시한다.
도 3 은 LOC 구조를 갖는 제 2 종래 기술의 반도체 장치를 도시하는 평면도이고, 도 4 는 도 3 의 선 Ⅳ-Ⅳ 를 따라서 자른 단면도이다.
도 3 및 도 4 에서, 패키지는 패키지내의 작은 공간만을 차지하는 반도체 소자 (1B) 를 포함한다. 반도체 소자 (1B) 가 패키지내에서 작은 공간을 차지하기 때문에, 두께가 불균형한 밀봉 수지층 (6) 의 영역 (R) 은 매우 크다.
도 5a 내지 도 5d 를 참조하여 도 3 및 도 4 에서 도시한 바와 같은 반도체 장치 제조 방법을 이하 설명한다.
우선, 도 5a 를 참조하면, 전극 (2) 을 갖는 반도체 소자 (1B) 와 내부 리드 (31), 외부 리드 (32) 및 버스 바 (33) 를 갖는 리드 프레임 (3) 이 적소에 배치된다. 그 후, 접착 테이프 (4) 가 내부 리드 (31) 에 본딩되고, 반도체 소자 (1B) 가 리드 프레임 (3) 에 본딩된다.
다음으로, 도 5b 를 참조하면, 반도체 소자 (1B) 의 전극 (2) 및 대응하는 내부 리드 (31) 가 각각의 본딩 와이어 (5) 에 의하여 접속된다.
다음으로, 도 5c 를 참조하면, 반도체 소자 (1B) 가 본딩되는 리드 프레임 (3) 은 반쪽의 밀봉 금속 몰드 (81 및 82) 에 의하여 사이에 끼워지고, 수지 (6a) 가 반쪽의 밀봉 금속 몰드 (81 및 82) 사이의 공간으로 가압되어 주입된다. 다음으로, 반쪽의 밀봉 금속 몰드 (81 및 82) 가 제거된다.
마지막으로, 도 5d 를 참조하면, 타이 바 (tie bar : 도시하지 않음) 를 절단 및 제거한 후에, 외부 리드 (32) 가 도금된다 (도시하지 않음). 그 후, 외부 리드 (32) 는 리드 프레임 (3) 으로부터 절단 및 제거되고, 소망되는 프로파일을 나타내도록 형성되어 반도체 장치가 완성된다.
도 3 및 도 4 로부터 알 수 있는 바와 같이, 패키지의 크기에 비하여 작은 공간을 차지하는 반도체 소자 (1B) 의 경우, 반도체 소자 (1B) 의 외부 주변 영역 (패키지의 측방 표면에 근접함) 에서 내부 리드 (31) 의 상부 표면 상에 있는 밀봉 수지층 (6) 의 두께 (T1) 및 내부 리드 (31) 의 하부 표면 아래에 있는 밀봉 수지층 (6) 의 두께 (T3) 가 불균형한 영역 (R) 이 매우 크고, 결과적으로, 도 6 에 도시한 바와 같이, 패키지의 측방 표면에 근접한 영역에서 반도체 소자 (1B) 의 하부 표면보다 상부 표면 상의 수지가 더욱 신속하게 이동되어 이것이 반도체 소자 (1B) 의 상부 표면 상에 와인딩 보이드 (winding void) 를 생성시켜 제조 수율을 감소시키는 문제를 발생시킨다.
더욱이, 수지 (6a) 가 수축할 때 생성되는 응력은 패키지의 상부 표면과 하부 표면 사이에서 다르고 이것이 패키지의 큰 비틀림의 문제를 일으킨다.
더욱이, 패키지의 수지의 열 전도도는 낮은 반면에, 반도체 소자의 금속 실리콘의 열 전도도는 높다. 따라서, 패키지의 크기에 비하여 큰 공간을 차지하는 도 1 및 도 2 의 반도체 소자 (1A) 는 패키지의 모든 코너에 열을 분산시키기 위한 방열기처럼 작용하도록 이용될 수 있는 반면에, 패키지의 크기에 비하여 작은 공간만을 차지하는 도 3 및 도 4 의 반도체 소자 (1B) 는 패키지의 모든 코너에 열을 분산시킬 수 없어서 이것이 큰 열 저항의 문제를 일으킨다.
더욱이, Vcc및 GND 와 같은 전원의 작용을 이용하기 위해 전극 (2) 과 내부 리드 (31) 의 전방 단부 사이에 버스 바 (33) 가 각각 배열되므로, 버스 바 (33) 와 본딩 와이어 (5) 간 접촉의 위험을 발생시키는 문제가 있다.
도 7 은 본 발명에 따르는 반도체 장치의 제 1 실시예를 도시하는 평면도이고, 도 8 은 도 7 의 선 Ⅷ-Ⅷ 을 따라서 자른 단면도이다.
도 7 및 도 8 에서, 얇은 플레이트 (9) 가 도 3 및 도 4 의 소자에 부가된다. 특히, 얇은 플레이트 (9) 는 반도체 소자 (1B) 의 외부 주변 영역에서 접착 테이프 (4) 에 의하여 내부 리드 (31) 에 본딩된다. 이 경우에, 얇은 플레이트 (9) 는 실질적으로 반도체 소자 (1B) 와 동일한 두께를 갖는다. 결과적으로, 밀봉 수지층 (6) 의 두께가 불균형한 영역 (R) 이 매우 작게 제조된다.
형상, 두께 및 재료의 관점에서 반도체 소자 (1B) 의 외부 주변 영역에 배열된 얇은 플레이트 (9) 에 대한 제한은 없는 반면에, 얇은 플레이트 (9) 는 패키지의 외형보다 적어도 1㎜ 작은 외형을 갖거나 임의의 측부에 0.5 ㎜ 보다 큰 클리어런스를 갖고, 반면 얇은 플레이트 (9) 를 수용하기 위한 개구부는 패키지의 외형보다 적어도 1 ㎜ 큰 외형을 갖거나 임의의 측부에 0.5 ㎜ 보다 큰 클리어런스를 갖는 것이 바람직하고, 얇은 플레이트 (9) 는 전형적으로 200 내지 400 ㎛ 사이에 존재하는 반도체 소자 (1B) 와 실질적으로 동일한 두께를 갖고, 알루미늄 합금이나 구리 합금, 또는 플라스틱이나 세라믹 재료로 이루어진, 리드 프레임 (3) 과 동일한 재료로 이루어지는 것이 바람직하다. 부가하여, 얇은 플레이트 (9) 와 밀봉 수지층 (6) 의 접착을 향상시키기 위하여, 얇은 플레이트 (9) 는 예를 들어, 직경이 0.5 ㎜ 인 스루홀 (도시하지 않음) 을 갖는 것이 바람직하다.
이제, 도 9a 내지 도 9e 를 참조하여 도 7 및 도 8 에 도시한 바와 같은 제 1 반도체 장치 제조 방법을 다음에 설명한다.
우선, 도 9a 를 참조하면, 전극 (2) 을 갖고 두께가 250 내지 400 ㎛ 사이인 반도체 소자 (1B) 와 내부 리드 (31), 외부 리드 (32) 및 버스 바 (33) 를 갖는 리드 프레임 (3) 이 적소에 배치된다. 그 후, 50 내지 100 ㎛ 사이의 두께를 갖고 폴리이미드계 막으로 이루어진 접착 테이프 (4) 가 내부 리드 (31) 에 본딩되고 반도체 소자 (1B) 가 리드 프레임 (3) 에 본딩된다.
다음으로, 도 9b 를 참조하면, 얇은 플레이트 (9) 가 접착 테이프 (4) 에 의하여 리드 프레임 (3) 의 버스 바 (33) 및 내부 리드 (31) 에 본딩된다. 반도체 소자 (1B) 의 배면이 손상되는 것을 방지하기 위하여 얇은 플레이트 (9) 는 반도체 소자 (1B) 보다 50 내지 100 ㎛ 만큼 두꺼운 두께를 나타내도록 제조된다.
다음으로, 도 9c 를 참조하면, 반도체 소자 (1B) 의 전극 (2) 및 대응하는 내부 리드 (31) 는 직경이 23 내지 30 ㎛ 인 각각의 본딩 와이어 (5) 에 의하여 접속된다. 만일 필요하다면, 얇은 플레이트 (9) 와 전극 (2) 또는 얇은 플레이트 (9) 와 내부 리드 (31) 가 본딩 와이어 (5) 에 의하여 접속된다.
다음으로, 도 9d 를 참조하면, 반도체 소자 (1B) 가 본딩된 리드 프레임 (3) 은 반쪽의 밀봉 금속 몰드 (81 및 82) 에 의해 사이에 끼워지고 160 내지 190 ℃ 로 가열되며, 수지 (6a) 가 반쪽의 밀봉 금속 몰드 (81 및 82) 사이의 공간으로 가압되어 주입된다. 밀봉 수지층 (6) 의 두께가 불균형한 영역은 반도체 소자 (1B) 의 외부 주변 영역에 배열된 얇은 플레이트 (9) 로 인해 실제적으로 존재하지 않는다. 따라서, 수지는 패키지의 측방 표면에 근접한 영역의 반도체 소자 (1B) 의 상부 및 하부 표면 상에서 실질적으로 동일한 속도로 이동하여 결과적으로, 밀봉 수지의 플로우 패턴은 교란되지 않는다.
마지막으로, 도 9e 를 참조하면, 타이 바 (도시하지 않음) 를 절단 및 제거한 후에, 외부 리드 (32) 가 도금된다 (도시하지 않음). 그 후, 외부 리드 (32) 는 리드 프레임 (3) 으로부터 절단 및 제거되고, 소망되는 프로파일을 나타내도록 형성되어 반도체 장치가 완성된다.
이하 도 10a 내지 도 10e 를 참조하여 도 7 및 도 8 에 도시한 바와 같은 제 2 반도체 장치 제조 방법을 설명한다.
우선, 도 10a 를 참조하면, 전극 (2) 을 갖고 두께가 250 내지 400 ㎛ 사이인 반도체 소자 (1B) 와 내부 리드 (31), 외부 리드 (32) 및 버스 바 (33) 를 갖는 리드 프레임 (3) 이 적소에 배치된다. 그 후, 50 내지 100 ㎛ 사이의 두께를 갖고 폴리이미드계 막으로 이루어진 접착 테이프 (4) 가 내부 리드 (31) 에 본딩되고, 얇은 플레이트 (9) 가 리드 프레임 (3) 의 버스 바 (33) 및 내부 리드 (31) 에 본딩된다.
다음으로, 도 10b 를 참조하면, 반도체 소자 (1B) 는 접착 테이프 (4) 에 의하여 리드 프레임 (3) 에 본딩된다. 반도체 소자 (1B) 와 리드 프레임 (3) 을 신뢰성있게 상호 부착시키기 위하여 얇은 플레이트 (9) 는 반도체 소자 (1B) 보다 50 내지 100 ㎛ 만큼 얇은 두께를 나타내도록 제조된다.
다음으로, 도 10c 를 참조하면, 반도체 소자 (1B) 의 전극 (2) 및 대응하는 내부 리드 (31) 가 도 9c 의 경우에서와 같이 직경이 23 내지 30 ㎛ 인 각각의 본딩 와이어 (5) 에 의하여 접속된다.
다음으로, 도 10d 를 참조하면, 반도체 소자 (1B) 가 본딩된 리드 프레임 (3) 은 반쪽의 밀봉 금속 몰드 (81 및 82) 에 의하여 사이에 끼워지고 160 내지 190 ℃ 로 가열되며, 수지 (6a) 가 도 9d 의 경우에서와 같이 반쪽의 밀봉 금속 몰드 (81 및 82) 사이의 공간으로 가압되어 주입된다.
마지막으로, 도 10e 를 참조하면, 타이 바 (도시하지 않음) 를 절단 및 제거한 후에, 외부 리드 (32) 가 도금된다 (도시하지 않음). 그 후, 외부 리드 (32) 는 리드 프레임 (3) 으로부터 절단 및 제거되고, 소망되는 프로파일을 나타내도록 형성되어 반도체 장치가 완성된다.
도 11 은 본 발명에 따르는 반도체 장치의 제 2 실시예를 도시하는 평면도이다. 여기서, 도 7 의 얇은 플레이트 (9) 는 한 쌍의 얇은 플레이트 (9A 및9B) 에 의해 교체되고 얇은 플레이트 (9A 및 9B) 상에 각각 형성된 은 (silver) 플레이트 (도시하지 않음) 는 각각의 본딩 와이어 (5) 에 의하여 대응하는 전극 (2) 및 대응하는 내부 리드 (31) 에 접속되어 얇은 플레이트 (9A 및 9B) 가 도 7 의 버스 바 (33) 로서 동작할 수도 있다. 따라서, 도 8 에 도시한 바와 같은 본딩 와이어 (5) 를 버스 바 (33) 상부에 통과시키는 오버-리드 본딩의 방법이 제 2 실시예에 대해서는 불필요하다.
도 7 에 도시한 바와 같은 상기 반도체 장치 제조 방법 중에서 어떤 것이라도 도 11 에 도시한 바와 같은 반도체 장치를 제조하기 위하여 사용될 수 있다는 것을 유의하여야 한다.
상술한 바와 같이, 본 발명에 따르면, 얇은 플레이트의 사용의 결과로 와인딩 보이드를 발생시키는 문제를 피할 수 있고 이것이 제조 수율을 향상시킨다. 더욱이, 수지가 수축할 때 생성되는 응력은 패키지의 상부 표면과 하부 표면 사이에서 실질적으로 동일해질 수 있으므로, 패키지의 큰 비틀림의 문제를 피할 수 있다. 더욱이, 얇은 플레이트가 반도체 소자의 외부 주변 영역에 배열되므로, 얇은 플레이트용 금속과 같은 열 전도도가 높은 재료를 사용함으로써 열 저항이 감소되도록 패키지의 모든 코너로 열이 분산될 수 있다. 마지막으로, 반도체 소자의 주변 영역에 배열된 얇은 플레이트가 버스 바로서 사용되어 Vcc및 GND 와 같은 전원의 작용을 이용하기 위해 전극과 내부 리드의 전방 단부 사이에 버스 바를 배열할 필요성이 없어질 수 있으므로, 버스 바와 본딩 와이어 사이의 접촉의 위험을 발생시키는 문제를 피할 수 있고, 따라서 반도체 장치의 제조 수율 및 신뢰성이 향상된다.

Claims (19)

  1. 반도체 소자 (1B) 의 외부 주변 영역에 배열되며 상기 반도체 소자와 실질적으로 동일한 두께를 가지며, 복수의 분할체 (9A 및 9B) 로 분할되어 있는 얇은 플레이트,
    내부 리드 (31), 외부 리드 (32) 및 버스 바 (33) 를 갖는 리드 프레임, 및
    상기 얇은 플레이트, 상기 리드 프레임 및 상기 반도체 소자를 완전히 둘러싼 밀봉 수지를 포함하는 것을 특징으로 하는 리드-온-칩 구조를 갖는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서, 복수의 스루홀이 상기 얇은 플레이트를 통하여 형성되는 것을 특징으로 하는 반도체 장치.
  4. 내부 리드 (31), 외부 리드 (32) 및 버스 바 (31) 를 갖는 리드 프레임 (3),
    접착 테이프 (4) 에 의하여 상기 내부 리드 및 상기 버스 바에 본딩되는 반도체 소자 (1B), 및
    상기 반도체 소자의 외부 주변 영역에 배열되고, 복수의 분할체 (9A 및 9B) 로 분할되어 있으며, 상기 접착 테이프에 의하여 상기 내부 리드 및 상기 버스 바에 본딩되며, 복수의 스루 홀이 형성되어 있는 얇은 플레이트를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 삭제
  7. 제 4 항에 있어서, 상기 얇은 플레이트는 전기적으로 전도성이고 접착 테이프에 의하여 상기 내부 리드에 본딩되는 것을 특징으로 하는 반도체 장치.
  8. 내부 리드 (31), 외부 리드 (32) 및 버스 바 (33) 를 갖는 리드 프레임 (3),
    접착 테이프 (4) 에 의하여 상기 내부 리드 및 상기 버스 바에 본딩되는 반도체 소자 (1B), 및
    상기 반도체 소자의 외부 주변 영역에 배열되고, 복수의 분할체 (9A 및 9B) 로 분할되어 있으며, 상기 접착 테이프에 의하여 상기 내부 리드 및 상기 버스 바에 본딩되는 얇은 플레이트를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 제 8 항에 있어서, 복수의 스루홀이 상기 얇은 플레이트를 통하여 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제 8 항에 있어서, 상기 얇은 플레이트는 전기적으로 전도성이고 접착 테이프에 의하여 상기 내부 리드에 본딩되는 것을 특징으로 하는 반도체 장치.
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