JPH03201544A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 230000001681 protective effect Effects 0.000 claims description 18
- 229920005989 resin Polymers 0.000 claims description 9
- 239000011347 resin Substances 0.000 claims description 9
- 230000004224 protection Effects 0.000 abstract 2
- SUBDBMMJDZJVOS-UHFFFAOYSA-N 5-methoxy-2-{[(4-methoxy-3,5-dimethylpyridin-2-yl)methyl]sulfinyl}-1H-benzimidazole Chemical compound N=1C2=CC(OC)=CC=C2NC=1S(=O)CC1=NC=C(C)C(OC)=C1C SUBDBMMJDZJVOS-UHFFFAOYSA-N 0.000 abstract 1
- 238000002161 passivation Methods 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 11
- 230000015654 memory Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000007639 printing Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229920002379 silicone rubber Polymers 0.000 description 2
- 239000004945 silicone rubber Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920003987 resole Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05082—Two-layer arrangements
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、半導体チップの回
路素子形成面上に複数のインナーリードが配設された半
導体装置に適用して有効な技術に関するものである。
路素子形成面上に複数のインナーリードが配設された半
導体装置に適用して有効な技術に関するものである。
従来、半導体チップを保護するために樹脂で半導体チッ
プをモールドして封止している。この封止を行う前に、
半導体チップ上にリードを位置決めし、取り付けるため
に、いくつかの方法が用いられている。
プをモールドして封止している。この封止を行う前に、
半導体チップ上にリードを位置決めし、取り付けるため
に、いくつかの方法が用いられている。
例えば、中央にタブを有するリード・フレームを用いる
もので、半導体チップを封入前に取付けて使用する。こ
の従来技術では、半導体チップの周囲近くにある電極パ
ッドを、それに対応するインナーリードにボンディング
ワイヤで接続する方法が知られている。
もので、半導体チップを封入前に取付けて使用する。こ
の従来技術では、半導体チップの周囲近くにある電極パ
ッドを、それに対応するインナーリードにボンディング
ワイヤで接続する方法が知られている。
従来技術による半導体パッケージに共通の問題は、金属
リード・フレームのリード線の出口となる金型のパーテ
ィング・ラインに沿って、亀裂を生じることであった。
リード・フレームのリード線の出口となる金型のパーテ
ィング・ラインに沿って、亀裂を生じることであった。
また、他の問題は、外部から半導体チップへ、金属リー
ド線に沿って環境中の汚染源が侵入する径路が比較的短
かいことである。
ド線に沿って環境中の汚染源が侵入する径路が比較的短
かいことである。
さらに、他の問題は、インナーリードを半導体チップの
電極パッドに接続するために必要なボンディングワイヤ
が比較的長いため、かつ交互に入出力端子を割当てるた
めに、ボンディングワイヤを交差させることができない
ことであった。
電極パッドに接続するために必要なボンディングワイヤ
が比較的長いため、かつ交互に入出力端子を割当てるた
めに、ボンディングワイヤを交差させることができない
ことであった。
そこで、前記問題点を解消するために、半導体チップの
回路素子形成面上に、複数のインナーリードが、前記半
導体チップと絶縁フィルムを介在させて接着剤で接着さ
れ、該インナーリードと半導体チップとがボンディング
ワイヤで電気的に接続され、モールド樹脂で封止された
所詣LOC(L sad On Chip)構造の半導
体装置において、前記半導体チップの回路素子形成面の
長手方向の中心線の近傍に共用インナーリード(バスパ
ーインナーリード)が設けられた半導体装置が提案され
ている(特開昭61−241959参照)。
回路素子形成面上に、複数のインナーリードが、前記半
導体チップと絶縁フィルムを介在させて接着剤で接着さ
れ、該インナーリードと半導体チップとがボンディング
ワイヤで電気的に接続され、モールド樹脂で封止された
所詣LOC(L sad On Chip)構造の半導
体装置において、前記半導体チップの回路素子形成面の
長手方向の中心線の近傍に共用インナーリード(バスパ
ーインナーリード)が設けられた半導体装置が提案され
ている(特開昭61−241959参照)。
しかしながら、本発明者は、前記半導体装置を検討した
結果、以下の問題点を見い出した。
結果、以下の問題点を見い出した。
前記半導体装置では、複数のインナーリード及び共用イ
ンナーリードの厚さが厚いため、温度サイクルによる応
力が大きくなり、パッケージにクラックが発生するとい
う問題があった。
ンナーリードの厚さが厚いため、温度サイクルによる応
力が大きくなり、パッケージにクラックが発生するとい
う問題があった。
また、前記半導体装置では、熱圧着と超音波を併用して
ワイヤボンディングを行う際に、回路素子形成面の回路
素子(例えば、メモリセル)に応力が加わり、破損する
ため、ポンディングパッドを回路素子形成領域上(例え
ば、メモリセル上)に設けることができないため、ポン
ディングパッドは回路素子形成領域以外の上、例えば、
周辺回路の外側に設けられる。そのために、周辺回路の
領域が増大して半導体チップ及びパッケージが大きくな
り、規格のサイズで設計するのが困難になるという問題
があった。
ワイヤボンディングを行う際に、回路素子形成面の回路
素子(例えば、メモリセル)に応力が加わり、破損する
ため、ポンディングパッドを回路素子形成領域上(例え
ば、メモリセル上)に設けることができないため、ポン
ディングパッドは回路素子形成領域以外の上、例えば、
周辺回路の外側に設けられる。そのために、周辺回路の
領域が増大して半導体チップ及びパッケージが大きくな
り、規格のサイズで設計するのが困難になるという問題
があった。
本発明の目的は、LOG構造の半導体装置の信頼性を向
上することが可能な技術を提供することにある。
上することが可能な技術を提供することにある。
本発明の他の目的は、LOG構造の半導体装置のノイズ
を低減することが可能な技術を提供することにある。
を低減することが可能な技術を提供することにある。
本発明の他の目的は、LOG構造の半導体装置の動作速
度を向上することが可能な゛技術を提供することにある
。
度を向上することが可能な゛技術を提供することにある
。
本発明の他の目的は、LOG構造の半導体装置のパッケ
ージ設計の自由度を増大することが可能な技術を提供す
ることにある。
ージ設計の自由度を増大することが可能な技術を提供す
ることにある。
本発明の他の目的は、LOG構造の半導体装置の半導体
チップ及びパッケージのサイズを縮小することが可能な
技術を提供することにある。
チップ及びパッケージのサイズを縮小することが可能な
技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
半導体チップの回路素子形成面上に、複数のインナーリ
ードが絶縁フィルムを介して配設され。
ードが絶縁フィルムを介して配設され。
前記半導体チップの保護膜(パッジベージコン膜)上に
、複数の印刷信号配線、複数の印刷外部端子及びその保
護膜上の中央部分にその長辺に平行に引き伸ばされてい
る印刷共用配線(共用インナーリードエバスパーインナ
ーリードに相当)が設けられ、前記半導体チップとイン
ナーリードとがボンディングワイヤで電気的に接続され
、モールド樹脂で封止される。
、複数の印刷信号配線、複数の印刷外部端子及びその保
護膜上の中央部分にその長辺に平行に引き伸ばされてい
る印刷共用配線(共用インナーリードエバスパーインナ
ーリードに相当)が設けられ、前記半導体チップとイン
ナーリードとがボンディングワイヤで電気的に接続され
、モールド樹脂で封止される。
前述した手段によれば、半導体チップ内の信号配線が細
くても、保護膜(パッシベーション膜)上では印刷信号
配線は太くすることができるので、動作電流路の抵抗値
を低減することができる。これにより動作速度を向上さ
せることができる。
くても、保護膜(パッシベーション膜)上では印刷信号
配線は太くすることができるので、動作電流路の抵抗値
を低減することができる。これにより動作速度を向上さ
せることができる。
また、保護膜上では印刷信号配線及び印刷外部端子(電
極パッド=ポンディングパッド)を設ける場所に対して
自由度が増えるので、どこからも電源に接続できる。こ
れにより短い配線で電流を供給することができるので、
抵抗値を小さくすることができ、高速化をはかることが
できるとともにノイズの低減がはかれる。
極パッド=ポンディングパッド)を設ける場所に対して
自由度が増えるので、どこからも電源に接続できる。こ
れにより短い配線で電流を供給することができるので、
抵抗値を小さくすることができ、高速化をはかることが
できるとともにノイズの低減がはかれる。
また、保護膜上では半導体チップ上の印刷外部端子(電
極パッド)の位置を変えることができるので、半導体チ
ップ及びパッケージのサイズを小さくすることができる
。
極パッド)の位置を変えることができるので、半導体チ
ップ及びパッケージのサイズを小さくすることができる
。
また、保護膜上では印刷信号配線及び印刷外部端子(電
極パッド)を設ける場所に対して自由度が増え、半導体
チップ上の印刷外部端子の位置を変えることができるの
で、LOG構造の半導体装置のパッケージ設計の自由度
を増大させることができる。
極パッド)を設ける場所に対して自由度が増え、半導体
チップ上の印刷外部端子の位置を変えることができるの
で、LOG構造の半導体装置のパッケージ設計の自由度
を増大させることができる。
また、保護膜上の中央部分の長辺に平行に引き伸ばされ
ている印刷共用配線が設けられているので、種々の場所
から電源に接続することができる。
ている印刷共用配線が設けられているので、種々の場所
から電源に接続することができる。
以下、本発明の構成について、DRAM (半導体チッ
プ)を丈−ルド樹脂で封止した樹脂封止型半導体装置に
本発明を適用した一実施例とともに説明する。
プ)を丈−ルド樹脂で封止した樹脂封止型半導体装置に
本発明を適用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
本発明の一実施例である樹脂封止型半導体装置の概略構
成を第1図(部分断面斜視図)、第2図(平面図)、及
び第3図(第2図のイーイ線で切った断面図)で示す。
成を第1図(部分断面斜視図)、第2図(平面図)、及
び第3図(第2図のイーイ線で切った断面図)で示す。
第1図、第2図及び第3図に示すように、本実施例の半
導体チップ1は、S OJ (Small 0ut−1
ine J−bend)型の樹脂封止型パッケージ2で
封止されている。前記半導体チップ1は、例えば16[
Mbit] X 1 [bitlの大容量のDRAM(
Dynamic Random Access Mem
ory)で構成され、16゜48[mml X8.54
[mmlの平面長方形状で構成されている。この半導体
チップ1は、400[mil]の樹脂封止型パッケージ
2に封止される。
導体チップ1は、S OJ (Small 0ut−1
ine J−bend)型の樹脂封止型パッケージ2で
封止されている。前記半導体チップ1は、例えば16[
Mbit] X 1 [bitlの大容量のDRAM(
Dynamic Random Access Mem
ory)で構成され、16゜48[mml X8.54
[mmlの平面長方形状で構成されている。この半導体
チップ1は、400[mil]の樹脂封止型パッケージ
2に封止される。
前記半導体チップ(DRAM)1の回路素子形成面(以
下、主面という)には1図示していないが主にメモリセ
ルアレイ及び周辺回路が配置されている。メモリセルア
レイは、1[bit]の情報を記憶するメモリセル(記
憶素子)を行列状に複数配置している。前記周辺回路は
、直接周辺回路及び間接周辺回路で構成されている。直
接周辺回路は、メモリセルの情報書込み動作や情報読出
し動作を直接制御する回路である。直接周辺回路は、ロ
ウアドレスデコーダ回路、カラムアドレスデコーダ回路
、センスアンプ回路等を含む。間接周辺回路は、前記直
接周辺回路の動作を間接的に制御する回路である。間接
周辺回路は、クロック信号発生回路、バッファ回路等を
含む。
下、主面という)には1図示していないが主にメモリセ
ルアレイ及び周辺回路が配置されている。メモリセルア
レイは、1[bit]の情報を記憶するメモリセル(記
憶素子)を行列状に複数配置している。前記周辺回路は
、直接周辺回路及び間接周辺回路で構成されている。直
接周辺回路は、メモリセルの情報書込み動作や情報読出
し動作を直接制御する回路である。直接周辺回路は、ロ
ウアドレスデコーダ回路、カラムアドレスデコーダ回路
、センスアンプ回路等を含む。間接周辺回路は、前記直
接周辺回路の動作を間接的に制御する回路である。間接
周辺回路は、クロック信号発生回路、バッファ回路等を
含む。
また、第1図及び第4図(印刷配線又はバット部の断面
図)に示すように、前記半導体チップ1のパッシベーシ
ョン膜(保護膜)102上には、複数の印刷信号配線3
AP、複数の印刷ボンブイフグパッド(印刷外部端子)
BP及びそのパッシベーション膜102上の中央部分に
その長辺に平行に引き伸ばされている印刷共用配線(共
用インナーリード:バスバーに相当)3ACがプリント
配線技術により形成されている。前記印刷ポンディング
パッドBPと印刷信号配線3APとは一体に形成され、
該印刷信号配線3APは前記パッシベーション膜102
に形成された接続孔103を通して前記半導体チップ1
の内部配線104と電気的に接続されている。
図)に示すように、前記半導体チップ1のパッシベーシ
ョン膜(保護膜)102上には、複数の印刷信号配線3
AP、複数の印刷ボンブイフグパッド(印刷外部端子)
BP及びそのパッシベーション膜102上の中央部分に
その長辺に平行に引き伸ばされている印刷共用配線(共
用インナーリード:バスバーに相当)3ACがプリント
配線技術により形成されている。前記印刷ポンディング
パッドBPと印刷信号配線3APとは一体に形成され、
該印刷信号配線3APは前記パッシベーション膜102
に形成された接続孔103を通して前記半導体チップ1
の内部配線104と電気的に接続されている。
前記複数の印刷信号配線3AP及び印刷共用配線3AC
上を含む前記半導体チップ1の主面上にはα線の侵入を
防ぐためのポリイミド系の樹脂からなる10μm程度の
厚さのα線侵入防止用保護膜105がコーティングされ
ている。このα線侵入防止用保護膜105は、所定のマ
スクパターンにより、ドライエツチングでエツチングし
、前記印刷ポンディングパッドBPの表面を露出してい
る。
上を含む前記半導体チップ1の主面上にはα線の侵入を
防ぐためのポリイミド系の樹脂からなる10μm程度の
厚さのα線侵入防止用保護膜105がコーティングされ
ている。このα線侵入防止用保護膜105は、所定のマ
スクパターンにより、ドライエツチングでエツチングし
、前記印刷ポンディングパッドBPの表面を露出してい
る。
前記印刷信号配線3AP、印刷ポンディングパッドBP
及び印刷共用配線3ACは、例えば0.2μm程度の厚
さのTi膜301.2μm程度の厚さのCu膜302及
び0.2μm程度の厚さのT i @303からなる多
層配線が用いられている。この多層配線はアルミニウム
(A1)配線又は金(Au)配線であってもよい。つま
り、前記半導体チップlの能動領域(図示していない)
と印刷信号配線3AP、印刷ポンディングパッドBP及
び印刷共用配線3ACとが接続孔103と内部配線10
4とを通して電気的に接続される。
及び印刷共用配線3ACは、例えば0.2μm程度の厚
さのTi膜301.2μm程度の厚さのCu膜302及
び0.2μm程度の厚さのT i @303からなる多
層配線が用いられている。この多層配線はアルミニウム
(A1)配線又は金(Au)配線であってもよい。つま
り、前記半導体チップlの能動領域(図示していない)
と印刷信号配線3AP、印刷ポンディングパッドBP及
び印刷共用配線3ACとが接続孔103と内部配線10
4とを通して電気的に接続される。
第1図及び第3図に示すように、前記半導体チップ1の
主面つまり前記メモリセルアレイ及び周遊回路を配置し
た表面上には、複数のインナーリード3Aが絶縁フィル
ム4を介して配置している。
主面つまり前記メモリセルアレイ及び周遊回路を配置し
た表面上には、複数のインナーリード3Aが絶縁フィル
ム4を介して配置している。
この種の樹脂封止型パッケージ2は、半導体チップ1の
主面上にインナーリード3Aを配置したLQC(Lea
d On Chip)構造を採用している。LOG構造
を採用する樹脂封止型パッケージ2は、半導体チップ1
の形状に規制されずにインナーリード3Aを自由に引き
回せるので、この引き回しに相当する分、サイズの大き
な半導体チップ1を封止することができる。つまり、L
OC@造を採用する樹脂封止型パッケージ2は、大容量
化に基づき半導体チプ1のサイズが大型化しても、封止
サイズ(パッケージサイズ)は小さく抑えられるので、
実装密度を高めることができる。
主面上にインナーリード3Aを配置したLQC(Lea
d On Chip)構造を採用している。LOG構造
を採用する樹脂封止型パッケージ2は、半導体チップ1
の形状に規制されずにインナーリード3Aを自由に引き
回せるので、この引き回しに相当する分、サイズの大き
な半導体チップ1を封止することができる。つまり、L
OC@造を採用する樹脂封止型パッケージ2は、大容量
化に基づき半導体チプ1のサイズが大型化しても、封止
サイズ(パッケージサイズ)は小さく抑えられるので、
実装密度を高めることができる。
第1図、第2図及び第3図に示すように、前記インナー
リード3Aは、その一端側をアウターリード3Bと一体
に構成している。アウターリード3Bは、標準規格に基
づき、夫々に印加される信号が規定され、番号が付けら
れている。第1図中、左端手前は1番端子、右端手前は
14番端子である。右端後側(端子番号は第2図に示す
)は15番端子、左端後側(端子番号は第2図に示す)
は28番端子である。つまり、この樹脂封止型パッケー
ジ2は1〜6番端子、9〜14番端子、15〜20番端
子、23〜28番端子の合計24端子で構成されている
。
リード3Aは、その一端側をアウターリード3Bと一体
に構成している。アウターリード3Bは、標準規格に基
づき、夫々に印加される信号が規定され、番号が付けら
れている。第1図中、左端手前は1番端子、右端手前は
14番端子である。右端後側(端子番号は第2図に示す
)は15番端子、左端後側(端子番号は第2図に示す)
は28番端子である。つまり、この樹脂封止型パッケー
ジ2は1〜6番端子、9〜14番端子、15〜20番端
子、23〜28番端子の合計24端子で構成されている
。
前記1番端子は電源電圧Vcc端子である。前記電源電
圧■ccは例えば回路の動作電圧5[v]である。2番
端子はデータ入力信号端子(D)、3番端子は空き端子
、4番端子はライトイネーブル信号端子(W)、5番端
子はロウアドレスストローブ信号端子(RE)、6番端
子はアドレス信号端子(A□工)である。
圧■ccは例えば回路の動作電圧5[v]である。2番
端子はデータ入力信号端子(D)、3番端子は空き端子
、4番端子はライトイネーブル信号端子(W)、5番端
子はロウアドレスストローブ信号端子(RE)、6番端
子はアドレス信号端子(A□工)である。
9番端子はアドレス信号端子(A1゜)、1o番端子は
アドレス信号端子(A、)、11番端子はアドレス信号
端子(A、)、12番端子はアドレス信号端子(A2)
、13番端子はアドレス信号端子(A、)である、14
番端子は電源電圧Vcc端子である。
アドレス信号端子(A、)、11番端子はアドレス信号
端子(A、)、12番端子はアドレス信号端子(A2)
、13番端子はアドレス信号端子(A、)である、14
番端子は電源電圧Vcc端子である。
第1図中には示していないが、15番端子は基準電圧V
ss端子である。前記基準電圧Vssは例えば回路の基
準電圧O[v]である。16番端子はアドレス信号端子
(A、)、17番端子はアドレス信号端子(A、)、1
8番端子はアドレス信号端子(A、)、19番端子はア
ドレス信号端子(A7)、20番端子はアドレス信号端
子(A、)である。
ss端子である。前記基準電圧Vssは例えば回路の基
準電圧O[v]である。16番端子はアドレス信号端子
(A、)、17番端子はアドレス信号端子(A、)、1
8番端子はアドレス信号端子(A、)、19番端子はア
ドレス信号端子(A7)、20番端子はアドレス信号端
子(A、)である。
第1図中には示していないが、23番端子はアドレス信
号端子(A、)、24番端子は空き端子、25番端子は
カラムアドレスストローブ信号端子(CE )、26番
端子は空き端子、27番端子はデータ出力信号端子、2
8番端子は基準電圧Vss端子である。
号端子(A、)、24番端子は空き端子、25番端子は
カラムアドレスストローブ信号端子(CE )、26番
端子は空き端子、27番端子はデータ出力信号端子、2
8番端子は基準電圧Vss端子である。
前記インナーリード3Aの他端側は、半導体チップ1の
長方形状の夫々の長辺を横切り、半導体チップ1の中央
側に引き伸ばされている。インナーリード3Aの他端側
の先端はボンディングワイヤ5を介在させて半導体チッ
プ1の中央部分に配列されたポンディングパッドBPに
接続されている。前記ボンディングワイヤ5はアルミニ
ウム(Afl)ワイヤを使用する。また、ボンディング
ワイヤ5としては、金(Au)ワイヤ、銅(Cu)ワイ
ヤ、金属ワイヤの表面に絶縁性樹脂を被覆した被覆ワイ
ヤ等を使用してもよい、ボンディングワイヤ5は熱圧着
に超音波振動を併用したボンディング法によりボンディ
ングされている。
長方形状の夫々の長辺を横切り、半導体チップ1の中央
側に引き伸ばされている。インナーリード3Aの他端側
の先端はボンディングワイヤ5を介在させて半導体チッ
プ1の中央部分に配列されたポンディングパッドBPに
接続されている。前記ボンディングワイヤ5はアルミニ
ウム(Afl)ワイヤを使用する。また、ボンディング
ワイヤ5としては、金(Au)ワイヤ、銅(Cu)ワイ
ヤ、金属ワイヤの表面に絶縁性樹脂を被覆した被覆ワイ
ヤ等を使用してもよい、ボンディングワイヤ5は熱圧着
に超音波振動を併用したボンディング法によりボンディ
ングされている。
前記インナーリード3Aのうち1番端子、14番端子の
夫々のインナーリード(Vcc) 3 Aは、前記印刷
共用配線3ACと一体となるように電気的に接続されて
いる。同様に、15番端子、28番端子の夫々のインナ
ーリード(Vss)3Aは、前記印刷共用配線3ACと
一体となるように電気的に接続されている。
夫々のインナーリード(Vcc) 3 Aは、前記印刷
共用配線3ACと一体となるように電気的に接続されて
いる。同様に、15番端子、28番端子の夫々のインナ
ーリード(Vss)3Aは、前記印刷共用配線3ACと
一体となるように電気的に接続されている。
1番端子及び14番端子のインナーリード(Vcc)3
A、15番端子及び28番端子のインナーリード(Vs
s)3Aの夫々は、その他のインナーリード3A(信号
用インナーリード3A)の他端側の先端で規定された領
域内において平行に延在させている。この1番端子及び
14番端子のインナーリード(Vcc) 3 A、15
番端子及び28番端子のインナーリード(Vss) 3
Aの夫々は、半導体チップ1の主面のどの位置におい
ても電源電圧Vcc、基準電圧Vssを供給することが
できるように構成されている。つまり、この樹脂封止型
半導体装置は電源ノイズを吸収し易く構成され、半導体
チップ1の動作速度の高速化を図れるように構成されて
いる。
A、15番端子及び28番端子のインナーリード(Vs
s)3Aの夫々は、その他のインナーリード3A(信号
用インナーリード3A)の他端側の先端で規定された領
域内において平行に延在させている。この1番端子及び
14番端子のインナーリード(Vcc) 3 A、15
番端子及び28番端子のインナーリード(Vss) 3
Aの夫々は、半導体チップ1の主面のどの位置におい
ても電源電圧Vcc、基準電圧Vssを供給することが
できるように構成されている。つまり、この樹脂封止型
半導体装置は電源ノイズを吸収し易く構成され、半導体
チップ1の動作速度の高速化を図れるように構成されて
いる。
前記半導体チップ1の主面の長方形状の対向する側端部
には、支持リード3Cが接着剤により接続固定されてい
る。この支持リード3Cは、前記インナーリード3Aを
半導体チップ1の主面に絶縁フィルム4を介して配設す
るようにリードフレームを半導体チップ1に固定するた
めのものでる。
には、支持リード3Cが接着剤により接続固定されてい
る。この支持リード3Cは、前記インナーリード3Aを
半導体チップ1の主面に絶縁フィルム4を介して配設す
るようにリードフレームを半導体チップ1に固定するた
めのものでる。
前記接着剤とルてはエポキシ系樹脂、レゾール系樹脂等
の接着剤を使用する。
の接着剤を使用する。
前記インナーリード3A、アウターリード3B、支持リ
ード3Cの夫々は、リードフレームから切断され、かつ
、成型されている。
ード3Cの夫々は、リードフレームから切断され、かつ
、成型されている。
前記半導体チップ1.ボンディングワイヤー5゜インナ
ーリード3A及び支持リード3Cはモールド樹脂2Aで
封止されている。このモールド樹脂2Aは、低応力化を
図るために、フェノール系硬化剤、シリコーンゴム及び
フィラーが添加されたエポキシ系樹脂を使用している。
ーリード3A及び支持リード3Cはモールド樹脂2Aで
封止されている。このモールド樹脂2Aは、低応力化を
図るために、フェノール系硬化剤、シリコーンゴム及び
フィラーが添加されたエポキシ系樹脂を使用している。
シリコーンゴムはエポキシ系樹脂の弾性率と同時に熱膨
張率を低下させる作用がある。フィラーは球形の酸化珪
素粒で形成されており、同様に熱膨張率を低下させる作
用がある。また、パッケージ2の所定位置にインデック
スID(第1図及び第2図の左端に設けられた切り込み
)が設けられている。
張率を低下させる作用がある。フィラーは球形の酸化珪
素粒で形成されており、同様に熱膨張率を低下させる作
用がある。また、パッケージ2の所定位置にインデック
スID(第1図及び第2図の左端に設けられた切り込み
)が設けられている。
第1図及び第5図(リードフレーム全体平面図)に示す
ように、前記リードフレーム3は、20本の信号用イン
ナーリード3A及び支持リード(吊りリード)3Cで構
成されている。このリードフレーム3は例えばFe−N
1(例えばNi含有率42又は50[%])合金、Cu
等で形成されている。
ように、前記リードフレーム3は、20本の信号用イン
ナーリード3A及び支持リード(吊りリード)3Cで構
成されている。このリードフレーム3は例えばFe−N
1(例えばNi含有率42又は50[%])合金、Cu
等で形成されている。
以上の説明かられかるように1本発明によれば、前記半
導体チップ1のパッシベーション膜(保護膜)102上
に、複数の印刷信号配線3AP、複数の印刷ポンディン
グパッド(印刷外部端子)BP及びそのパッシベーショ
ン102上の中央部分にその長辺に平行に引き伸ばされ
ている印刷共用配線(パスパーインナーリード)3AC
をプリント配線技術により設けることにより、半導体チ
ップ1の内部配線104か細くても、パッシベーション
膜102上では印刷信号配置3AP及び印刷共用配線3
ACは太くすることができるので、動作電流路の抵抗値
を低減することができる。これにより動作速度を向上さ
せることができる。
導体チップ1のパッシベーション膜(保護膜)102上
に、複数の印刷信号配線3AP、複数の印刷ポンディン
グパッド(印刷外部端子)BP及びそのパッシベーショ
ン102上の中央部分にその長辺に平行に引き伸ばされ
ている印刷共用配線(パスパーインナーリード)3AC
をプリント配線技術により設けることにより、半導体チ
ップ1の内部配線104か細くても、パッシベーション
膜102上では印刷信号配置3AP及び印刷共用配線3
ACは太くすることができるので、動作電流路の抵抗値
を低減することができる。これにより動作速度を向上さ
せることができる。
また、保護膜上では印刷信号線3AP及びポンディング
パッドBPを設ける場所に対して自由度が増えるので、
どこからも電源に接続できる。これにより短い配線で電
流を供給することができるので、抵抗値を小さくするこ
とができ、高速化をはかることができるとともにノイズ
の低減がはかれる。
パッドBPを設ける場所に対して自由度が増えるので、
どこからも電源に接続できる。これにより短い配線で電
流を供給することができるので、抵抗値を小さくするこ
とができ、高速化をはかることができるとともにノイズ
の低減がはかれる。
また、パッシベーション膜102上では半導体チップ1
上のポンディングパッドBPの位置を変えることができ
るので、半導体チップ1及びパッケージ2のサイズを小
さくすることができる。
上のポンディングパッドBPの位置を変えることができ
るので、半導体チップ1及びパッケージ2のサイズを小
さくすることができる。
また、パッシベーション膜102上では印刷信号配線3
AP及びポンディングパッドBPを設ける場所に対して
自由度が増え、半導体チップ1上のポンディングパッド
BPの位置を変えることができるので、LOG構造の半
導体装置のパッケージ設計の自由度を増大させることが
できる。
AP及びポンディングパッドBPを設ける場所に対して
自由度が増え、半導体チップ1上のポンディングパッド
BPの位置を変えることができるので、LOG構造の半
導体装置のパッケージ設計の自由度を増大させることが
できる。
また、パッシベーション膜102上の中央部分の長辺に
平行に引き伸ばされている印刷共用配線3ACが設けら
れているので、種々の場所から電源に接続することがで
きる。
平行に引き伸ばされている印刷共用配線3ACが設けら
れているので、種々の場所から電源に接続することがで
きる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において。
種々変更可能であることは言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
動作電流路の抵抗値を低減することができるので、動作
速度を向上させることができる。
速度を向上させることができる。
また、どこからも電源に接続できるため、短い配線で電
流を供給することができるので、抵抗値を小さくするこ
とができ、高速化をはかることができるとともにノイズ
の低減がはかれる。
流を供給することができるので、抵抗値を小さくするこ
とができ、高速化をはかることができるとともにノイズ
の低減がはかれる。
また、保護膜上では半導体チップ上の印刷外部端子(印
刷ボンデインパッド)の位置を変えることができるので
、半導体チップ及びパッケージのサイズを小さくするこ
とができる。
刷ボンデインパッド)の位置を変えることができるので
、半導体チップ及びパッケージのサイズを小さくするこ
とができる。
また、保護膜上では印刷外部端子の位置を変えることが
できるので、LOG構造の半導体装置のパッケージ設計
の自由度を増大させることができる。
できるので、LOG構造の半導体装置のパッケージ設計
の自由度を増大させることができる。
また、保護膜、上の中央部分の長辺に、平行に弓き伸ば
されている印刷共用配線が設けられているので、種々の
場所から電源に接続することができる。
されている印刷共用配線が設けられているので、種々の
場所から電源に接続することができる。
第1図は、本発明の一実施例である樹脂封止型半導体装
置の概略構成を示す部分断面斜視図、第2図は、第1図
の平面図、 第3図は、第2図のイーイ線で切った断面図、第4図は
、印刷信号配線又はボンディングバット部の断面図)、 第5図は、リードフレームの全体平面図である。 図中、1・・・半導体チップ(DRAM)、2・・・樹
脂封止型パッケージ、3・・・リードフレーム、3A・
・・インナーリード、3B・・・アウターリード、3C
・・・支持リード、3AC・・・印刷共用配線、3AP
・・・印刷信号配線、BP・・・印刷ボンブイフグパッ
ド(印刷外部端子)、4・・・絶縁フィルム、5・・・
ボンディングワイヤ、102・・・パッシベーション膜
(P −S iN) 、 103・・・接続孔、104
・・・内部配線、105・・・α線侵入防止用保護膜で
ある。
置の概略構成を示す部分断面斜視図、第2図は、第1図
の平面図、 第3図は、第2図のイーイ線で切った断面図、第4図は
、印刷信号配線又はボンディングバット部の断面図)、 第5図は、リードフレームの全体平面図である。 図中、1・・・半導体チップ(DRAM)、2・・・樹
脂封止型パッケージ、3・・・リードフレーム、3A・
・・インナーリード、3B・・・アウターリード、3C
・・・支持リード、3AC・・・印刷共用配線、3AP
・・・印刷信号配線、BP・・・印刷ボンブイフグパッ
ド(印刷外部端子)、4・・・絶縁フィルム、5・・・
ボンディングワイヤ、102・・・パッシベーション膜
(P −S iN) 、 103・・・接続孔、104
・・・内部配線、105・・・α線侵入防止用保護膜で
ある。
Claims (1)
- 1、半導体チップの回路素子形成面上に、複数のインナ
ーリードが絶縁フィルムを介して配設され、前記半導体
チップの保護膜上に、複数の印刷信号配線、複数の印刷
外部端子及びその保護膜上の中央部分にその長辺に平行
に引き伸ばされている印刷共用配線が設けられ、前記半
導体チップとインナーリードとがボンディングワイヤで
電気的に接続され、モールド樹脂で封止されたことを特
徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1343672A JP2801319B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1343672A JP2801319B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03201544A true JPH03201544A (ja) | 1991-09-03 |
JP2801319B2 JP2801319B2 (ja) | 1998-09-21 |
Family
ID=18363350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1343672A Expired - Lifetime JP2801319B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2801319B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4230039A1 (de) * | 1991-10-23 | 1993-04-29 | Mitsubishi Electric Corp | Halbleitervorrichtungen |
JPH0629437A (ja) * | 1992-07-10 | 1994-02-04 | Mitsui High Tec Inc | 半導体装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61241959A (ja) * | 1985-04-18 | 1986-10-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体モジユ−ル |
JPH01123428A (ja) * | 1987-11-06 | 1989-05-16 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-12-28 JP JP1343672A patent/JP2801319B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61241959A (ja) * | 1985-04-18 | 1986-10-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体モジユ−ル |
JPH01123428A (ja) * | 1987-11-06 | 1989-05-16 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4230039A1 (de) * | 1991-10-23 | 1993-04-29 | Mitsubishi Electric Corp | Halbleitervorrichtungen |
JPH0629437A (ja) * | 1992-07-10 | 1994-02-04 | Mitsui High Tec Inc | 半導体装置 |
Also Published As
Publication number | Publication date |
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JP2801319B2 (ja) | 1998-09-21 |
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