JPH08222681A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

Info

Publication number
JPH08222681A
JPH08222681A JP7025166A JP2516695A JPH08222681A JP H08222681 A JPH08222681 A JP H08222681A JP 7025166 A JP7025166 A JP 7025166A JP 2516695 A JP2516695 A JP 2516695A JP H08222681 A JPH08222681 A JP H08222681A
Authority
JP
Japan
Prior art keywords
package
resin
lead
semiconductor device
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7025166A
Other languages
English (en)
Inventor
Masahiko Hori
将彦 堀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP7025166A priority Critical patent/JPH08222681A/ja
Priority to US08/600,261 priority patent/US5703407A/en
Publication of JPH08222681A publication Critical patent/JPH08222681A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】この発明は、平面的・空間的な実装密度を向上
させるとともに、リード相互間のピッチを小さくして
も、リード曲りの発生を防止する。 【構成】半導体チップ11の上に絶縁テ−プ12を介してイ
ンナーリード13を接着し、インナーリード13の先端13a
を、ボンディングワイヤ14により半導体チップ11の上面
に設けられた電極パッド15と接続し、半導体チップ11、
絶縁テ−プ12、ボンディングワイヤ14及びインナーリー
ド13を封止樹脂16によりモ−ルドする。インナーリード
13はアウターリード17とつながっており、アウターリー
ド17の第１、第２の面17a,17b をパッケージ16の上面16
a 、側面16b において露出させ、この上面16a と第１の
面17a とをほぼ同一の面となるように構成し、この側面
16bと第２の面17b とをほぼ同一の面となるように構成
する。従って、平面的・空間的な実装密度を向上させる
とともに、リード曲りの発生を防止できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高密度実装を可能に
する樹脂封止型半導体装置に関するもので、特にＬＯＣ
(Lead on chip)構造で使用されるものである。
【０００２】
【従来の技術】従来の樹脂封止型半導体装置には、アウ
ターリードの形状がガルウィング型のＱＦＰ(Quad Flat
Package) やＪ型のＰＬＣＣ(Plastic Leaded Chip Car
rier)があり、さらに空間的な実装密度を向上させるた
めにパッケージ厚が１ｍｍ程度以下に薄型化されたＴＳ
ＯＰ(thin small outline package)やＴＱＦＰ(Thin Qu
ad Flat Package)などがある。
【０００３】図５は、第１の従来の樹脂封止型半導体装
置を回路基板に実装した状態を示す断面図であり、この
樹脂封止型半導体装置はＴＳＯＰのようなアウターリー
ドがガルウィング型のものである。チップ搭載部１の上
には接着剤２により半導体チップ３が接着されており、
この半導体チップ３はボンディングワイヤ４によりイン
ナーリード５ａと電気的に接続されている。前記インナ
ーリード５ａ、半導体チップ３、ボンディングワイヤ４
及びチップ搭載部１はモ−ルド樹脂６により封止されて
いる。このモ−ルド樹脂６によるパッケージの厚さは１
ｍｍ程度である。前記インナーリード５ａとつながって
いるアウターリード５ｂは、モ−ルド樹脂６から外方へ
突出しており、所定の折り曲げ加工が行われることによ
りガルウィング形状とされている。
【０００４】上記第１の従来の樹脂封止型半導体装置は
回路基板７に実装されており、アウターリード５ｂの先
端は半田等の導電材８により回路基板７上の図示せぬ配
線に電気的に接続されている。このように実装された後
の樹脂封止型半導体装置の高さはＨ1 であり、樹脂封止
型半導体装置の幅はＴ1 である。
【０００５】図６は、第２の従来の樹脂封止型半導体装
置を回路基板に実装した状態を示す断面図であり、この
樹脂封止型半導体装置は大チップを搭載したＬＯＣ構造
のものである。インナーリード５ａの下には絶縁テ−プ
９が設けられている。この絶縁テ−プ９の下には、第１
の従来の樹脂封止型半導体装置に搭載されている半導体
チップよりサイズの大きい半導体チップ３が載置されて
いる。この半導体チップ３はボンディングワイヤ４によ
りインナーリード５ａと電気的に接続されている。前記
インナーリード５ａ、ボンディングワイヤ４、絶縁テ−
プ９及び半導体チップ３はモ−ルド樹脂６により封止さ
れている。前記インナーリード５ａとつながっているア
ウターリード５ｂは、モ−ルド樹脂６から外方へ突出し
ており、所定の折り曲げ加工が行われることによりガル
ウィング形状とされている。
【０００６】上記第２の従来の樹脂封止型半導体装置は
回路基板７に実装されており、アウターリード５ｂの先
端は半田等の導電材８により回路基板７上の図示せぬ配
線に電気的に接続されている。このように実装された後
の樹脂封止型半導体装置の高さはＨ2 であり、樹脂封止
型半導体装置の幅はＴ2 である。
【０００７】
【発明が解決しようとする課題】ところで、上記第１の
従来の樹脂封止型半導体装置では、図５に示すように、
回路基板７に実装した際の樹脂封止型半導体装置の高さ
Ｈ1 が、パッケージ６の厚さである１ｍｍを大きく超え
てしまう。つまり、前記高さＨ1 については、パッケー
ジ６の厚さとアウターリード５ｂによる回路基板７の表
面からの高さとが必要だからである。また、パッケージ
６から突出したアウターリード５ｂはガルウィング形状
をしている。このため、この樹脂封止型半導体装置を回
路基板７に実装した際の実装面積は、パッケージ７下面
の面積だけでは足りず、この面積よりさらにアウターリ
ード５ｂの突出している長さ分だけ大きい面積が必要と
される。したがって、この樹脂封止型半導体装置では、
前記高さＨ1 を十分に低くすることができないと共に、
実装面積も十分に小さくすることができない。即ち、こ
の樹脂封止型半導体装置では、平面的についても空間的
についても高密度実装の要求に十分対応することができ
ない。
【０００８】また、上記第２の従来の樹脂封止型半導体
装置では、図６に示すように、ＬＯＣ構造としているた
め、第１の従来の樹脂封止型半導体装置に比べて大チッ
プを搭載した場合でも、実装した際の幅Ｔ2 と高さＨ2
とを第１の従来の装置と同じにすることがでる。従っ
て、第２の従来の装置は、第１の従来の装置より実装密
度を高くすることができる。しかし、第１の従来の装置
と同様に、平面的についても空間的についても高密度実
装の要求に十分対応することができるとはいえない。
【０００９】また、上記第１、第２の従来の樹脂封止型
半導体装置では、パッケージ６から突出したアウターリ
ード５ｂが互いに固定されていないので、このアウター
リード５ｂは機械的衝撃に弱く、リード曲りが発生しや
すい。特に、リードの微細ピッチ化を進めていくと、リ
ード曲りが生ずるという問題が起こる。これに対して、
上記従来のＪ型のＰＬＣＣは、アウターリードがＪ型の
形状をしており、パッケージ下面にポケットを設け、こ
のポケットにアウターリード端子を曲げ込むという構造
を有している。このため、リード曲りの発生を防止する
ことができる。しかし、このＪ型のＰＬＣＣでは、パッ
ケージ下面にポケットを設ける必要上、パッケージの厚
さをある程度厚くしなければならないので、パッケージ
を１ｍｍ以下に薄型化するのは困難である。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、平面的・空間的な実装
密度を向上させるとともに、リード相互間のピッチを小
さくしても、リード曲りが発生しない樹脂封止型半導体
装置を提供することにある。
【００１１】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体素子と、前記半導体素子の上に絶
縁テ−プを介して接着され、前記半導体素子と電気的に
接続されたインナーリードと、前記インナーリード、前
記絶縁テ−プ及び前記半導体素子を封止するパッケージ
と、前記パッケージの上面に露出した面を有し、この面
が前記パッケージ上面と同一の面に位置しており、前記
インナーリードとつなげられ且つ前記インナーリードの
厚さより厚く形成されたアウターリードと、を具備する
ことを特徴としている。
【００１２】また、半導体素子と、前記半導体素子の上
に絶縁テ−プを介して接着されたインナーリードと、前
記インナーリードと前記半導体素子とを電気的に接続す
るボンディングワイヤと、前記ボンディングワイヤ、前
記インナーリード、前記絶縁テ−プ及び前記半導体素子
を封止するパッケージと、前記パッケージの上面に露出
した面を有し、この面が前記上面と同一の面に位置して
おり、前記インナーリードとつながっており、前記イン
ナーリードにおける前記ボンディングワイヤにより接続
された部分の厚さより厚さが厚いアウターリードと、を
具備することを特徴としている。また、前記アウターリ
ードは、前記パッケージの側面に露出している面を有
し、この面が前記側面と同一の面に位置していることを
特徴としている。
【００１３】
【作用】この発明は、アウターリードがパッケージの上
面において露出した面を有し、この面とパッケージの上
面とをほぼ同一の面となるように構成しているため、こ
の樹脂封止型半導体装置を実装基板に実装した際、従来
品のようなアウターリードによる実装基板の表面からの
高さが必要なくなる。また、アウターリードがパッケー
ジの側面において露出した面を有し、この面とパッケー
ジの側面とをほぼ同一の面となるように構成することに
より、実装基板に実装した際、従来品のようにアウター
リードがパッケージから突出していないので、実装面積
を小さくすることができる。したがって、平面的・空間
的な実装密度を向上させることができる。さらに、パッ
ケージからアウターリードを長く引き出す必要がなく、
アウターリードがパッケージにより固定された状態とな
っているので、リード相互間のピッチを小さくしても、
リード曲りの発生を防止することができる。
【００１４】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。図１は、この発明の第１の実施例によ
る樹脂封止型半導体装置を示す斜視図であり、図２は、
図１に示す樹脂封止型半導体装置の２−２線に沿った断
面図であり、図３は、図１に示す樹脂封止型半導体装置
の一部を示す平面図である。
【００１５】図２に示すように、厚さが約０．２ｍｍで
ある半導体チップ１１の上面には、厚さが約０．０５ｍ
ｍである絶縁テープ１２が接着されている。この絶縁テ
ープ１２の上には、厚さＴ4 が約０．０５ｍｍであるイ
ンナーリード１３が接着されている。このインナーリー
ド１３の先端（ボンディング部）１３ａは、Ａｕ線など
のボンディングワイヤ１４により半導体チップ１１の上
面に設けられた電極パッド１５と電気的に接続されてい
る。前記半導体チップ１１、絶縁テ−プ１２、ボンディ
ングワイヤ１４及びインナーリード１３はエポキシ樹脂
などの封止樹脂１６によりモールドされている。前記イ
ンナーリード１３は、厚さＴ5 が約０．１５ｍｍである
アウターリード１７とつながっている。
【００１６】このようにモールドされた後は、図３に示
すように、インナーリード１３が封止樹脂１６によって
覆われ、アウターリード１７が封止樹脂１６から露出し
た状態となっている。
【００１７】図１に示すように、アウターリード１７は
パッケージ１６の上面１６ａ及び側面１６ｂにおいて露
出している。このパッケージ１６の上面１６ａとアウタ
ーリード１７の第１の面１７ａとは、ほぼ同一の面を形
成している。パッケージ１６の側面１６ｂとアウターリ
ード１７の第２の面１７ｂとは、ほぼ同一の面を形成し
ている。この第２の面１７ｂは、樹脂封止された後にア
ウターリード１７の不要部分を切り離すことにより形成
される。
【００１８】前記インナーリード１３とアウターリード
１７からなるリードフレームは、厚さの薄いインナーリ
ード１３と厚さの厚いアウターリード１７とからなる二
段構造のものが用いられている。具体的には、この二段
構造のリードフレームとしては、アウターリード１７の
厚さのリードフレームをエッチングすることによりイン
ナーリード１３の部分の厚さを薄くしたもの、およびイ
ンナーリード１３の厚さのリードフレームの上にアウタ
ーリード１７を重ねることにより形成される二層フレー
ム等が用いられる。
【００１９】図４は、図１に示す樹脂封止型半導体装置
を回路基板に実装した状態を示す断面図である。回路基
板１８の上には図示せぬ配線が設けられており、この配
線とアウターリード１７の第１の面１７ａとが半田等の
導電材１９により接続されている。このように実装され
た樹脂封止型半導体装置の高さはＨ3 であり、樹脂封止
型半導体装置の幅はＴ3 である。
【００２０】上記実施例によれば、二段構造のリードフ
レームを用いることにより、パッケージ１６の上面１６
ａにおいてアウターリード１７の第１の面１７ａを露出
させ、この第１の面１７ａとパッケージ１６の上面１６
ａとをほぼ同一の面となるように構成している。このた
め、この樹脂封止型半導体装置を回路基板１８に実装し
た際、従来品のようなアウターリードによる回路基板の
表面からの高さが必要なくなる。また、リードフレーム
を二段構造とすることにより、パッケージ１６の厚さも
従来品より薄くすることができる。具体的には、従来品
のパッケージの厚さが１ｍｍ程度であるのに対して、こ
の実施例のパッケージ１６の厚さ０．６５ｍｍ程度であ
る。したがって、回路基板に実装した際の高さＨ3 を、
従来品のそれに比べて低くすることができる。具体的に
は、従来品の実装高さが１．１５ｍｍ程度であるのに対
して、この実施例の実装高さは０．７ｍｍ程度である。
【００２１】また、パッケージ１６の側面１６ｂにおい
てアウターリード１７の第２の面１７ｂを露出させ、こ
の第２の面１７ｂとパッケージ１６の側面１６ｂとをほ
ぼ同一の面となるように構成している。このため、この
樹脂封止型半導体装置を回路基板１８に実装した際、従
来品のようにアウターリードがパッケージから突出して
いないので、実装面積を従来品のそれより小さくするこ
とができる。具体的には、従来品の実装面積が１１．６
ｍｍ2 程度であるのに対して、この実施例の実装面積は
９．１ｍｍ2 程度である。したがって、平面的・空間的
な実装密度を飛躍的に向上させることができる。
【００２２】また、アウターリード１７がパッケージ１
６から突出していないため、従来品のようなリード曲り
が発生しにくい。即ち、パッケージ１６からアウターリ
ード１７を長く引き出す必要がなく、アウターリード１
７が樹脂１６により固定されているので、リード相互間
のピッチを小さくしても、リード曲り、リード浮き、口
開き等のリードの変形が生ずることがない。
【００２３】また、ＬＯＣ構造とすることにより大きな
半導体チップ１１を樹脂封止しても、パッケージ１６の
大きさを小さく抑えることができる。具体的には、第１
の従来の樹脂封止型半導体装置では搭載された半導体チ
ップの上面の面積に対して２．２倍のパッケージの上面
の面積が必要であるのに対して、この実施例の樹脂封止
型半導体装置の場合は搭載された半導体チップ１１の上
面の面積に対して１．３倍のパッケージ１６の上面の面
積があれば足りる。
【００２４】尚、上述したような、この発明の実施例に
よる樹脂封止型半導体装置および第１、第２の従来の樹
脂封止型半導体装置それぞれのパッケージ厚等を比較し
た具体的な数値を図７に示している。
【００２５】
【発明の効果】以上説明したようにこの発明によれば、
アウターリードがパッケージの上面において露出した面
を有し、この面とパッケージの上面とをほぼ同一の面と
なるように構成している。したがって、平面的・空間的
な実装密度を向上させることができるとともに、リード
相互間のピッチを小さくしても、リード曲りの発生を防
止できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例による樹脂封止型半導
体装置を示す斜視図。
【図２】この発明の図１に示す樹脂封止型半導体装置の
２−２線に沿った断面図。
【図３】この発明の図１に示す樹脂封止型半導体装置の
一部を示す平面図。
【図４】この発明の図１に示す樹脂封止型半導体装置を
回路基板に実装した状態を示す断面図。
【図５】第１の従来の樹脂封止型半導体装置を回路基板
に実装した状態を示す断面図。
【図６】第２の従来の樹脂封止型半導体装置を回路基板
に実装した状態を示す断面図。
【図７】この発明の実施例による樹脂封止型半導体装置
および第１、第２の従来の樹脂封止型半導体装置それぞ
れのパッケージ厚等を比較した具体的な数値を示す図。
【符号の説明】
11…半導体チップ、12…絶縁テ−プ、13…インナーリー
ド、13a …インナーリードの先端（ボンディング部）、
14…ボンディングワイヤ、15…電極パッド、16…封止樹
脂、16a …パッケージの上面、16b …パッケージの側
面、17…アウターリード、17a …アウターリードの第１
の面、17b …アウターリードの第２の面、18…回路基
板、19…導電材。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子と、 前記半導体素子の上に絶縁テープを介して接着され、前
    記半導体素子と電気的に接続されたインナーリードと、 前記インナーリード、前記絶縁テープ及び前記半導体素
    子を封止するパッケージと、 前記パッケージの上面に露出した面を有し、この面が前
    記パッケージ上面と同一の面に位置しており、前記イン
    ナーリードとつなげられ且つ前記インナーリードの厚さ
    より厚く形成されたアウターリードと、 を具備することを特徴とする樹脂封止型半導体装置。
  2. 【請求項２】 半導体素子と、 前記半導体素子の上に絶縁テ−プを介して接着されたイ
    ンナーリードと、 前記インナーリードと前記半導体素子とを電気的に接続
    するボンディングワイヤと、 前記ボンディングワイヤ、前記インナーリード、前記絶
    縁テ−プ及び前記半導体素子を封止するパッケージと、 前記パッケージの上面に露出した面を有し、この面が前
    記上面と同一の面に位置しており、前記インナーリード
    とつながっており、前記インナーリードにおける前記ボ
    ンディングワイヤにより接続された部分の厚さより厚さ
    が厚いアウターリードと、 を具備することを特徴とする樹脂封止型半導体装置。
  3. 【請求項３】 前記アウターリードは、前記パッケージ
    の側面に露出している面を有し、この面が前記側面と同
    一の面に位置していることを特徴とする請求項１又は２
    記載の樹脂封止型半導体装置。
JP7025166A 1995-02-14 1995-02-14 樹脂封止型半導体装置 Pending JPH08222681A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP7025166A JPH08222681A (ja) 1995-02-14 1995-02-14 樹脂封止型半導体装置
US08/600,261 US5703407A (en) 1995-02-14 1996-02-12 Resin-sealed type semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7025166A JPH08222681A (ja) 1995-02-14 1995-02-14 樹脂封止型半導体装置

Publications (1)

Publication Number Publication Date
JPH08222681A true JPH08222681A (ja) 1996-08-30

Family

ID=12158433

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7025166A Pending JPH08222681A (ja) 1995-02-14 1995-02-14 樹脂封止型半導体装置

Country Status (2)

Country Link
US (1) US5703407A (ja)
JP (1) JPH08222681A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0807973A2 (en) * 1996-05-16 1997-11-19 Oki Electric Industry Co., Ltd. Plastic molded type semiconductor device and method of manufacturing the same
KR100282414B1 (ko) * 1997-11-17 2001-02-15 김영환 바텀 리디드 타입의 브이·씨·에이 패키지

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6165819A (en) * 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
US5781682A (en) * 1996-02-01 1998-07-14 International Business Machines Corporation Low-cost packaging for parallel optical computer link
JP2828057B2 (ja) * 1996-08-21 1998-11-25 日本電気株式会社 チップサイズパッケージ
JP3026426B2 (ja) * 1996-08-29 2000-03-27 沖電気工業株式会社 樹脂封止型半導体装置とその製造方法及びその金型構造
KR100300666B1 (ko) * 1997-08-04 2001-10-27 기타지마 요시토시 수지밀봉형반도체장치와거기에사용되는회로부재및회로부재의제조방법
JP3147071B2 (ja) * 1998-01-19 2001-03-19 日本電気株式会社 半導体装置及びその製造方法
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
DE19844966A1 (de) * 1998-09-30 2000-01-13 Siemens Ag Halbleiterbauteil sowie dieses umfassender Chipkartenmodul
KR100299384B1 (ko) * 1998-12-16 2001-10-29 박종섭 볼 그리드 어레이 패키지
KR100379089B1 (ko) 1999-10-15 2003-04-08 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지
US6639308B1 (en) * 1999-12-16 2003-10-28 Amkor Technology, Inc. Near chip size semiconductor package
JP4549491B2 (ja) * 2000-03-13 2010-09-22 大日本印刷株式会社 樹脂封止型半導体装置
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
JP4637380B2 (ja) * 2001-02-08 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
TW518729B (en) 2001-09-04 2003-01-21 Siliconware Precision Industries Co Ltd Quad flat non-leaded semiconductor package structure and manufacturing process
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7799611B2 (en) * 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US8236612B2 (en) * 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
CN1303675C (zh) * 2002-06-18 2007-03-07 矽品精密工业股份有限公司 四方形平面无管脚式半导体封装结构及制造方法
US20040058478A1 (en) * 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6927483B1 (en) 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6879034B1 (en) 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
US7008825B1 (en) 2003-05-27 2006-03-07 Amkor Technology, Inc. Leadframe strip having enhanced testability
US6921967B2 (en) 2003-09-24 2005-07-26 Amkor Technology, Inc. Reinforced die pad support structure
US20050149411A1 (en) * 2003-11-11 2005-07-07 Colwell Felton T. System and method for creating individualized product and color palettes
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
EP2084744A2 (en) * 2006-10-27 2009-08-05 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
CN101312112B (zh) * 2007-05-21 2011-10-05 中芯国际集成电路制造(上海)有限公司 芯片封装外引线成型模具
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US20110012240A1 (en) * 2009-07-15 2011-01-20 Chenglin Liu Multi-Connect Lead
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
DE102010026312B4 (de) * 2010-07-06 2022-10-20 Phoenix Contact Gmbh & Co. Kg Anschlusskontakt und Verfahren zur Herstellung von Anschlusskontakten
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406124A (en) * 1992-12-04 1995-04-11 Mitsui Toatsu Chemicals, Inc. Insulating adhesive tape, and lead frame and semiconductor device employing the tape
JP2875139B2 (ja) * 1993-07-15 1999-03-24 株式会社東芝 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0807973A2 (en) * 1996-05-16 1997-11-19 Oki Electric Industry Co., Ltd. Plastic molded type semiconductor device and method of manufacturing the same
EP0807973A3 (en) * 1996-05-16 1999-08-04 Oki Electric Industry Co., Ltd. Plastic molded type semiconductor device and method of manufacturing the same
EP1406299A1 (en) * 1996-05-16 2004-04-07 Oki Electric Industry Company, Limited Plastic molded semiconductor device and method of manufacturing the same
KR100282414B1 (ko) * 1997-11-17 2001-02-15 김영환 바텀 리디드 타입의 브이·씨·에이 패키지

Also Published As

Publication number Publication date
US5703407A (en) 1997-12-30

Similar Documents

Publication Publication Date Title
JPH08222681A (ja) 樹脂封止型半導体装置
US7122883B2 (en) Stacked semiconductor device including improved lead frame arrangement
US6028356A (en) Plastic-packaged semiconductor integrated circuit
JPH0730046A (ja) 半導体装置、リードフレーム及び半導体装置の製造方法
US20130200507A1 (en) Two-sided die in a four-sided leadframe based package
US8349655B2 (en) Method of fabricating a two-sided die in a four-sided leadframe based package
JP2000349222A (ja) リードフレーム及び半導体パッケージ
JP3036339B2 (ja) 半導体装置
KR100221918B1 (ko) 칩 스케일 패키지
JP2876846B2 (ja) 樹脂封止型半導体装置
JPH0653399A (ja) 樹脂封止型半導体装置
KR19990086280A (ko) 반도체 패키지
KR100537893B1 (ko) 리드 프레임과 이를 이용한 적층 칩 패키지
JPH0621304A (ja) リードフレーム及び半導体装置の製造方法
KR100481927B1 (ko) 반도체패키지및그제조방법
JPH07193179A (ja) リードフレーム
JPH02198147A (ja) Ｉｃパッケージ
JP2005183492A (ja) 半導体装置
JPH08162596A (ja) リードフレーム及び半導体装置
KR200295664Y1 (ko) 적층형반도체패키지
KR970007842B1 (ko) 플라스틱 반도체 패키지
KR100460072B1 (ko) 반도체패키지
JPH06132475A (ja) 半導体パッケージ
JPH0595018A (ja) 半導体装置の製造方法
JPH01255259A (ja) 樹脂封止型半導体装置