CN1174478C - 双极型器件及其制造方法 - Google Patents

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Abstract

一种双极型半导体器件例如双极型晶体管或二极管及其制造方法，利用例如底扩散区的内层电气连接，该内层具有良好的电导率，位于槽隔离双极型半导体器件的内部，并形成NPN晶体管的子集电极，使用了槽中的孔。孔中填充导电材料，孔由器件表面延伸到底扩散区，孔中的导电材料与其接触。孔利用选择刻蚀工艺与槽的侧壁对准。在制备金属化接触孔的同时，制作孔，然后在金属化步骤中填充孔，以便与底扩散区接触。对于横向PNP晶体管，孔制作为闭合的沟，该沟构成基极区域的外限制区，越过所有的晶体管。该闭合槽的外侧壁倾斜45°，这样在槽中没有角度很小的内角，这便于填充氧化物。

Description

双极型器件及其制造方法
发明领域
本发明涉及双极型半导体器件，特别是用槽电绝缘或界定的双极型晶体管和半导体二极管。
背景技术
在制作双极型晶体管时，可以使用重掺杂内层，底扩散区或“掩埋层”。底扩散层的用途是降低NPN晶体管的集电极串联电阻，并用作相应横向PNP晶体管的基极连接。引入通常为N+型的重掺杂底扩散区，元件的性能可以得到显著的提高。这种在外延层生长在硅板上之前制备的底扩散区通过包含N+型深扩散区的区域连接到元件表面，其中元件制作在外延层上。在该区域中，掺杂首先在表面上进行，然后通过适当的热处理，在掺杂工艺中引入的原子向下深扩散到硅板。制作在同一硅板上的各个元件通过包含深P型扩散区的区域相互绝缘，其中P型扩散区穿过外延层向下扩散到硅板的内部或内材料，即衬底，衬底在这里是P型硅。
对于图1所示的NPN晶体管，重掺杂内层或底扩散层1通过在N型外延层5生长在硅板3上之前由P型衬底3的表面进行扩散而制备。底扩散区1位于集电极的整个有源区7的下面，用于降低集电极连接的串联阻抗。对于NPN晶体管，该串联阻抗通常由非常薄的、构成有源集电极区域7的N型轻掺杂硅层决定。这样，通过利用低阻抗、且对于NPN晶体管为N+的重掺杂底扩散区1来并联轻掺杂集电极层7，可以显著地提高元件的性能，即降低外部集电极接触9和集电极的有源部分7之间的阻抗。然后，N+型底扩散区通过N+型局部深扩散区11连接元件表面，以获得集电极销，销的上表面连接到外部集电极接触9。此外，底扩散层1还延伸在晶体管的所有有源区下面。因此，它延伸在P型层13中的所有基极和N+掺杂的发射极层15的下面。各个晶体管通过P+型局部深扩散区17而相互绝缘，其中局部深扩散区穿过外延层5向下延伸到衬底3，衬底如所指出的，在标准情况下是P型硅。
在一些IC应用中，还使用PNP型横向双极型晶体管，见图2a和2b。在这种情况下，仍为N+型的底扩散层21构成到基极23的连接，基极是N型外延层。为了进一步降低到基极23的接触阻抗，还使用了N+型局部深扩散区25，局部深扩散区由元件表面向下延伸到底扩散区21。在该情况下，底扩散区21还延伸在晶体管的所有有源区的下面，即在P+型集电极27和所有也是P+掺杂的发射极29的下面。底扩散区21通过由P型衬底31的表面进行的扩散而制备。在图2b的平面图中，PNP晶体管的布局通常呈方形，形成方形结构或类方形或环形结构的各种区域。
在这种情况下，使用底扩散区的优点包括：
i.降低基极阻抗；
ii.降低在N型外延层23和P型衬底之间的连接过渡区或结中的空穴浓度。由此降低垂直寄生PNP晶体管的电流增益，该晶体管由衬底-基极-发射极或衬底-基极-集电极形成。
这样，在PNP晶体管中可以获得更好的电流放大和更好的频率特性。同样在这种情况下，元件通过未示出的P型深扩散区来相互绝缘，P型深扩散区穿过外延层23向下扩散到衬底31，衬底是P型硅。
在制作高频晶体管时，对于想获得非常高性能的人，利用深向下刻蚀到硅、且在其靠上的部分具有基本垂直的侧壁的沟，即所谓的“槽”，替换结合上面图1描述的、用于绝缘各个元件例如晶体管的P+型局部深扩散区17是很普通的，见图7和，例如P.C.Hunt和M.P.Cooke，“Process HE：A highly advanced trench isolated bipolartechnology for analogue and digital applications”，Proc.OfIEEE 1988，Custom & Integr.Circuits Conf.，N.Y.，May 16-19。
因此，可以在降低各个晶体管的尺寸，特别是晶体管的横向尺寸的同时，横向即是沿着硅板表面的方面，显著地降低底扩散区和衬底之间的电容，并且可以获得更好的元件绝缘。
在所有这些设计中，沿着结构表面的方向，为了分别制备集电极销和基极连接扩散区，以及绝缘晶体管的装置，而占用了大量的区域
美国专利US-A 5,003,365公开了一种NPN型双极型晶体管。基于利用其侧壁上的氧化物进行绝缘的槽中填充N+型导电多晶硅这一事实，可以获得到N型集电极区6的连接。在槽侧壁上的氧化层中存在一个孔，通过这个孔，由槽中的填料扩散限制区。该区域形成近乎半圆柱形，并具有沿位于槽侧壁上的横断面延伸的表面。在侧壁氧化物中制备这个孔需要多个额外的工艺步骤。由于穿过槽连接集电极，所以晶体管在衬底表面上占据的面积很小。由于槽的所有宽度都用于连接，因此其绝缘功能下降，并产生不期望的与衬底的电容。
在美国专利US-A 5,496,745中，公开的双极型晶体管具有位于有源集电极层23下面的底扩散区22，其中底扩散区直接连接到槽外部的连接销35，而槽界定了集电极层。晶体管占据的衬底表面较大。
在美国专利US-A 5,187,554中，该专利对应于已出版的、公开了具有掩埋集电极区的双极型NPN晶体管的欧洲专利申请0 303435。图3-5示例了集电极区是如何穿过至少部分制作在绝缘槽中的凹陷而连接到外部电接触的，凹陷制作在槽的内侧壁上。这种结构降低了晶体管的面积和寄生电容。
发明内容
本发明的目的是提供一种具有改善性能的槽绝缘晶体管。
本发明的目的是提供一种具有较好性能、且在衬底上占据的面积很小的槽绝缘晶体管。
本发明的目的是提供一种槽绝缘晶体管，该晶体管在衬底和集电极之间具有尽可能小的电容。
本发明的目的是为了在槽绝缘半导体器件中连接内导电层而提供一种器件和方法，该器件易于制备，该方法可以以简单的方式实现，在制作半导体器件时利用最少数目的额外步骤。
本发明的目的是为了在槽绝缘半导体器件中连接内导电层而提供一种器件和方法，它对器件电气特性的影响最小，特别是与制作在同一衬底上的其它器件的绝缘。
本发明的目的是提供一种槽绝缘的晶体管，其中槽是以高效的方式制备的。
双极型器件是上述美国专利5,187,554公开的通用类型。它可以是与内层的低阻抗电气连接，例如晶体管中的底扩散区，连接在衬底表面上占据较小的区域。因此，晶体管将在衬底表面上占据较小的区域，底扩散区的横向长度缩短，由此降低了与衬底的电容。
本发明解决的问题是如何提供所需空间较小的连接，同时该连接能够以简单的方式，利用尽可能少的额外工艺步骤和便于实现的工艺步骤制备。
为了获得与内区域或内层的电气连接，电气连接具有良好的导电性，且位于由槽绝缘的双极型半导体器件的内部，特别是底扩散区，底扩散区形成子集电极或基极接触，使用了槽中的孔。内区域或内层通常位于双极型器件的所有有源区的下面。孔填充了导电材料，并从器件表面向下延伸，导电材料与导电性好的内区域或内层接触。如上述美国专利5,187,554那样，可以获得半导体器件，该器件在衬底上占据较小的横向区域。由于还缩短了底扩散区的横向长度，且连接制作在底扩散区的侧表面上，因此在表面方向上不需要用于连接的区域，同时降低了底扩散区与衬底的电容。制备孔需要一个额外的工艺步骤，但是填充孔可以在施加某层的同时进行，该层是制备双极型器件的其它细节所必需的，例如在将材料淀积在发射极开口或为外部接触而淀积金属材料的时候。如果需要，孔还可以在独立的额外工艺步骤中填充。
孔优选地位于槽侧壁上的与***材料接触的边缘表面上，然后在氧化物层中形成开口，通常开口位于绝缘槽的侧壁上。该氧化物层中的开口在器件的上自由表面上具有一个边沿。然后，孔的侧壁与器件侧表面的想象部分重合，即在制备孔之前存在的先前侧表面。因此，孔中的导电材料与器件中位于槽外部的区域发生电气接触，该区域位于孔上。利用只刻蚀槽中的材料、而不刻蚀与槽横向相邻的区域中的材料的选择刻蚀工艺，可以得到简化的制备工艺。由此，槽中的孔由器件表面上的槽开口，在槽开口处垂直于表面向下延伸，孔还与槽的相对边保持一定的距离，这样在相对边的区域具有半绝缘材料的电气绝缘性。由于该区域远厚于热表面氧化物，接触孔中的材料与衬底材料之间的电容很小。
与内部例如底扩散区接触的凹陷是用于例如作为闭槽的横向PNP晶体管的，因此，具有一个环形。它环绕器件的有源区延伸，并由第一侧壁界定了器件的有源区，因此具有与有源区的直接边界。
凹陷中的导电材料包括一些类型的重掺杂硅，例如掺杂非晶硅和/或掺杂微晶硅和/或掺杂多晶硅或者甚至是金属，特别是钨。在一个实施方案中，可以在限定和刻蚀充器件有源区的其它接触孔的同时，界定并刻蚀出凹陷，在利用CVD方法向其它接触孔淀积钨的同时，填充凹陷，这样不需要额外的工艺步骤来制备凹陷。
器件中使用的槽可以利用常用的刻蚀方法制备。此后，在槽壁上，利用淀积的方法，在底部热生长氧化硅和薄氮化硅叠层。最后，通过在板表面上施加氧化硅层来填充槽的剩余主部分，例如淀积适当类型的氧化硅。然后，氮化硅层在用于抛光氧化硅层的后续抛光刻蚀步骤中用作刻蚀停止层，利用该层可以填充槽的主部分。此外，如果填充工艺中使用的氧化硅材料具有杂质，氮化硅层可以阻止杂质扩散到衬底材料中。这种扩散将会降低槽的电气绝缘特性。
环形沟的侧壁，如上面看到的，基本上相互平行，并且环绕所有的有源区域以相互均匀的间隔配置。侧壁优选地沿两个同心矩形或放置在另一个内部的矩形的轮廓线延伸。为了在制备器件时便于利用导电材料再填充沟，外侧壁轮廓线中的直角可以倾斜45°，这样该侧壁总是沿内角均等于135°的多边形延伸。这对于槽的侧壁也是优选的。通常，为了在制备器件时便于利用材料分别再填充沟或槽，沟以及槽的外侧壁的角度应当基本上大于90°，特别是135°或者至少等于135°。
当器件是横向PNP晶体管时，晶体管的发射极区域和/或集电极区域，及其沿器件表面的横向扩展，由电气绝缘表面层中通过光刻界定的开口确定。通常，沿着器件表面观察，发射极和集电极区域由厚场氧化物区域环绕，然后电气绝缘表面层覆盖环绕的场氧化物区域，并沿朝向有源区的方向延伸超出场氧化物，这样电气绝缘表面层带分别位于发射极或集电极区域和最近邻该区域的场氧化物区域之间。电气绝缘表面层优选地包括氮化硅和氧化硅叠层。
针对本发明的第一方面，提供一种在半导体板表面上制备双极型器件的方法，包括步骤：
制备高电导率内层；
制备形成至少一个有源区的有源层，所有的有源区在内层上面延伸，内层形成到第一个有源层的电气连接；
制备电气绝缘槽，该槽至少部分地环绕有源区；
在槽中制备向下到达高导电率内层的孔；
为了形成到内层的电气连接，利用导电材料填充孔，这样导电材料与高电导率内层发生电气接触；
其特征在于，在制备孔的过程中
将具有窗口的掩模层施加在半导体器件的表面上，窗口至少部分地覆盖电气绝缘槽的开口；
透过窗口，利用只刻蚀电气绝缘槽中的材料，而不刻蚀电气绝缘槽外部的材料以及有源区中的材料的刻蚀剂进行刻蚀。
针对本发明的第二方面，提供一种在半导体板表面上制备双极型器件的方法，包括步骤：
制备高电导率内层；
制备形成至少一个有源区的有源层，所有的有源区在内层上面延伸，内层形成到第一个有源层的电气连接；
制备电气绝缘槽，该槽至少部分地环绕有源区；
在槽中制备向下到达高导电率内层的孔；
为了形成到内层的电气连接，利用导电材料填充孔，这样导电材料与高电导率内层发生电气接触；
其特征在于，在填充孔的步骤中，为了与第二有源层形成电气连接，导电材料同时施加到半导体板表面上的第二有源层的自由表面，第二层不同于第一层。
针对本发明的第三方面，孔中的导电材料包括金属。
针对本发明的第四方面，凹陷是利用CVD方法通过淀积钨层进行填充的。
本发明的其它目的和优点将在下面的说明书中陈述，并且部分地根据说明书变得显而易见，或通过本发明的实践得到理解。本发明的目的和优点可以通过附属权利要求特别指出的方法、工艺、工具及其组合来实现和获得。
附图简述
尽管附属权利要求陈述了本发明的新颖特点，但是通过下面参照附图给出的非限定实施方案的详细描述可以更好地理解本发明的组织和内容以及上述和其它特点，其中：
图1是具有底扩散区的现有技术双极型NPN晶体管的剖面简图，
图2a是具有连接基极的底扩散区的现有技术横向双极型PNP晶体管的剖面简图，
图2b是图2a中的PNP晶体管的顶视简图，
图3是结构的剖面简图，该图是在制备具有适当性能的槽绝缘NPN晶体管时，在第一步骤完成之后获得的，第一步骤包括形成底扩散区和外延表面层，
图4是在界定有源区和形成绝缘槽之后，类似于图3的剖面简图，
图5是在形成外部基极连接和为形成内部基极而进行注入之后，类似于图4的剖面简图，
图6是在形成隔片、内部发射极、内部集电极和发射极集电极连接之后，类似于图5的剖面简图，
图7是在进行钝化和金属化之后，类似于图6的已完成的具有适当性能NPN晶体管的剖面简图，
图8是示出结构的剖面简图，该结构是在制备槽绝缘紧凑双极型NPN晶体管并且具有高性能时，在形成底扩散区和外延表面层之后获得的，
图9是在界定有源区和进行槽绝缘之后，类似于图8的剖面简图，
图10是在形成外部基极连接和为形成内部基极而进行注入之后，类似于图9的剖面简图，
图11是在形成隔片和制作集电极连接孔之后，类似于图10的剖面简图，
图12是在形成内部基极和制作集电极发射极连接之后，类似于图11的剖面简图，
图13a是在进行钝化和金属化之后，类似于图12的剖面简图，已完成NPN晶体管的结构是由该平面图给出的，
图13b是类似于图13a的剖面简图，该图示出已完成NPN晶体管的另一个实施方案，其中的集电极连接是在金属化步骤中完成的，
图13c是顶视图，该图简略地示出图13a中的已完成NPN晶体管的一些层的轮廓线，
图14是结构的剖面简图，该结构是在制备槽绝缘双极型PNP晶体管并且具有适当性能时，在包括形成底扩散区和外延表面层的第一步骤完成之后获得的，
图15是在界定有源区和完成槽绝缘之后，类似于图14的剖面简图，
图16是在界定发射极、集电极和基极连接区域之后，类似于图15的剖面简图，
图17是在完成钝化和金属化之后，类似于图16的具有适当性能的已完成PNP晶体管的剖面简图，
图18是示出结构的剖面简图，该结构是在制备槽绝缘紧凑双极型NPN晶体管并且具有高性能时，在形成底扩散区和外延表面层之后获得的，
图19是在界定有源区和完成槽绝缘之后，类似于图18的剖面简图，
图20是在对有源区上的叠层进行图形化之后，类似于图19的剖面简图，
图21a是典型PNP晶体管的基极宽度与电流增益的关系曲线，
图21b是在对有源区上的多晶硅进行图形化之后，类似于图20的剖面简图，
图22是在对基极连接进行图形化和刻蚀之后，类似于图21b的剖面简图，
图23是在为形成上基极连接而淀积、图形化和刻蚀多晶硅层之后，类似于图22的剖面简图，
图24是在进行钝化和金属化之后，类似于图23的剖面简图，已完成PNP晶体管的结构由该平面图给出，和
图25是顶视图，该图简略地示出已完成NPN晶体管的一些层的轮廓线。
优选实施方式详述
参考图3-7，首先描述制备NPN型双极型晶体管的方法，该晶体管是用槽绝缘的，并且具有适当的性能。P型单晶硅板101用作初始材料，它具有处于(100)晶面的表面，见图3。N+型底扩散区103或“掩埋层”由光刻工艺界定，其中底扩散区由例如利用砷或锑进行离子注入的层构成，随后在板上生长的是厚度大约为2μm的硅外延层105。然后，利用光刻和离子注入工艺在板的表面上分别界定N型和P型区域107，109。采用例如磷进行离子注入而制备的N型区域107直接安置在N+型底扩散区103的顶部。采用例如硼离子注入制备的其它区域109是P型掺杂的，没有用在待制备的晶体管中。
有源区是利用传统的LOCOS方法(硅的局域氧化)界定的，见，例如，“Local oxidation of silicon and its application insemiconductor technology”，J.A.Appel等人，Philips Res.Rept.Vol.25，1970，pp.118-132，其中氧化带111跨越N型区域107，以便将表面上的集电极区域113与更宽的基极发射极区域115绝缘开。在局部氧化中，还制备了外限制区域125，该区域由N型层107的边缘延伸在环绕的P型区域109上。随后，光刻界定到绝缘槽119的开口，该槽由界定氧化区域125的位置向下一直到达衬底，见图4。然后，利用各向异性干法刻蚀工艺刻蚀位于开口中的、外限制区域125和衬底材料中的氧化物材料，向下深达衬底101，直到槽的深度达到预期的深度，大约为5-10μm。为了形成氧化物层121，对槽的表面，即侧壁和底表面，进行热氧化，随后向槽中填充绝缘或半绝缘材料123，例如氧化硅或多晶硅。在板的表面上利用干法刻蚀工艺刻蚀填充工艺中使用的材料，直到在槽119的开口部分获得平坦的表面，该表面与衬底表面的其它部分处于同一高度。随后，在向槽中填充多晶硅的情况下，为了在表面上获得绝缘层126，对元件表面上的槽119的开口进行氧化处理。如果在开始时槽中就填充了氧化物，那么就不需要额外的氧化处理了。
在形成槽119之后，通过光刻工艺界定集电极销127，即元件表面和底扩散区103之间的低阻抗连接，随后通过离子注入施加掺杂剂，通常是磷，见图5。
对制造工艺的后续方法的描述将结合所谓的、具有自对准基极发射极结的双多晶硅型NPN晶体管的制备过程进行，因为这种结构类型通常与槽绝缘一起使用。
在如上所述界定有源区113、115和形成集电极销127之后，厚度为几百纳米的多晶硅薄层129淀积在基极发射极区域115的顶部，见图5。随后，利用硼离子注入将多晶硅层129掺杂为P+型，然后在多晶硅层129的顶部淀积薄CVD(化学汽相淀积)氧化物层131。在完成工艺步骤之后，掺杂了硼的P+型多晶硅层构成外基极或基极连接。
为了界定以基极发射极区域115为中心的发射极开口133，对CVD氧化物层131和多晶硅层129进行光刻，随后利用干法刻蚀，例如等离子体刻蚀除去这些层。在制备发射极开口133之后，在其上生长薄热氧化物135，随后，利用穿过薄热氧化物层135的硼离子注入制备内基极137。由此，内基极或真正的基极137只好位于表面上的发射极开口133的下面。
为了绝缘将在以后步骤中制备的发射极和具有P+掺杂的多晶硅层129中的外基极，沿发射极开口133的边缘形成“隔片”139，见图6。这是通过在板上保形淀积CVD氧化物层实现的，随后，为了刻蚀板的平坦或水平部分(即那些与初始板的表面平行的部分)上的氧化物层，采用各向异性干法刻蚀工艺。由此CVD氧化物的侧条139或“隔片”沿着台阶制备，该台阶是在制备发射极开口133时制备的。在形成隔片139之后，在板上淀积厚度为几百纳米的另一个薄多晶硅层141。为了成为N+型，对该层进行砷注入，并且该层是在对发射极143进行热处理之后形成的。在图形化和刻蚀发射极电极143之后，结构获得图6所示的配置。通常还可以让形成发射极的多晶硅141保留在集电极上，在此它用作集电极端子145。
随后，利用例如氧化硅层147对电路进行钝化，并在氧化硅层中光刻界定到基极、发射极和集电极的接触孔，见图7。在刻蚀完接触孔之后，通过溅射例如铝来金属化电路。然后，光刻界定导电层，这样可以分别获得到基极、发射极和集电极的金属接触151、153、155。结果见图7。
现在参照图8-13c描述另一种方法，该方法的目的是制备上述类型的、但具有更高性能的槽绝缘双极型元件。由此实现的双极型晶体管实施方案特别适用于期望获得较小的晶体管单元的情况，其中为了避免寄生耦合，例如在使用硅基双极型晶体管产生PA步进(“功率放大器”步进)时产生的耦合，集电极衬底电容Cjs应当尽可能地小。该方法在许多细节上类似于上述方法，差异在于尺寸，特别是水平尺寸发生了变化，一些步骤发生了变化，特别是不同元件部分的位置，以及由此产生的开口在掩模中的位置等。对于附图中的相同项采用相同的参考符号。略去制备工艺中的一些共有细节。
初始材料与上面一样是其表面处于(100)晶面的P型单晶硅板101。N+型掺杂的底扩散区或掩埋层103由利用砷进行离子注入的层构成。底扩散区103由光刻界定，此后，厚度大约为1μm的硅外延层105生长在板101上。随后，利用光刻和离子注入工艺在板上分别界定出N型和P型区域107、109。由磷离子注入制备的N型区域107正好位于N+型底扩散层103的顶部。表面上的P型掺杂区域109由例如硼离子注入制备。
利用传统的LOCOS方法界定有源区，见图9，其中形成了外限制氧化物区域125。为了形成没有氧化物层的基极发射极区域或基极发射极开口115，限制区125由邻近N型层107的边缘的区域开始延伸，并覆盖环绕的P型区域。基极发射极开口115可以非对称地覆盖在N型层107上，其中内基极形成在层107内，且层107还形成有源集电极区域。在其某一侧，开口115可以靠近层107的边缘，由此氧化物层125只覆盖较小的层边缘区域，而在其相对侧，开口115位于距下层的相对边缘较远的位置上，这样氧化物层125覆盖层107的更大区域。
在其中形成绝缘槽119的开口是由光刻界定的，见图9，这些开口位于N型外延层的边缘，即在该层与P型外延层109的边界上。这意味着开口位于限制氧化物层125上。在开口中，为了形成槽119，利用各向异性干法刻蚀工艺刻蚀氧化物层中的材料和衬底材料，直到获得期望的深度，大约为5-10μm，这样槽向下延伸到P型衬底中，到达低于底扩散区103的下表面的水平面。然后，对槽119进行热氧化，这样其侧壁和底表面可以获得薄氧化硅表面层121，随后，向槽中填充绝缘材料123，例如利用CVD方法，优选地采用TEOS(四乙基原硅酸盐)化学分解的方法在板表面上淀积氧化硅。利用干法刻蚀工艺刻蚀填充材料，直到在元件表面上获得平坦的表面。可以看出，与图4相比，没有保留集电极销区域。因此，晶体管单元将显著地减小，由此降低了底扩散区103占据的表面。这使集电极-衬底电容Cjs下降。
在如上所述利用氧化硅层125界定有源区和形成槽之后，厚度为几百纳米的多晶硅薄层129淀积在基极-发射极区域115的顶部，见图10。随后，利用硼离子注入将多晶硅层129掺杂为P+型，于是薄CVD氧化物层131淀积在多晶硅层129的顶部。为了界定发射极开口133，对CVD氧化物层131和多晶硅层129进行光刻图形化，然后利用干法刻蚀，例如等离子体刻蚀除去光刻掩模开口中的这些层。发射极开口133基本上位于先前制备的基极-发射极开口115的中央。刻蚀掉这些位置上的层129、131，这样只在发射极开口133上保持该区域。在与基极-发射极开口115的侧边对应的发射极开口133的那一侧，在该位置上氧化物层只覆盖N型外延层107的狭窄区域，保留这些已施加的层129、131的边界区域，这样它们在该侧覆盖槽119，形成基极连接区域。在发射极开口133的另一侧上，只保留层129和131的狭窄区域，该区域位于氧化物层125的那部分的顶部，氧化物层125覆盖N型外延区域107。因此，在该侧，槽119的开口独立于这些层129、131。
在图形化发射极开口133之后，生长覆盖了发射极开口133的薄热氧化物135，然后，利用穿过薄热氧化物135的硼离子注入制备内基极137，见图10。
为了绝缘在后续步骤中制备的发射极和具有P+掺杂的多晶硅层129中的外基极，沿着发射极开口的边缘形成“隔片”139，见图11。这是由保形淀积在板上的CVD氮化物层制成的，随后，利用各向异性刻蚀工艺刻蚀板的平坦表面即与板的大平坦表面平行的部分上的氮化物层。由此，沿着在只在发射极开口133时制备的台阶制作CVD氮化物侧条139，“隔片”。
在形成隔片之后，光刻界定集电极连接，见图11，同样比较图5中的集电极销127。集电极接触的掩模中的开口位于相应槽119和N型外延层107之间的边界表面上，内基极就形成在该表面上，并且该表面包含真正的集电极。此后，利用干法刻蚀工艺除去填充槽的、位于槽部分中的氧化物，槽部分对应于掩模开口，并将在后面形成集电极接触。干法刻蚀工艺优选地选择性地只刻蚀氧化硅，而刻蚀纯硅的刻蚀速率非常低。然后，制作未示出的光刻掩模层图形，这样其窗口位于槽的内边界线的上面。不需要对窗口或掩模进行高精度的定位。然后，如图11所示，得到的孔157将具有一个与N型掺杂外延层107和底扩散区103直接接触的侧壁，而其另一个侧壁的位置与槽119的内部材料相对。孔157与槽的侧壁“自对准”。同样，在通常情况下，另外两个侧壁与槽119的内部材料相对，见图13c的平面图。
在制备集电极接触孔157之后，另一个厚度为几百纳米的薄多晶硅层淀积在板上，该层渗透到孔157中，并完全将其添满。利用砷将该层注入为N+型，并在热处理之后分别形成发射极接触和集电极接触143、159。在图形化和刻蚀发射极和集电极电极之后，结构获得图12所示的配置。
然后，在其表面上施加例如氧化硅层147来钝化电路，其中到基极、发射极和集电极的接触孔由光刻界定，见图13a。在刻蚀接触孔之后，通过溅射例如铝对电路进行金属化。然后，为了形成金属接触销151、153、155，光刻界定导电层。结果见图13a，以及图13c的平面图。可以看出，在该实施方案中，晶体管单元的尺寸完全由在放置各个金属导体时使用的间隔界定，金属导体用于外部电气连接，即晶体管的尺寸由“金属-间距”限定。
形成到底扩散区或者到在氧化绝缘槽内部且具有良好导电性的内层或区域的连接的方法通常并不只限于NPN晶体管，对于横向PNP晶体管也工作得很好，其中底扩散区形成基极，这将在后面描述。
形成到内区域、底扩散区的连接的孔通常填充导电材料，例如非晶硅层、微晶硅层或多晶硅层，这些材料可以是未掺杂的，或者在后续步骤中进行掺杂，或者是N型的并在淀积操作中进行掺杂。可以修改上述的制备方法，这样该非晶硅层、微晶硅层或多晶硅层同时形成发射极和集电极接触，即在施加用于发射极和集电极接触的材料的同时填充孔。此外，孔可以填充金属，例如钨，钨是利用CVD方法淀积的。在这种情况下，孔与制备工艺中的其它接触孔一样同时进行界定和刻蚀，然后在利用CVD向其它接触孔中淀积钨的同时填充该孔。后一种情况由图13b的替代实施方案示出。集电极接触孔向下刻蚀到槽119中。这是利用只刻蚀氧化硅，而不刻蚀硅的刻蚀剂实现的。在这种情况下，槽119应当填充氧化硅。
图14-17a示出了一种制备具有适当性能的槽绝缘PNP型横向双极型晶体管的方法。可以对该方法进行调整，这样如上所述，在同一电路板上制备相应的NPN型垂直双极型晶体管时，它可以集成到工艺步骤流程中，见1997年7月11日提交的瑞典专利申请9702693-4。以这种方式调整该方法是有利的，因为在此描述的横向PNP晶体管很少单独存在于集成电路中。
如上所述，所用的P型初始材料单晶硅呈板形或片形211，其表面处于(100)晶面，见图14。在板上施加厚度为几μm的硅外延层215之后，光刻界定由例如用砷或锑进行离子注入的层构成的底扩散区或掩埋层213。然后，利用光刻和离子注入工艺在板上分别界定N型区域和P型区域217、219。用磷进行离子注入的N型区域217正好位于N+型底扩散区213的上面。已经用硼进行离子注入的其它区域219是P型掺杂的。
之后，见图15，有源区利用传统的LOCOS方法界定。包括厚场氧化物的区域221放置在相互同心放置的区域和由内点向外将形成PNP晶体管的发射极、集电极和基极连接区的区域之间，比较上述图2b中的视图。然后，光刻界定绝缘槽223，随后利用各向异性干法刻蚀工艺刻蚀衬底材料，直到槽223达到期望的深度，大约为5-10μm。对槽223进行热氧化，之后，向槽中填充电气绝缘或半绝缘材料，例如氧化硅或多晶硅。利用干法刻蚀工艺刻蚀填充材料，直到获得平坦的表面。随后，在槽中填充了多晶硅的情况下，为了在表面或口上获得电气绝缘层，对槽223表面上的开口进行氧化。而在槽223一开始就填充氧化硅的情况下，就不再需要额外的氧化工艺了。
在形成槽223之后，在位于场氧化物条221之间的三个同心区域中的最外部区域中，光刻界定N+型销225，见图16，为了电气连接晶体管的基极，它在元件表面和底扩散区213之间形成低阻抗连接。然后，在板表面上通过离子注入施加掺杂剂，一般是磷。随后，执行将掺杂剂驱赶到材料中以便形成构成销225的深扩散区的热处理工艺。在界定有源区和形成N+型销之后，在板上淀积厚度为几百纳米的多晶硅薄层227。在该多晶硅层227上淀积薄氧化硅层229。随后，利用穿透薄氧化物层229的硼离子注入将多晶硅层227掺杂为P+型，然后，对薄氧化物层229和多晶硅层227进行光刻图形化，这样，在刻蚀之后，这些层将只保留在发射极和集电极区域，即由场氧化物条221界定的同心区域中的两个最内部区域，即不包含形成N+型销的深扩散区的区域。掺杂为P+型的多晶硅层227的剩余区域在工艺完成之后分别形成待制备横向PNP晶体管的发射极和集电极。
在刻蚀步骤之后，在板表面上淀积另一个厚度为几百纳米的薄多晶硅层231。用磷或砷注入该层231，使之成为N+型，该层在热处理之后形成待制备的横向PNP晶体管的基极连接。为形成基极连接，对该薄多晶硅层231进行图形化和刻蚀，随后，结构得到图16所示的外观。
然后，利用例如氧化硅层233对电路表面进行钝化，见图17，其中到基极、发射极和集电极的接触孔就光刻界定在该层233中。在刻蚀接触孔之后，利用溅射例如铝对电路进行金属化。然后为在板表面上形成各个导体，利用光刻和刻蚀工艺界定所形成的导电层235，得到图17所示的结果。
结合图18-20，21b-25，描述制备槽绝缘横向PNP晶体管的另一个实施方案，其目的是提高所制备的晶体管的性能。该实施方案特别适用于每个制备的晶体管占据很小区域的情况，即每个制备的晶体管在衬底板表面上所需的区域很小，其中的基极-衬底(Cbs)、基极-发射极(Cbe)和基极-集电极(Cbc)电容尽可能地小。
该制备方法在某些步骤上与上述PNP晶体管的制备方法一致，将不再详细描述这些步骤。由此，如上所述，初始材料由其表面处于(100)晶面的单晶硅板241构成，见图18。对由砷离子注入层制成的、横向限定的矩形区域构成的底扩散区或掩埋层243进行光刻界定，还可以见图25，随后在板上生长厚度大约为1μm的硅外延层245。利用光刻和离子注入在板表面上界定出N型和P型区域247、249。由磷离子注入制备的N型区域247正好位于N+型底扩散区243的上面，PNP晶体管将制作在该区域中。由硼离子注入制备的剩余区域249是P型掺杂的，环绕N型掺杂区域247，并形成元件的限制区。
然后，利用传统的LOCOS方法界定出有源区，见图19，厚场氧化物区域251放置在区域253和255之间，这两个区域相互同心地放置，在这两个区域中，由内点向外看，分别形成PNP晶体管的发射极和集电极。最内部区域253是没有孔的连续区域，例如凸区域、呈正方形的区域，而外区域253是环形的，例如呈正方形环，见图25。然后，光刻界定绝缘槽253，并利用各向异性干法蚀刻衬底材料，直到槽达到预定深度，大约为5-10μm。
对槽的表面和侧壁进行热氧化，例如，在区域253和255上生长厚度为几十纳米的KOOI氧化物254的同时，在利用LPCVD(“低压化学汽相淀积”)在氧化物上面施加厚度大约为60纳米的薄氮化硅层257的同时，使其具有热生长氧化物层258。随后，向槽257中填充良好的电气绝缘材料，例如氧化硅，在后一种情况下，利用SACVD(“亚原子化学汽相淀积”)在板表面上淀积氧化硅层。利用干法刻蚀工艺刻蚀氧化硅层，直到在槽的开口部分获得平坦的表面。利用这种抛光刻蚀工艺，还除去了正好位于氧化硅下面的、位于平坦或水平部分上的氮化物层，该氧化物在刻蚀过程中用作刻蚀停止层。氮化硅层256保留在槽257中，并对填充的氧化硅材料中的杂质起扩散壁垒的作用。在图19中可以看出，与图16相比，没有为连接基极的N+型深扩散区保留或制作区域。由此，待制备PNP晶体管在板表面上所需的区域将显著地减小，同样底扩散区243占用的面积也横向地缩小。这使基极-衬底电容Cbs下降。
在界定有源区253、255，刻蚀和填充槽257以及除去KOOI氧化物层257之后，优选地利用热氧化工艺在板上淀积厚度为30纳米的氧化硅薄层259，即另一个KOOI氧化物层，见上面引用的J.A.Appel等人的文章。另外，可以保留先前施加的KOOI层254。然后，优选地利用LPCVD方法在板上涂一层厚度大约为30纳米的薄氮化硅层261。随后，通过施加光刻胶层263、并对其进行图形化、然后通过光刻胶层上的开口进行刻蚀，对现在施加的、由底层氧化硅和顶层氮化硅组成的叠层进行光刻图形化。
该过程的优点是可以很好地界定确定了待制备的PNP晶体管的基极宽度的、发射极和基极区域之间的距离。由此，可以更好地控制晶体管的极限频率Ft、击穿电压Bvceo和电流增益Hfe。在图21a中，示出了典型PNP晶体管的电流增益与基极宽度的关系曲线。
通常，发射极和集电极区域之间的间隔由场氧化物条251界定。然而，由于在利用LOCOS方法生成氧化物条时形成所谓的“鸟嘴”，这种由场氧化物条给出的扩展区没有很好地界定，见上述瑞典专利申请9702693-4。
图形化步骤还使发射极和集电极开口进一步缩小，因为这些开口现在是光刻界定的。由此，降低了发射极-基极电容Cbe和集电极-基极电容Cbc。
刻蚀步骤之后，以某种已知的方法除去光刻胶层263，然后，在板表面上淀积厚度大约为200纳米的多晶硅、微晶硅或非晶硅薄层265，见图21b。然后，利用B或BF2进行离子注入，将以后称为多晶硅层的该层掺杂为P+型。该层还可以在淀积时进行掺杂，从而省略了离子注入步骤。然后，利用CVD工艺在多晶硅层265上面淀积厚度大约为200纳米的薄氧化物层267。通过施加光刻胶层269，并使其图形化，对多晶硅层265进行光刻图形化，这样，光刻胶层269的剩余部分对应于发射极区域253和集电极区域255，然后进行干法刻蚀，例如等离子体刻蚀，将CVD氧化物层267和多晶硅层265由没有受到光刻胶层269保护的部分上除去。
在完成刻蚀一系列氧化物/多晶硅层的图形化步骤之后，光刻胶层269的剩余部分用已知方法除去。为了界定到N+型底扩散层253的连接，利用光刻胶层271对板表面再次进行图形化，见图22，其中底扩散层形成到待制备的横向PNP晶体管的基极的内部连接区域。
放置这些基极连接，使它们完全或部分地位于环绕元件的绝缘槽257中。由此，减小了元件的面积，同时降低了基极-衬底电容Cbs。
在位于绝缘槽257的内侧壁，即侧壁上的光刻胶层271中制作开口273，该侧壁形成一个区域的边界，所有的有源区都位于该区域中，该区域还形成到N+型底扩散区243和N型掺杂外延层245的边界，N型掺杂外延层形成待制备的PNP晶体管的基极区域。开口273的位置在任何情况下都应当使开口在某种程度上越过槽257的内侧壁，即使开口的内部分位于槽257的内侧壁的内侧。然后，利用干法刻蚀工艺向下刻蚀槽257中的氧化物，直到深度达到在该实施方案中低于场氧化物251的下表面的0.5μm。刻蚀深度在任何情况下都是可以调整的，以便使刻蚀孔275向下到达N+型底扩散区243。进行刻蚀工艺，使其只刻蚀氧化物和氮化物，而不会显著地刻蚀邻近底扩散区243和N型掺杂外延层245的区域中的材料。由于开口273位于槽257的内侧壁上，并且在某种程度上位于这些侧壁的外侧，即在位于槽257边缘的区域上，最靠近有源区的中心，所以可以保证除去在槽257内壁上的所有氧化物，以及氮化物层256和热生长的氧化物层254。因此，如图22所示，最后得到的孔具有与一个区域直接接触的壁或侧壁，该区域仍是N型掺杂外延区域245，有源结以及底扩散区243就形成在该区域中。孔275具有一个侧壁、内侧壁基本上位于槽257的内侧壁部分先前所处的位置上。
在优选方法中，孔275制作为凹陷或深沟，这些凹陷或深沟具有封闭的形状或环形，并且环绕和横向限制所有的表面，有源区也位于其中，特别是孔275的内壁形成下有源区、基极区或N型区域的外部横向边界。孔275还使足够多的绝缘材料保留在槽257中，使其能够完成电气绝缘功能。由于空间的原因，并为了利用具有合理厚度的氧化物层实现再填充，槽257的宽度应当尽可能地小，例如0.8-1μm，这种宽度可以保证槽的刻蚀，进而获得图中所示的槽外形。光刻胶层271的开口273的宽度为0.5-0.6μm，由孔275形成的接触沟的宽度大约为0.4-0.5μm。
在完成刻蚀和去除光刻胶层271之后，板上淀积厚度大约为0.3μm多晶硅薄层277，见图23。多晶硅层277保形地施加在板表面上，基极连接的刻蚀孔275被完全或部分地添满，这决定于孔的宽度和多晶硅层277的厚度。利用磷和/或砷离子注入将多晶硅层277重掺杂为N+型。然后，通过施加光刻胶层278，并使其图形化，刻蚀板表面上的未保护部分，进行光刻图形化，这样多晶硅层277将只保留在用于基极连接的刻蚀孔275的上面或与其直接连接。由此，在板表面上覆盖了N+型多晶硅层277的其它区域将暴露出来。
然后，以众知的方法除去光刻胶层，并为了使掺杂剂分别扩散出P+型多晶硅层265和N+型多晶硅层277，在高温下对板进行热处理。分别在发射极区域253和集电极区域255中形成的发射极-基极结和发射极-基极结稍稍低于外延层245的表面，同时产生完整的基极连接。通过施加例如氧化硅层279来对电路进行钝化，见图24，到基极、发射极和集电极的接触孔281光刻界定在层279中。在向下刻蚀接触孔到达各自的到达多晶硅层之后，通过溅射铝来对电路进行金属化。在溅射之后使用高液压，利用所谓的“强制填充”方法可以得到完全添满的接触孔。然后，光刻界定导电层283。最后的结果见图24。
在图25中，示出所制备的元件。为了清楚，没有示出所有的层。可以看出，为了改善槽的再填充，象框一样环绕PNP晶体管的绝缘槽257的外角已经倾斜成大约45°。显然，形成深沟是有利的，深沟中填充一些材料，例如绝缘或导电材料，具有壁也是有利的，壁没有形成大约为90°的角，这些角应当尽可能地大，例如135°。形成闭合沟的孔275，其主要部分位于槽257中，具有倾斜成大约45°角的外侧壁。同样，图13c所示的槽123的外侧壁也没有直角，平坦的侧壁段相互之间形成135°角。
对于本领域的技术人员，对上述制备方法的修正是显然的。考虑图24，例如，可以认识到，有可能在制备用于金属接触的孔281的同时或者在利用金属钨填充这些孔281的同时，为基极连接在槽257中制备孔275和/或填充这些孔。当将钨用作接触孔金属时，它是用CVD工艺施加的，在利用与上述施加铝的方法相同的方法施加钨之前，为了提高所施加的金属材料，例如钨销，和硅板上的电气连接层之间的电气接触，利用溅射工艺先施加Ti，再施加TiN。
如果通过在其它步骤中略去内环形场氧化物条，并使用用于制备独立集电极和发射极层的适当掩模结构，将集电极区域和发射极区域合并成一个区域，还可以获得二极管结构，未示出，该结构具有良好的特性，适于用作变容二极管。该二极管结构以及具有与上述PNP晶体管类似结构的其它半导体结构也属于附属权利要求的范围。这种结构在原理上应当包括电导率高的内层，该层形成到有源区或有源层的电气连接，并且基本上在所有有源区的下面延伸，还包括电气绝缘槽，该槽环绕一个或多个位于器件表面上的有源区。
还可以认识到，在绝缘槽257的宽度足够小的情况下，所有的环形接触沟275将基本上放置在槽内部，但这不是优选的实施方案。当刻蚀接触沟275时，必需使用刻蚀工艺，该工艺不仅除去氧化物，而且除去硅。
可以以多种方式修正上述制备方法，这对于半导体工艺技术领域的技术人员是显然的。例如，可以改变不同步骤的顺序甚至删除某些步骤。
尽管在此示例和描述了本发明的具体实施方案，但是应当认识到，本领域的技术人员可以进行各种额外的改进、修正和改变。因此，本发明在其更加广泛的范围内不受具体细节、具有代表性的器件和在此示出和说明的示例性实例的限制。因此，可以在不偏离由附属权利要求及其等价物定义的具有一般发明含义的宗旨和范围的前提下，进行各种修改。因此，应当理解，附属权利要求倾向于包括所有属于本发明真正宗旨和范围内的修正和变化。

Claims (32)

1.一种在半导体板表面上制备双极型器件的方法，包括步骤：
制备高电导率内层；
制备形成至少一个有源区的有源层，所有的有源区在内层上面延伸，内层形成到第一个有源层的电气连接；
制备电气绝缘槽，该槽至少部分地环绕有源区；
在槽中制备向下到达高导电率内层的孔；
为了形成到内层的电气连接，利用导电材料填充孔，这样导电材料与高电导率内层发生电气接触；
其特征在于，在制备孔的过程中，
将具有窗口的掩模层施加在半导体器件的表面上，窗口至少部分地覆盖电气绝缘槽的开口；
透过窗口，利用只刻蚀电气绝缘槽中的材料，而不刻蚀电气绝缘槽外部的材料以及有源区中的材料的刻蚀剂进行刻蚀。
2.权利要求1的方法，其特征在于在施加掩模层的步骤中，窗口覆盖电气绝缘槽的内侧壁，内侧壁正好位于有源区上，窗口还覆盖了正好位于内侧壁上的有源区的一部分。
3.权利要求1的方法，其特征在于在制备电气绝缘槽的步骤中，执行下述步骤：
在半导体板中制备孔或凹陷；
在孔或凹陷的壁上热生长氧化物层；
在氧化物层上面施加氮化物层；
利用均匀或各向同性电气绝缘材料填充孔或凹陷的剩余主要部分。
4.权利要求3的方法，其特征在于在填充孔或凹陷的剩余主要部分的步骤中，氧化硅用作均匀或各向同性电气绝缘材料。
5.一种在半导体板表面上制备双极型器件的方法，包括步骤：
制备高电导率内层；
制备有源层用于形成至少一个有源区，所有的有源区在内层上面延伸，内层形成到第一个有源层的电气连接；
制备电气绝缘槽，该槽至少部分地环绕有源区；
在槽中制备向下到达高导电率内层的孔；
为了形成到内层的电气连接，利用导电材料填充孔，这样导电材料与高电导率内层发生电气接触；
其特征在于，在填充孔的步骤中，为了与第二有源层形成电气连接，导电材料同时施加到半导体板表面上的第二有源层的自由表面。
6.权利要求5的方法，其特征在于在制备电气绝缘槽的步骤中，电气绝缘槽通过下列步骤制备：
由器件表面制备凹陷；
在凹陷侧壁上制备电气绝缘层；
利用电气绝缘或半绝缘材料填充凹陷；
在槽中制备孔的步骤中，制备孔使得孔在电气绝缘层的所有厚度上穿透其中形成槽的凹陷侧壁上的电气绝缘层向下延伸，并同时沿该电气绝缘层延伸。
7.权利要求5的方法，在双极型器件是NPN晶体管的情况下，其特征在于，在制备有源层的步骤中，第二层包括NPN晶体管的发射极，这样第二有源层的表面是发射极开口。
8.权利要求7的方法，其特征在于附加步骤是：
在制备孔的步骤之前，在有源区中制备到有源层表面的开口；
在开口边缘制备导电带以便电气连接导电带正下方的有源层区域；
导电带具有环绕开口延伸的框形、环形或封闭结构；
为了限制发射极开口，在导电带的内边缘制备电气绝缘区。
9.一种制作在半导体板表面上的双极型器件，双极型器件包括高电导率内层，内层形成到有源层的电气连接，并且在整个有源区下面延伸，双极型器件还包括环绕位于双极型器件的表面上的一个或多个有源区的电气绝缘槽，双极型器件还包括至少部分地位于绝缘槽中或正好在绝缘槽上的凹陷，凹陷中填充导电材料，导电材料与高电导率内层接触，其特征在于凹陷的外形呈环形沟槽，环形沟环绕器件的有源区延伸，并由其第一侧壁限定和形成了有源区的直接边界。
10.权利要求9的器件，其特征在于所述沟槽的第一侧壁与位于槽深度方向上的侧壁对齐。
11.权利要求9的器件，其中凹陷中的导电材料至少形成槽绝缘横向PNP晶体管的基极连接的一部分或至少形成半导体二极管的掩埋N型区域的连接的一部分。
12.权利要求9的器件，其特征在于孔中的导电材料包括掺杂磷的硅和/或掺杂微晶硅和/或掺杂多晶硅。
13.权利要求9的器件，其特征在于孔中的导电材料包括金属。
14.权利要求9的器件，其特征在于孔中的导电材料包括钨。
15.权利要求9的器件，其特征在于槽和/或沟的侧壁从上面观察是相互平行的，且环绕所有的有源区具有均匀的间距，并且其外形呈一个位于另一之中的两个同心矩形或正方形，为了在制备器件时便于用电气绝缘材料对槽进行再填充，或对包含导电材料的沟进行再填充，外侧壁的角倾斜45°。
16.权利要求9的器件，其特征在于槽和/或沟的外侧壁中的角大于90°，以便于在制备器件时，用电气绝缘材料对槽进行再填充，或用导电材料对沟进行再填充。
17.权利要求9的器件，包括发射极区域和集电极区域，其特征在于发射极区域和/或集电极区域由电气绝缘表面层中的光刻界定的开口确定。
18.权利要求16的器件，其特征在于，发射极区域和集电极区域的面积是由场氧化物区域环绕的，电气绝缘表面层在环绕的场氧化物区域上延伸，并超出场氧化物区域，这样电气绝缘表面层带分别位于发射极区域或集电极区域和最靠近该区域的场氧化物区域之间。
19.权利要求17的器件，其特征在于电气绝缘表面层包括氮化硅和氧化硅叠层。
20.权利要求9的器件，其特征在于双极型器件是PNP型双极型晶体管或二极管。
21.一种在半导体板表面上制备双极型器件的方法，包括步骤
在板表面上至少制备一个有源区，
制备高电导率内层，该内层形成与有源层的电气连接，且在整个有源区下面延伸；
制备电气绝缘槽，该槽环绕至少一个有源区；
制备凹陷，该凹陷至少部分地位于槽中或正好位于槽上，并且向下到达高电导率内层；
用导电材料填充凹陷，这样它与高电导率内层发生电气接触，其特征在于，在制备凹陷的步骤中，制备凹陷，使凹陷形成环形沟，该环形沟环绕器件的有源区延伸，其第一侧壁限定和形成了到有源区的直接边界。
22.权利要求21的方法，其特征在于在制备凹陷的步骤中，凹陷是通过由板表面向下刻蚀到槽内部而制备的，这样沟的第一侧壁位于槽的侧壁部分先前所处的相同位置上。
23.权利要求21的方法，其特征在于凹陷通过淀积硅层进行填充，可以是非晶硅和/或微晶硅和/或多晶硅，硅层是未掺杂的，然后，对该层进行掺杂。
24.权利要求21的方法，其特征在于凹陷通过淀积硅层进行填充，可以是非晶硅和/或微晶硅和/或多晶硅，硅层掺杂为N型。
25.权利要求21的方法，其特征在于凹陷是利用CVD方法通过淀积钨层进行填充的。
26.权利要求21的方法，其特征在于凹陷是在制作到器件有源区的其它接触孔的同时界定和刻蚀的，凹陷是在利用CVD方法通过淀积钨层对其它接触孔进行填充的同时进行填充的。
27.权利要求26的方法，其特征在于在利用钨填充之前，首先施加钛层，然后施加氮化钛层。
28.权利要求21的方法，其特征在于凹陷是在界定和刻蚀到器件有源区的其它接触孔的同时界定和刻蚀的，凹陷是在通过溅射铝对其它接触孔进行填充的同时进行填充的。
29.权利要求28的方法，其特征在于在利用铝填充之前，首先施加钛层，然后施加氮化钛层。
30.权利要求21的方法，其特征在于有源区在器件表面上的横向扩展由在器件表面上施加电气绝缘表面层和通过掩模层中光刻界定的开口进行的刻蚀而在电气绝缘层中制作开口而确定。
31.权利要求30的方法，其特征在于为了确定有源区的面积，首先施加环绕有源区的场氧化物层，然后，在电气绝缘表面层中制备开口时，制备开口使得电气绝缘表面层的剩余部分在场氧化物区域上延伸，并越过场氧化物区域，这样电气绝缘表面层带位于有源区和最靠近该区域的场氧化物层之间。
32.权利要求31的方法，其特征在于在施加电气绝缘表面层时，首先施加氧化硅层，随后施加氮化硅层，以便形成氮化硅和氧化硅叠层。
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1710842B1 (en) 1999-03-15 2008-11-12 Matsushita Electric Industrial Co., Ltd. Method for fabricating a bipolar transistor and a MISFET semiconductor device
JP3367500B2 (ja) * 2000-03-15 2003-01-14 日本電気株式会社 半導体装置
US6335247B1 (en) * 2000-06-19 2002-01-01 Infineon Technologies Ag Integrated circuit vertical trench device and method of forming thereof
US6673265B1 (en) * 2000-08-03 2004-01-06 Hrl Laboratories, Llc Antimony-based heterostructure varactor diode with bandgap engineered quantum well electrodes
US6444535B1 (en) * 2001-05-09 2002-09-03 Newport Fab, Llc Method to reduce emitter to base capacitance and related structure
JP4830217B2 (ja) * 2001-06-18 2011-12-07 日本電気株式会社 電界放出型冷陰極およびその製造方法
US6586297B1 (en) * 2002-06-01 2003-07-01 Newport Fab, Llc Method for integrating a metastable base into a high-performance HBT and related structure
US6759731B2 (en) * 2002-06-05 2004-07-06 United Microelectronics Corp. Bipolar junction transistor and fabricating method
US6566733B1 (en) * 2002-06-19 2003-05-20 Micrel, Inc. Method and system for providing a power lateral PNP transistor using a buried power buss
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US6943426B2 (en) * 2002-08-14 2005-09-13 Advanced Analogic Technologies, Inc. Complementary analog bipolar transistors with trench-constrained isolation diffusion
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US6936910B2 (en) * 2003-05-09 2005-08-30 International Business Machines Corporation BiCMOS technology on SOI substrates
US20040222436A1 (en) * 2003-05-09 2004-11-11 International Business Machines Corporation Bicmos technology on soi substrates
DE10327709A1 (de) * 2003-06-21 2005-01-13 Infineon Technologies Ag Integrierte Schaltungsanordnung mit npn- und pnp-Bipolartransistoren sowie Herstellungsverfahren
US7319076B2 (en) * 2003-09-26 2008-01-15 Intel Corporation Low resistance T-shaped ridge structure
US7259411B1 (en) 2003-12-04 2007-08-21 National Semiconductor Corporation Vertical MOS transistor
US7265018B2 (en) * 2004-09-21 2007-09-04 International Business Machines Corporation Method to build self-aligned NPN in advanced BiCMOS technology
US7338848B1 (en) * 2004-10-20 2008-03-04 Newport Fab, Llc Method for opto-electronic integration on a SOI substrate and related structure
GB2425400A (en) * 2005-04-18 2006-10-25 X Fab Semiconductor Foundries Improvements in transistor manufacture
ATE500609T1 (de) * 2005-04-29 2011-03-15 Nxp Bv Verfahren zur herstellung eines bipolartransistors
DE102006029682B4 (de) * 2005-06-29 2015-01-08 Infineon Technologies Ag Halbleiterstruktur und Verfahren zur Herstellung der Struktur
US7468307B2 (en) * 2005-06-29 2008-12-23 Infineon Technologies Ag Semiconductor structure and method
US20070069309A1 (en) * 2005-09-26 2007-03-29 Richard Lindsay Buried well for semiconductor devices
US20070205430A1 (en) * 2006-03-03 2007-09-06 Collins David S Method and structure of refractory metal reach through in bipolar transistor
US7982284B2 (en) 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
US7691734B2 (en) * 2007-03-01 2010-04-06 International Business Machines Corporation Deep trench based far subcollector reachthrough
US7863644B1 (en) 2007-04-09 2011-01-04 National Semiconductor Corporation Bipolar transistor and method of forming the bipolar transistor with a backside contact
US8166651B2 (en) 2008-07-29 2012-05-01 International Business Machines Corporation Through wafer vias with dishing correction methods
US7859114B2 (en) * 2008-07-29 2010-12-28 International Business Machines Corporation IC chip and design structure with through wafer vias dishing correction
US8232624B2 (en) 2009-09-14 2012-07-31 International Business Machines Corporation Semiconductor structure having varactor with parallel DC path adjacent thereto
US8378445B2 (en) * 2010-08-31 2013-02-19 Infineon Technologies Ag Trench structures in direct contact
CN102412279B (zh) * 2011-10-24 2014-08-13 上海华虹宏力半导体制造有限公司 锗硅bicmos工艺中垂直寄生型pnp三极管及制造方法
CN102412284B (zh) * 2011-10-24 2014-10-08 上海华虹宏力半导体制造有限公司 锗硅hbt工艺中垂直寄生型pnp三极管及其制造方法
CN103117300B (zh) * 2011-11-16 2015-08-19 上海华虹宏力半导体制造有限公司 寄生横向型pnp器件及制造方法
CN103117301B (zh) * 2011-11-16 2015-08-19 上海华虹宏力半导体制造有限公司 锗硅hbt工艺中垂直寄生型pnp三极管及制作方法
CN102627252B (zh) * 2012-04-19 2014-12-10 西北工业大学 用于沟道填充的新型沟道隔离槽
US9761700B2 (en) 2012-06-28 2017-09-12 Skyworks Solutions, Inc. Bipolar transistor on high-resistivity substrate
US20140001602A1 (en) * 2012-06-28 2014-01-02 Skyworks Solutions, Inc. Device manufacturing using high-resistivity bulk silicon wafer
US9048284B2 (en) 2012-06-28 2015-06-02 Skyworks Solutions, Inc. Integrated RF front end system
CN103094104B (zh) * 2012-12-12 2015-03-11 无锡友达电子有限公司 采用磷埋层及浓磷埋层技术的双极横向pnp管制作工艺
US9087853B2 (en) * 2013-10-25 2015-07-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Isolation device
US10262898B2 (en) * 2016-04-07 2019-04-16 Stmicroelectronics Sa Method for forming an electrical contact between a semiconductor film and a bulk handle wafer, and resulting structure
KR102475447B1 (ko) 2016-04-26 2022-12-08 주식회사 디비하이텍 바이폴라 접합 트랜지스터 및 이의 제조 방법
DE102016210792B4 (de) * 2016-06-16 2020-10-08 Infineon Technologies Dresden Gmbh Verfahren zum Herstellen eines Bipolartransistors
CN110445619B (zh) 2017-03-30 2020-10-16 腾讯科技（深圳）有限公司 区块链***、消息处理方法及存储介质
CN108109913B (zh) * 2017-12-18 2021-08-31 深圳市晶特智造科技有限公司 双极晶体管的制作方法
CN108054094A (zh) * 2017-12-18 2018-05-18 深圳市晶特智造科技有限公司 双极晶体管及其制作方法
CN108063161A (zh) * 2017-12-18 2018-05-22 深圳市晶特智造科技有限公司 双极晶体管及其制作方法
CN108063162B (zh) * 2017-12-18 2020-08-28 南京溧水高新创业投资管理有限公司 双极晶体管的制作方法
CN108054095B (zh) * 2017-12-21 2020-08-28 南京溧水高新创业投资管理有限公司 双极晶体管的制作方法
JP2020013926A (ja) * 2018-07-19 2020-01-23 株式会社村田製作所 半導体装置
KR102636443B1 (ko) * 2018-12-12 2024-02-15 에스케이하이닉스 주식회사 노이즈 차단 구조를 포함하는 이미지 센싱 장치
CN110828549B (zh) * 2019-11-14 2022-08-16 西安微电子技术研究所 一种保护环掺杂抗辐射晶体管结构及其制备方法
CN111477679B (zh) * 2020-04-17 2023-06-13 重庆伟特森电子科技有限公司 不对称沟槽型SiC-MOSFET栅的制备方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5943545A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
JPH0719838B2 (ja) * 1985-07-19 1995-03-06 松下電器産業株式会社 半導体装置およびその製造方法
US5104816A (en) * 1986-01-30 1992-04-14 Texas Instruments Incorporated Polysilicon self-aligned bipolar device including trench isolation and process of manufacturing same
JP2615646B2 (ja) * 1987-08-11 1997-06-04 ソニー株式会社 バイポーラトランジスタの製造方法
US5187554A (en) * 1987-08-11 1993-02-16 Sony Corporation Bipolar transistor
US5468989A (en) * 1988-06-02 1995-11-21 Hitachi, Ltd. Semiconductor integrated circuit device having an improved vertical bipolar transistor structure
US5003365A (en) * 1988-06-09 1991-03-26 Texas Instruments Incorporated Bipolar transistor with a sidewall-diffused subcollector
JPH0210734A (ja) * 1988-06-29 1990-01-16 Sony Corp 半導体装置およびその製造方法
JPH05109753A (ja) * 1991-08-16 1993-04-30 Toshiba Corp バイポーラトランジスタ
US5644157A (en) * 1992-12-25 1997-07-01 Nippondenso Co., Ltd. High withstand voltage type semiconductor device having an isolation region
US5943578A (en) * 1993-02-05 1999-08-24 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device having an element isolating region
US5448102A (en) * 1993-06-24 1995-09-05 Harris Corporation Trench isolation stress relief
US5892264A (en) * 1993-10-04 1999-04-06 Harris Corporation High frequency analog transistors, method of fabrication and circuit implementation
JP2773611B2 (ja) * 1993-11-17 1998-07-09 株式会社デンソー 絶縁物分離半導体装置
US6104078A (en) * 1994-03-09 2000-08-15 Denso Corporation Design for a semiconductor device having elements isolated by insulating regions
FR2728388A1 (fr) * 1994-12-19 1996-06-21 Korea Electronics Telecomm Procede de fabrication d'un transistor bipolaire
JPH08306700A (ja) * 1995-04-27 1996-11-22 Nec Corp 半導体装置及びその製造方法
JP2708027B2 (ja) * 1995-10-05 1998-02-04 日本電気株式会社 半導体装置およびその製造方法
JP3575908B2 (ja) * 1996-03-28 2004-10-13 株式会社東芝 半導体装置
US5914280A (en) * 1996-12-23 1999-06-22 Harris Corporation Deep trench etch on bonded silicon wafer
JPH11284060A (ja) * 1998-03-27 1999-10-15 Hitachi Ltd 半導体装置及びその製造方法
US6362040B1 (en) * 2000-02-09 2002-03-26 Infineon Technologies Ag Reduction of orientation dependent oxidation for vertical sidewalls of semiconductor substrates

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Publication number Publication date
JP2002512736A (ja) 2002-04-23
TW472347B (en) 2002-01-11
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CA2283775A1 (en) 1998-09-24
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