JP2527871B2 - Vlsi設計における冗長性のための消費電力ゼロのレ―ザ・ヒュ―ズ・シグナチュア回路 - Google Patents
Vlsi設計における冗長性のための消費電力ゼロのレ―ザ・ヒュ―ズ・シグナチュア回路Info
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Description
有する集積回路を関す。さらに詳細にいえば、本発明
は、集積回路が変更されて、冗長回路が使用されたかど
うかを検査するための回路に関す。
まりをよくすることはよく知られている。例えば、記憶
装置の中において、製造のさいの欠陥によって動作でき
ない行および列を置き換えるために、多数個の行および
列を備えることはよくある。多くのICにおいて、ヒュー
ズ・リンクが入力ピンをそのICの内部回路に接続する。
る。もし動作できない回路を同じ回路基板上の冗長回路
で置き換えることによって欠陥を訂正できるならば、ヒ
ューズ・リンクが、例えばレーザで強く照射されること
によって、非接続にされ、それにより、欠陥を有する主
回路が、機能する冗長回路で置き換えられる。これで製
造工程が完了し、そしてこのチップがパッケージされ、
顧客に販売される。最終的にパッケージされたICには、
冗長回路が作動しているかどうかについての表示はな
い。
に達していない場合、製造業者と最終のユーザは、信頼
性と特性の劣化における違いのために、最良で新鮮な装
置と修復された装置とを区別することが必要である。し
たがって、多くのICにおいて、ヒューズ・シグナチュア
特性が組み込まれる。
1図に示されている。典型的な場合には、ICは、電源に
接続された電源ピンおよびアース・ピンと、正常な動作
期間中、信号を受信しかつ送信するための多数個のI/O
ピンを有する。これらのピンが受信する信号に対しての
許容可能な電圧レベルは、製造業者によって指定され
る。第1図に示されているように、ヒューズ・シグナチ
ュア回路(10)は、入力ピン(12)を電源ピン(14)に
直列に接続する。
電圧レベルを有する検査信号を入力ピン(12)に加えか
つ電源ピン(14)をアースに接続することによって、検
査される。ここで、VTNはNMOSトランジスタ(18)の閾
値電圧である。もしヒューズ・リンクが非接続であるな
らば、電流は入力ピン(12)を通って流れることはな
く、および、もしヒューズ・リンクが接続であるなら
ば、電源は入力ピンを通って流れる。
路に関し検査される時、または漏洩電流に関し検査され
る時、1つの問題点が生ずる。この検査期間中、入力ピ
ンは電圧端子に接続され、そして他のすべてのピンはア
ースに接続される。残念ながら、ICの中に短絡回路また
は漏洩電流が存在していても、していなくてもそれには
関わりなく、第1図のヒューズ・シグナチュア回路は、
入力ピン(21)を通して電流が流れることが可能である
であろう。したがって、前記ヒューズ・シグナチュア回
路がICの中に備えられている時、短絡回路検査を実行す
ることは困難である。
可能な、およびICの明確な短絡回路検査および漏洩電流
検査を得ることが可能な、改良されたヒューズ・シグナ
チュア回路に関する。
アース・ピンに接続された少なくとも3個のトランジス
タを備えた第1直列接続回路を有する。ダイオードまた
はダイオード接続されたトランジスタを有する第2直列
接続回路は、入力ピンを、第1直列接続回路の中の第1
接続点に接続する。
ド接続されたトランジスタは、入力ピンと第1接続点と
の間に電圧降下を生じ、そして電流を一方向にだけ渡す
ことができる。すなわち、入力ピンから第1接続点へだ
け流すことができる。第1直列接続回路の中で、第1ト
ランジスタおよび第3トランジスタは第1導電形であ
り、第2トランジスタは第2導電形であり、そしてすべ
てのトランジスタの制御端子は電源ピンに接続される。
第2トランジスタをオンにするのに十分な高い電圧まで
に、第1接続点をバイアスするには不十分である。した
がって、入力ピンからヒューズ・シグナチュア回路を通
って電流が流れることができなく、そしてヒューズ・シ
グナチュア回路は効果を有しない。短絡回路および漏洩
電流に関する検査の期間中、電源ピンがアースされるか
ら、第1トランジスタおよび第2トランジスタはオフで
あり、そしてヒューズ・シグナチュア回路を通って電流
は流れない。
バイアスを加えて第2トランジスタをオンにするのに十
分な大きさの検査電圧が入力ピンに加えられ、そして電
源ピンが電源電圧までバイアスされる。制御端子が電源
ピンに接続されるから、第3トランジスタはオンであ
る。もしヒューズが接続であるならば、電流が第2直列
接続回路と、第2トランジスタと、第3トランジスタと
を通って流れ、このICが修復されていないことを指示す
る。もちろん、もしヒューズが非接続であるならば、電
流は流れない。
の詳細な説明により明らかになるであろう。
図。
ましい実施例の回路図。
同じ部品または対応する部品には、図面が異なっても同
じ参照番号が付されている。
スタ(M1)および(M3)と、PMOSトランジスタ(M2)を
有する。(M1)の第1端子は電源ピン(14)に接続さ
れ、そして第2端子は第1接続点(32)に接続される。
(M2)の第1端子は第1接続点(32)に接続され、そし
てその第2端子は(M3)の第1端子接続される。(M3)
の第2端子はアース・ピン(34)に接続される。図面に
示されている構成体では、(M1)および(M2)のソース
は第1接続点(32)に接続され、および(M3)のソース
はアース・ピン(34)に接続される。
接続されたNMOSトランジスタ(M4)および(M5)を有す
る。この第2直列接続回路は、入力ピン(12)を第1接
続点(32)に接続する。図面に示されたヒューズ・シグ
ナチュア回路の動作を下記で説明する。よく知られてい
るように、NMOSトランジスタは、ゲート電圧(VG)がソ
ース電圧(VS)を閾値電圧(VTN)だけ越えた時にの
み、すなわち、 VG−VS>VTN (第1式) の時にのみ、導電状態になるであろう。同様に、PMOSト
ランジスタは VG−VS<VTP (第2式) の時にのみ、導電状態になるであろう。
に等しく、およびPMOSトランジスタの両端間の電圧降下
はVTPに等しい。
回路の動作を考察するならば、VG(M2)の大きさは電源
電圧VCCに同じである。したがって、第1式から、もしV
Sが、VCC+VTPより大きいならば、(M2)は導電状態に
なるであろう。第2直列接続回路の電圧降下は2VTNであ
るから、もし検査信号の電圧の大きさが、2VTN+VCC+V
TPより大きくかつヒューズが接続されているならば、第
1接続点(32)は、VCC+VTPにまで充電されるであろ
う。したがって、(M2)は導電状態になり、および第1
式から、(M3)は導電状態になり、そして電流が入力ピ
ン(12)を通して流れて、ヒューズが接続されているこ
とを指示するであろう。もしヒューズが非接続であるな
らば、第2直列接続回路(40)は開放回路になり、そし
て入力ピン(12)を通して電流は流れないであろう。
らば、もし電源ピン(14)およびアース・ピン(34)が
接地されると、即ちトランジスタ(M1)と(M2)のゲー
ト電圧VGが0ボルトに等しくなり、それによってトラン
ジスタ(M1)または(M3)のいずれも導電状態ではなく
なり、即ちそれらのトランジスタは共にオフとなり、ヒ
ューズ・シグナチュア回路(30)の通して電流は流れな
いであろう。したがって、この検査期間中、入力ピンを
通してなんらかの電流がもし流れれば、それはICの中の
漏洩電流の存在を明確に示すであろう。
源ピンはVCC(5.0ボルト)にあり、アース・ピンは0ボ
ルトにあり、および入力信号の最大動作電圧はVCCより
約1ボルト高いであろう。したがって、第1接続点(3
2)は、VS(M2)の大きさであるVCC−VTNに近い値に予
め充電されるであろう。VG(M2)はVCCに等しいから、V
G(M2)はVS(M2)より大きい。けれども、第2式か
ら、もしVG(M2)がVS(M2)より小さくないならば、
(M2)は導電状態であることはできない。したがって、
正規動作状態期間中、電流はヒューズ・シグナチュア回
路(30)を流れない。また、入力の信号の正規電圧レベ
ルは、(M2)をオンするのに十分に高く、第1接続点
(32)を充電するのに不十分であることを断っておく。
それは、(M4)および(M5)による電圧降下のためであ
る。
た。通常の当業者にとって、この好ましい実施例を変更
した実施例、またはこの好ましい実施例を置き換える実
施例が可能であることはすぐに分かるであろう。例え
ば、本発明の原理は、バイポーラ回路、およびNMOSトラ
ンジスタおよびPMOSトランジスタを異なった組み合わせ
で用いたMOS回路に応用することができる。第2トラン
ジスタとしてNMOSトランジスタを用いた回路の1つの例
が、第3図に示されている。さらに、(M5)および(M
4)により得られる電圧降下はまた、これらのトランジ
スタをダイオードによって置き換えることによっても得
られる。さらに、本発明の動作を変更することなく、異
なる数のトランジスタを用いることができ、およびまた
別の回路素子を付加的に用いることができる。したがっ
て、前記好ましい実施例は例示のためであって、本発明
がそれに限定されることを意味するものではない。
Claims (3)
- 【請求項1】入力ピンと、電源ピンと、アース・ピン
と、ヒューズ・シグナチュア回路とを有する集積回路に
おいて、 正規動作状態の期間中動作電圧レベルを有する信号が前
記入力ピンに加えられ、かつ、選定された入力ピンを集
積回路上の他の回路に接続するヒューズ・リンクが接続
されているかまたは非接続であるかを前記ヒューズ・シ
グナチュア回路が検査し、その際ヒューズ・シグナチュ
ア検査期間中前記動作電圧レベルより大きな検査電圧レ
ベルを有する検査信号が選定された前記入力ピンに加え
られ、 ヒューズ・シグナチュア検査のための前記回路が、第1
トランジスタと、第2トランジスタと、第3トランジス
タと、直列接続ダイオード回路とを有し、 前記第1トランジスタは、第1導電形であり、かつ第1
端子と、第2端子と、制御端子とを有し、および前記第
1端子と前記制御端子とが前記電源ピンに接続され、か
つ前記第2端子が第1接続点に接続され、 前記第2トランジスタは、第2導電形であり、かつ第1
端子と、第2端子と、制御端子とを有し、および前記第
1端子が前記第1接続点に接続され、かつ前記制御端子
が前記電源ピンに接続され、 前記第3トランジスタは、第1導電形であり、かつ前記
第2トランジスタの前記第2端子に接続された第1端子
と、前記電源ピンに接続された制御端子と、前記アース
・ピンに接続された第2端子とを有し、および前記第1
トランジスタと前記第2トランジスタと前記第3トラン
ジスタとが電源ピンとアース・ピンを直列に接続し、 前記直列接続ダイオード回路が第1導電形の少なくとも
1個のダイオード接続されたトランジスタを有し、かつ
前記直列接続ダイオード回路が前記ヒューズを前記第1
接続点に直列に接続し、かつそれにより前記入力ピンに
加えられた電圧レベルが前記直列接続ダイオード回路を
構成する前記ダイオード接続されたトランジスタの閾値
電圧の和だけ減少し、かつ正規動作期間中前記動作電圧
レベルが前記入力ピンに加えられる時前記第2トランジ
スタがオンになることを防止するのに十分なだけ前記和
の大きさを減少し、かつ短絡回路又は漏洩電流に関して
前記集積回路を検査するために、電圧信号が前記入力ピ
ンに入力されかつ前記電源ピン及び前記アース・ピンが
接地されると、前記第1トランジスタ及び前記第3トラ
ンジスタはオフとなって、検査のための前記回路に電流
が流れないことを特徴とするヒューズ・シグナチュア回
路。 - 【請求項2】第1項記載のヒューズ・シグナチュア回路
において、 前記第1トランジスタおよび前記第3トランジスタがNM
OSトランジスタであり、かつ前記第2トランジスタがPM
OSトランジスタであり、かつ前記電源ピンが正の電源電
圧にバイアスされることを特徴とするヒューズ・シグナ
チュア回路。 - 【請求項3】第1項記載のヒューズ・シグナチュア回路
において、 前記第1トランジスタおよび前記第3トランジスタがPM
OSトランジスタであり、かつ前記第2トランジスタがNM
OSトランジスタであり、かつ前記電源ピンが負の電源電
圧にバイアスされることを特徴とするヒューズ・シグナ
チュア回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US582,455 | 1990-09-13 | ||
US07/582,455 US5051691A (en) | 1990-09-13 | 1990-09-13 | Zero power dissipation laser fuse signature circuit for redundancy in vlsi design |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05503159A JPH05503159A (ja) | 1993-05-27 |
JP2527871B2 true JP2527871B2 (ja) | 1996-08-28 |
Family
ID=24329223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3510224A Expired - Lifetime JP2527871B2 (ja) | 1990-09-13 | 1991-05-16 | Vlsi設計における冗長性のための消費電力ゼロのレ―ザ・ヒュ―ズ・シグナチュア回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5051691A (ja) |
EP (1) | EP0505511B1 (ja) |
JP (1) | JP2527871B2 (ja) |
KR (1) | KR970010627B1 (ja) |
AT (1) | ATE140543T1 (ja) |
DE (1) | DE69120931T2 (ja) |
WO (1) | WO1992005452A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5506499A (en) * | 1995-06-05 | 1996-04-09 | Neomagic Corp. | Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad |
KR0149259B1 (ko) * | 1995-06-30 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 퓨즈 시그너쳐 회로 |
US5731734A (en) * | 1996-10-07 | 1998-03-24 | Atmel Corporation | Zero power fuse circuit |
KR19990053744A (ko) * | 1997-12-24 | 1999-07-15 | 김영환 | 반도체 소자의 게이트전극 형성방법 |
US6424161B2 (en) * | 1998-09-03 | 2002-07-23 | Micron Technology, Inc. | Apparatus and method for testing fuses |
US6262919B1 (en) * | 2000-04-05 | 2001-07-17 | Elite Semiconductor Memory Technology Inc. | Pin to pin laser signature circuit |
US6492706B1 (en) | 2000-12-13 | 2002-12-10 | Cypress Semiconductor Corp. | Programmable pin flag |
JP2003152087A (ja) * | 2001-11-15 | 2003-05-23 | Mitsubishi Electric Corp | 半導体集積回路のレーザトリミングヒューズ検出装置およびその方法 |
CN103499767A (zh) * | 2013-10-21 | 2014-01-08 | 刘海先 | 一种电子仪表输入保险丝监视装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4701695A (en) * | 1983-12-22 | 1987-10-20 | Monolithic Memories, Inc. | Short detector for PROMS |
US4837520A (en) * | 1985-03-29 | 1989-06-06 | Honeywell Inc. | Fuse status detection circuit |
US4698589A (en) * | 1986-03-21 | 1987-10-06 | Harris Corporation | Test circuitry for testing fuse link programmable memory devices |
-
1990
- 1990-09-13 US US07/582,455 patent/US5051691A/en not_active Expired - Lifetime
-
1991
- 1991-05-16 JP JP3510224A patent/JP2527871B2/ja not_active Expired - Lifetime
- 1991-05-16 WO PCT/US1991/003435 patent/WO1992005452A1/en active IP Right Grant
- 1991-05-16 KR KR1019920701120A patent/KR970010627B1/ko not_active IP Right Cessation
- 1991-05-16 EP EP91910582A patent/EP0505511B1/en not_active Expired - Lifetime
- 1991-05-16 DE DE69120931T patent/DE69120931T2/de not_active Expired - Fee Related
- 1991-05-16 AT AT91910582T patent/ATE140543T1/de not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR920702499A (ko) | 1992-09-04 |
KR970010627B1 (ko) | 1997-06-28 |
EP0505511A1 (en) | 1992-09-30 |
DE69120931T2 (de) | 1997-02-13 |
DE69120931D1 (de) | 1996-08-22 |
EP0505511B1 (en) | 1996-07-17 |
WO1992005452A1 (en) | 1992-04-02 |
JPH05503159A (ja) | 1993-05-27 |
US5051691A (en) | 1991-09-24 |
EP0505511A4 (en) | 1993-02-03 |
ATE140543T1 (de) | 1996-08-15 |
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