JP2527871B2 - Ｖｌｓｉ設計における冗長性のための消費電力ゼロのレ―ザ・ヒュ―ズ・シグナチュア回路 - Google Patents
Ｖｌｓｉ設計における冗長性のための消費電力ゼロのレ―ザ・ヒュ―ズ・シグナチュア回路Info
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- JP2527871B2 JP2527871B2 JP3510224A JP51022491A JP2527871B2 JP 2527871 B2 JP2527871 B2 JP 2527871B2 JP 3510224 A JP3510224 A JP 3510224A JP 51022491 A JP51022491 A JP 51022491A JP 2527871 B2 JP2527871 B2 JP 2527871B2
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- Japan
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- circuit
- pin
- terminal
- fuse
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
-
- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/74—Testing of fuses
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Lasers (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
Description
【発明の詳細な説明】 発明の背景 発明の分野 本発明は、全体的にいえば、オン・チップ冗長回路を
有する集積回路を関す。さらに詳細にいえば、本発明
は、集積回路が変更されて、冗長回路が使用されたかど
うかを検査するための回路に関す。
有する集積回路を関す。さらに詳細にいえば、本発明
は、集積回路が変更されて、冗長回路が使用されたかど
うかを検査するための回路に関す。
関連する技術の説明 集積回路（IC）に冗長回路を備えて、製造工程の歩留
まりをよくすることはよく知られている。例えば、記憶
装置の中において、製造のさいの欠陥によって動作でき
ない行および列を置き換えるために、多数個の行および
列を備えることはよくある。多くのICにおいて、ヒュー
ズ・リンクが入力ピンをそのICの内部回路に接続する。
まりをよくすることはよく知られている。例えば、記憶
装置の中において、製造のさいの欠陥によって動作でき
ない行および列を置き換えるために、多数個の行および
列を備えることはよくある。多くのICにおいて、ヒュー
ズ・リンクが入力ピンをそのICの内部回路に接続する。
ICは、製造工程中の欠陥を調べるために、検査され
る。もし動作できない回路を同じ回路基板上の冗長回路
で置き換えることによって欠陥を訂正できるならば、ヒ
ューズ・リンクが、例えばレーザで強く照射されること
によって、非接続にされ、それにより、欠陥を有する主
回路が、機能する冗長回路で置き換えられる。これで製
造工程が完了し、そしてこのチップがパッケージされ、
顧客に販売される。最終的にパッケージされたICには、
冗長回路が作動しているかどうかについての表示はな
い。
る。もし動作できない回路を同じ回路基板上の冗長回路
で置き換えることによって欠陥を訂正できるならば、ヒ
ューズ・リンクが、例えばレーザで強く照射されること
によって、非接続にされ、それにより、欠陥を有する主
回路が、機能する冗長回路で置き換えられる。これで製
造工程が完了し、そしてこのチップがパッケージされ、
顧客に販売される。最終的にパッケージされたICには、
冗長回路が作動しているかどうかについての表示はな
い。
多くの場合、特に、設計と処理の技術が成熟した段階
に達していない場合、製造業者と最終のユーザは、信頼
性と特性の劣化における違いのために、最良で新鮮な装
置と修復された装置とを区別することが必要である。し
たがって、多くのICにおいて、ヒューズ・シグナチュア
特性が組み込まれる。
に達していない場合、製造業者と最終のユーザは、信頼
性と特性の劣化における違いのために、最良で新鮮な装
置と修復された装置とを区別することが必要である。し
たがって、多くのICにおいて、ヒューズ・シグナチュア
特性が組み込まれる。
典型的なヒューズ・シグナチュア回路の１つの例が第
１図に示されている。典型的な場合には、ICは、電源に
接続された電源ピンおよびアース・ピンと、正常な動作
期間中、信号を受信しかつ送信するための多数個のI/O
ピンを有する。これらのピンが受信する信号に対しての
許容可能な電圧レベルは、製造業者によって指定され
る。第１図に示されているように、ヒューズ・シグナチ
ュア回路（10）は、入力ピン（12）を電源ピン（14）に
直列に接続する。
１図に示されている。典型的な場合には、ICは、電源に
接続された電源ピンおよびアース・ピンと、正常な動作
期間中、信号を受信しかつ送信するための多数個のI/O
ピンを有する。これらのピンが受信する信号に対しての
許容可能な電圧レベルは、製造業者によって指定され
る。第１図に示されているように、ヒューズ・シグナチ
ュア回路（10）は、入力ピン（12）を電源ピン（14）に
直列に接続する。
溶断可能なリンクの状態は、３＊VTNより大きい検査
電圧レベルを有する検査信号を入力ピン（12）に加えか
つ電源ピン（14）をアースに接続することによって、検
査される。ここで、VTNはNMOSトランジスタ（18）の閾
値電圧である。もしヒューズ・リンクが非接続であるな
らば、電流は入力ピン（12）を通って流れることはな
く、および、もしヒューズ・リンクが接続であるなら
ば、電源は入力ピンを通って流れる。
電圧レベルを有する検査信号を入力ピン（12）に加えか
つ電源ピン（14）をアースに接続することによって、検
査される。ここで、VTNはNMOSトランジスタ（18）の閾
値電圧である。もしヒューズ・リンクが非接続であるな
らば、電流は入力ピン（12）を通って流れることはな
く、および、もしヒューズ・リンクが接続であるなら
ば、電源は入力ピンを通って流れる。
この種のヒューズ・シグナチュア回路は、ICが短絡回
路に関し検査される時、または漏洩電流に関し検査され
る時、１つの問題点が生ずる。この検査期間中、入力ピ
ンは電圧端子に接続され、そして他のすべてのピンはア
ースに接続される。残念ながら、ICの中に短絡回路また
は漏洩電流が存在していても、していなくてもそれには
関わりなく、第１図のヒューズ・シグナチュア回路は、
入力ピン（21）を通して電流が流れることが可能である
であろう。したがって、前記ヒューズ・シグナチュア回
路がICの中に備えられている時、短絡回路検査を実行す
ることは困難である。
路に関し検査される時、または漏洩電流に関し検査され
る時、１つの問題点が生ずる。この検査期間中、入力ピ
ンは電圧端子に接続され、そして他のすべてのピンはア
ースに接続される。残念ながら、ICの中に短絡回路また
は漏洩電流が存在していても、していなくてもそれには
関わりなく、第１図のヒューズ・シグナチュア回路は、
入力ピン（21）を通して電流が流れることが可能である
であろう。したがって、前記ヒューズ・シグナチュア回
路がICの中に備えられている時、短絡回路検査を実行す
ることは困難である。
発明の要約 本発明は、ヒューズ・シグナチュア検査を得ることが
可能な、およびICの明確な短絡回路検査および漏洩電流
検査を得ることが可能な、改良されたヒューズ・シグナ
チュア回路に関する。
可能な、およびICの明確な短絡回路検査および漏洩電流
検査を得ることが可能な、改良されたヒューズ・シグナ
チュア回路に関する。
このヒューズ・シグナチュア回路は、電源ピンおよび
アース・ピンに接続された少なくとも３個のトランジス
タを備えた第１直列接続回路を有する。ダイオードまた
はダイオード接続されたトランジスタを有する第２直列
接続回路は、入力ピンを、第１直列接続回路の中の第１
接続点に接続する。
アース・ピンに接続された少なくとも３個のトランジス
タを備えた第１直列接続回路を有する。ダイオードまた
はダイオード接続されたトランジスタを有する第２直列
接続回路は、入力ピンを、第１直列接続回路の中の第１
接続点に接続する。
第２直列接続回路の中のダイオード、またはダイオー
ド接続されたトランジスタは、入力ピンと第１接続点と
の間に電圧降下を生じ、そして電流を一方向にだけ渡す
ことができる。すなわち、入力ピンから第１接続点へだ
け流すことができる。第１直列接続回路の中で、第１ト
ランジスタおよび第３トランジスタは第１導電形であ
り、第２トランジスタは第２導電形であり、そしてすべ
てのトランジスタの制御端子は電源ピンに接続される。
ド接続されたトランジスタは、入力ピンと第１接続点と
の間に電圧降下を生じ、そして電流を一方向にだけ渡す
ことができる。すなわち、入力ピンから第１接続点へだ
け流すことができる。第１直列接続回路の中で、第１ト
ランジスタおよび第３トランジスタは第１導電形であ
り、第２トランジスタは第２導電形であり、そしてすべ
てのトランジスタの制御端子は電源ピンに接続される。
正常な動作の期間中、電源ピンの動作電圧レベルは、
第２トランジスタをオンにするのに十分な高い電圧まで
に、第１接続点をバイアスするには不十分である。した
がって、入力ピンからヒューズ・シグナチュア回路を通
って電流が流れることができなく、そしてヒューズ・シ
グナチュア回路は効果を有しない。短絡回路および漏洩
電流に関する検査の期間中、電源ピンがアースされるか
ら、第１トランジスタおよび第２トランジスタはオフで
あり、そしてヒューズ・シグナチュア回路を通って電流
は流れない。
第２トランジスタをオンにするのに十分な高い電圧まで
に、第１接続点をバイアスするには不十分である。した
がって、入力ピンからヒューズ・シグナチュア回路を通
って電流が流れることができなく、そしてヒューズ・シ
グナチュア回路は効果を有しない。短絡回路および漏洩
電流に関する検査の期間中、電源ピンがアースされるか
ら、第１トランジスタおよび第２トランジスタはオフで
あり、そしてヒューズ・シグナチュア回路を通って電流
は流れない。
ヒューズ・シグナチュア検査の期間中、第１接続点に
バイアスを加えて第２トランジスタをオンにするのに十
分な大きさの検査電圧が入力ピンに加えられ、そして電
源ピンが電源電圧までバイアスされる。制御端子が電源
ピンに接続されるから、第３トランジスタはオンであ
る。もしヒューズが接続であるならば、電流が第２直列
接続回路と、第２トランジスタと、第３トランジスタと
を通って流れ、このICが修復されていないことを指示す
る。もちろん、もしヒューズが非接続であるならば、電
流は流れない。
バイアスを加えて第２トランジスタをオンにするのに十
分な大きさの検査電圧が入力ピンに加えられ、そして電
源ピンが電源電圧までバイアスされる。制御端子が電源
ピンに接続されるから、第３トランジスタはオンであ
る。もしヒューズが接続であるならば、電流が第２直列
接続回路と、第２トランジスタと、第３トランジスタと
を通って流れ、このICが修復されていないことを指示す
る。もちろん、もしヒューズが非接続であるならば、電
流は流れない。
本発明のこの他の特徴および利点は、図面および下記
の詳細な説明により明らかになるであろう。
の詳細な説明により明らかになるであろう。
図面の簡単な説明 第１図は、標準的ヒューズ・シグナチュア回路の回路
図。
図。
第２図は、本発明のヒューズ・シグナチュア回路の好
ましい実施例の回路図。
ましい実施例の回路図。
第３図は、本発明のまた別の実施例の回路図。
好ましい実施例の詳細な説明 第２図は、本発明の好ましい実施例の回路図である。
同じ部品または対応する部品には、図面が異なっても同
じ参照番号が付されている。
同じ部品または対応する部品には、図面が異なっても同
じ参照番号が付されている。
第２図において、第１直列接続回路は、NMOSトランジ
スタ（M1）および（M3）と、PMOSトランジスタ（M2）を
有する。（M1）の第１端子は電源ピン（14）に接続さ
れ、そして第２端子は第１接続点（32）に接続される。
（M2）の第１端子は第１接続点（32）に接続され、そし
てその第２端子は（M3）の第１端子接続される。（M3）
の第２端子はアース・ピン（34）に接続される。図面に
示されている構成体では、（M1）および（M2）のソース
は第１接続点（32）に接続され、および（M3）のソース
はアース・ピン（34）に接続される。
スタ（M1）および（M3）と、PMOSトランジスタ（M2）を
有する。（M1）の第１端子は電源ピン（14）に接続さ
れ、そして第２端子は第１接続点（32）に接続される。
（M2）の第１端子は第１接続点（32）に接続され、そし
てその第２端子は（M3）の第１端子接続される。（M3）
の第２端子はアース・ピン（34）に接続される。図面に
示されている構成体では、（M1）および（M2）のソース
は第１接続点（32）に接続され、および（M3）のソース
はアース・ピン（34）に接続される。
第２直列接続回路は、ヒューズ（42）と、ダイオード
接続されたNMOSトランジスタ（M4）および（M5）を有す
る。この第２直列接続回路は、入力ピン（12）を第１接
続点（32）に接続する。図面に示されたヒューズ・シグ
ナチュア回路の動作を下記で説明する。よく知られてい
るように、NMOSトランジスタは、ゲート電圧（VG）がソ
ース電圧（VS）を閾値電圧（VTN）だけ越えた時にの
み、すなわち、 VG−VS＞VTN （第１式） の時にのみ、導電状態になるであろう。同様に、PMOSト
ランジスタは VG−VS＜VTP （第２式） の時にのみ、導電状態になるであろう。
接続されたNMOSトランジスタ（M4）および（M5）を有す
る。この第２直列接続回路は、入力ピン（12）を第１接
続点（32）に接続する。図面に示されたヒューズ・シグ
ナチュア回路の動作を下記で説明する。よく知られてい
るように、NMOSトランジスタは、ゲート電圧（VG）がソ
ース電圧（VS）を閾値電圧（VTN）だけ越えた時にの
み、すなわち、 VG−VS＞VTN （第１式） の時にのみ、導電状態になるであろう。同様に、PMOSト
ランジスタは VG−VS＜VTP （第２式） の時にのみ、導電状態になるであろう。
さらに、NMOSトランジスタの両端間の電圧降下はVTN
に等しく、およびPMOSトランジスタの両端間の電圧降下
はVTPに等しい。
に等しく、およびPMOSトランジスタの両端間の電圧降下
はVTPに等しい。
ICのヒューズ・シグナチュアを検査する時、まずこの
回路の動作を考察するならば、VG（M2）の大きさは電源
電圧VCCに同じである。したがって、第１式から、もしV
Sが、VCC＋VTPより大きいならば、（M2）は導電状態に
なるであろう。第２直列接続回路の電圧降下は2VTNであ
るから、もし検査信号の電圧の大きさが、2VTN＋VCC＋V
TPより大きくかつヒューズが接続されているならば、第
１接続点（32）は、VCC＋VTPにまで充電されるであろ
う。したがって、（M2）は導電状態になり、および第１
式から、（M3）は導電状態になり、そして電流が入力ピ
ン（12）を通して流れて、ヒューズが接続されているこ
とを指示するであろう。もしヒューズが非接続であるな
らば、第２直列接続回路（40）は開放回路になり、そし
て入力ピン（12）を通して電流は流れないであろう。
回路の動作を考察するならば、VG（M2）の大きさは電源
電圧VCCに同じである。したがって、第１式から、もしV
Sが、VCC＋VTPより大きいならば、（M2）は導電状態に
なるであろう。第２直列接続回路の電圧降下は2VTNであ
るから、もし検査信号の電圧の大きさが、2VTN＋VCC＋V
TPより大きくかつヒューズが接続されているならば、第
１接続点（32）は、VCC＋VTPにまで充電されるであろ
う。したがって、（M2）は導電状態になり、および第１
式から、（M3）は導電状態になり、そして電流が入力ピ
ン（12）を通して流れて、ヒューズが接続されているこ
とを指示するであろう。もしヒューズが非接続であるな
らば、第２直列接続回路（40）は開放回路になり、そし
て入力ピン（12）を通して電流は流れないであろう。
次に短絡回路および漏洩電流検査の場合を考察するな
らば、もし電源ピン（14）およびアース・ピン（34）が
接地されると、即ちトランジスタ（M1）と（M2）のゲー
ト電圧VGが０ボルトに等しくなり、それによってトラン
ジスタ（M1）または（M3）のいずれも導電状態ではなく
なり、即ちそれらのトランジスタは共にオフとなり、ヒ
ューズ・シグナチュア回路（30）の通して電流は流れな
いであろう。したがって、この検査期間中、入力ピンを
通してなんらかの電流がもし流れれば、それはICの中の
漏洩電流の存在を明確に示すであろう。
らば、もし電源ピン（14）およびアース・ピン（34）が
接地されると、即ちトランジスタ（M1）と（M2）のゲー
ト電圧VGが０ボルトに等しくなり、それによってトラン
ジスタ（M1）または（M3）のいずれも導電状態ではなく
なり、即ちそれらのトランジスタは共にオフとなり、ヒ
ューズ・シグナチュア回路（30）の通して電流は流れな
いであろう。したがって、この検査期間中、入力ピンを
通してなんらかの電流がもし流れれば、それはICの中の
漏洩電流の存在を明確に示すであろう。
最後に正規動作の場合に進むならば、典型的には、電
源ピンはVCC（5.0ボルト）にあり、アース・ピンは０ボ
ルトにあり、および入力信号の最大動作電圧はVCCより
約１ボルト高いであろう。したがって、第１接続点（3
2）は、VS（M2）の大きさであるVCC−VTNに近い値に予
め充電されるであろう。VG（M2）はVCCに等しいから、V
G（M2）はVS（M2）より大きい。けれども、第２式か
ら、もしVG（M2）がVS（M2）より小さくないならば、
（M2）は導電状態であることはできない。したがって、
正規動作状態期間中、電流はヒューズ・シグナチュア回
路（30）を流れない。また、入力の信号の正規電圧レベ
ルは、（M2）をオンするのに十分に高く、第１接続点
（32）を充電するのに不十分であることを断っておく。
それは、（M4）および（M5）による電圧降下のためであ
る。
源ピンはVCC（5.0ボルト）にあり、アース・ピンは０ボ
ルトにあり、および入力信号の最大動作電圧はVCCより
約１ボルト高いであろう。したがって、第１接続点（3
2）は、VS（M2）の大きさであるVCC−VTNに近い値に予
め充電されるであろう。VG（M2）はVCCに等しいから、V
G（M2）はVS（M2）より大きい。けれども、第２式か
ら、もしVG（M2）がVS（M2）より小さくないならば、
（M2）は導電状態であることはできない。したがって、
正規動作状態期間中、電流はヒューズ・シグナチュア回
路（30）を流れない。また、入力の信号の正規電圧レベ
ルは、（M2）をオンするのに十分に高く、第１接続点
（32）を充電するのに不十分であることを断っておく。
それは、（M4）および（M5）による電圧降下のためであ
る。
１つの好ましい実施例について本発明を説明してき
た。通常の当業者にとって、この好ましい実施例を変更
した実施例、またはこの好ましい実施例を置き換える実
施例が可能であることはすぐに分かるであろう。例え
ば、本発明の原理は、バイポーラ回路、およびNMOSトラ
ンジスタおよびPMOSトランジスタを異なった組み合わせ
で用いたMOS回路に応用することができる。第２トラン
ジスタとしてNMOSトランジスタを用いた回路の１つの例
が、第３図に示されている。さらに、（M5）および（M
4）により得られる電圧降下はまた、これらのトランジ
スタをダイオードによって置き換えることによっても得
られる。さらに、本発明の動作を変更することなく、異
なる数のトランジスタを用いることができ、およびまた
別の回路素子を付加的に用いることができる。したがっ
て、前記好ましい実施例は例示のためであって、本発明
がそれに限定されることを意味するものではない。
た。通常の当業者にとって、この好ましい実施例を変更
した実施例、またはこの好ましい実施例を置き換える実
施例が可能であることはすぐに分かるであろう。例え
ば、本発明の原理は、バイポーラ回路、およびNMOSトラ
ンジスタおよびPMOSトランジスタを異なった組み合わせ
で用いたMOS回路に応用することができる。第２トラン
ジスタとしてNMOSトランジスタを用いた回路の１つの例
が、第３図に示されている。さらに、（M5）および（M
4）により得られる電圧降下はまた、これらのトランジ
スタをダイオードによって置き換えることによっても得
られる。さらに、本発明の動作を変更することなく、異
なる数のトランジスタを用いることができ、およびまた
別の回路素子を付加的に用いることができる。したがっ
て、前記好ましい実施例は例示のためであって、本発明
がそれに限定されることを意味するものではない。
Claims (3)
- 【請求項１】入力ピンと、電源ピンと、アース・ピン
と、ヒューズ・シグナチュア回路とを有する集積回路に
おいて、 正規動作状態の期間中動作電圧レベルを有する信号が前
記入力ピンに加えられ、かつ、選定された入力ピンを集
積回路上の他の回路に接続するヒューズ・リンクが接続
されているかまたは非接続であるかを前記ヒューズ・シ
グナチュア回路が検査し、その際ヒューズ・シグナチュ
ア検査期間中前記動作電圧レベルより大きな検査電圧レ
ベルを有する検査信号が選定された前記入力ピンに加え
られ、 ヒューズ・シグナチュア検査のための前記回路が、第１
トランジスタと、第２トランジスタと、第３トランジス
タと、直列接続ダイオード回路とを有し、 前記第１トランジスタは、第１導電形であり、かつ第１
端子と、第２端子と、制御端子とを有し、および前記第
１端子と前記制御端子とが前記電源ピンに接続され、か
つ前記第２端子が第１接続点に接続され、 前記第２トランジスタは、第２導電形であり、かつ第１
端子と、第２端子と、制御端子とを有し、および前記第
１端子が前記第１接続点に接続され、かつ前記制御端子
が前記電源ピンに接続され、 前記第３トランジスタは、第１導電形であり、かつ前記
第２トランジスタの前記第２端子に接続された第１端子
と、前記電源ピンに接続された制御端子と、前記アース
・ピンに接続された第２端子とを有し、および前記第１
トランジスタと前記第２トランジスタと前記第３トラン
ジスタとが電源ピンとアース・ピンを直列に接続し、 前記直列接続ダイオード回路が第１導電形の少なくとも
１個のダイオード接続されたトランジスタを有し、かつ
前記直列接続ダイオード回路が前記ヒューズを前記第１
接続点に直列に接続し、かつそれにより前記入力ピンに
加えられた電圧レベルが前記直列接続ダイオード回路を
構成する前記ダイオード接続されたトランジスタの閾値
電圧の和だけ減少し、かつ正規動作期間中前記動作電圧
レベルが前記入力ピンに加えられる時前記第２トランジ
スタがオンになることを防止するのに十分なだけ前記和
の大きさを減少し、かつ短絡回路又は漏洩電流に関して
前記集積回路を検査するために、電圧信号が前記入力ピ
ンに入力されかつ前記電源ピン及び前記アース・ピンが
接地されると、前記第１トランジスタ及び前記第３トラ
ンジスタはオフとなって、検査のための前記回路に電流
が流れないことを特徴とするヒューズ・シグナチュア回
路。 - 【請求項２】第１項記載のヒューズ・シグナチュア回路
において、 前記第１トランジスタおよび前記第３トランジスタがNM
OSトランジスタであり、かつ前記第２トランジスタがPM
OSトランジスタであり、かつ前記電源ピンが正の電源電
圧にバイアスされることを特徴とするヒューズ・シグナ
チュア回路。 - 【請求項３】第１項記載のヒューズ・シグナチュア回路
において、 前記第１トランジスタおよび前記第３トランジスタがPM
OSトランジスタであり、かつ前記第２トランジスタがNM
OSトランジスタであり、かつ前記電源ピンが負の電源電
圧にバイアスされることを特徴とするヒューズ・シグナ
チュア回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US582,455 | 1990-09-13 | ||
| US07/582,455 US5051691A (en) | 1990-09-13 | 1990-09-13 | Zero power dissipation laser fuse signature circuit for redundancy in vlsi design |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05503159A JPH05503159A (ja) | 1993-05-27 |
| JP2527871B2 true JP2527871B2 (ja) | 1996-08-28 |
Family
ID=24329223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3510224A Expired - Lifetime JP2527871B2 (ja) | 1990-09-13 | 1991-05-16 | Ｖｌｓｉ設計における冗長性のための消費電力ゼロのレ―ザ・ヒュ―ズ・シグナチュア回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5051691A (ja) |
| EP (1) | EP0505511B1 (ja) |
| JP (1) | JP2527871B2 (ja) |
| KR (1) | KR970010627B1 (ja) |
| AT (1) | ATE140543T1 (ja) |
| DE (1) | DE69120931T2 (ja) |
| WO (1) | WO1992005452A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506499A (en) * | 1995-06-05 | 1996-04-09 | Neomagic Corp. | Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad |
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