KR100249435B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

파괴 복구 회로는 파괴 상태를 설정하기 위한 신호를 발생시켜 출력 회로의 기능을 저지하는 퓨즈 및 저항; 파괴 상태의 설정 후의 정상 동작 상태로 복귀시키기 위한 신호를 발생시키는 퓨즈 및 저항; 및 신호들을 논리적으로 합성하여 출력 회로용 신호를 발생시키는 NOR 회로를 포함한다. 이러한 구성에 있어서, 퓨즈가 모두 절단될 때의 기능이 퓨즈가 절단되지 않을 때의 기능과 같아지므로, 출력 회로는 정상적으로 동작한다.

Description

반도체 집적 회로 장치
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히, 용장 구성(redundancy constitution)을 포함한 반도체 집적 회로 장치에 관한 것이다.
메모리 등에서의 결함 회로 부분을 구제(relieving)하기 위한 용장 회로를 가진 반도체 집적 회로 장치는 웨이퍼 상에서의 집적 회로에 대해 행해진 선택 공정시 용장 회로의 사용으로 결함을 구제할 수 있는지의 여부를 조사하기 위한 1차 검사를 요구한다. 반도체 집적 회로 장치는 또한 선택 공정시 용장 회로의 사용으로 구제된 후의 제품이 불량인지의 여부를 조사하기 위한 2차 검사를 요구한다. 1차 검사에서는, 복수의 검사를 실시하여, 제품을 비결함 제품, 용장 회로의 사용으로 비결함 제품으로서 사용되는 용장 제품, 및 용장 회로의 사용에도 불구하고 비결함 제품으로서 사용될 가능성이 없는 불량 제품으로 분류하도록 판별한다. 1차 검사후, 용장 제품은 용장 회로가 사용되는 조건하에서 구제된다. 그 후, 2차 검사에서, 용장 제품이 무결함 제품인지의 여부를 조사하기 위하여, 1차 검사에서와 동일한 검사 항목을 모두 검사한다. 하지만, 2차 검사는 웨이퍼 상의 반도체 집적 회로 장치에 관하여 행해지므로, 1차 검사에서 불량품으로 간주된 제품에 대해 동일 테스트가 행해진다. 1차 검사에서 불량품은 2차 검사에서의 상기 제품의 조사는 2차 검사를 실시하기 위한 웨이퍼 당 시간을 연장하기 위해 항상 불량품으로 간주된다. 2차 검사에 대한 시간을 단축시키기 위하여, 다음의 두가지 방법이 사용되고 있다.
먼저, 일본 특허 출원 공개 공보 183832/1989호에 개시된 반도체 집적 회로 장치의 제1 종래의 테스트 방법에 있어서, 용장 회로가 불량 회로를 용장 회로로 치환할 수 있는지의 여부를 결정하며, 검사에 사용되는 반도체 집적 회로 장치는 용장 회로에 의해 불량 회로의 치환이 불가능할 경우에 파괴된다.
종래의 제1 반도체 집적 회로 장치의 테스트 방법은 플로우 차트로 도시하는 도 1을 참조하여 설명할 것이다. 1차 검사를 실시한(단계 P1) 후, 칩이 용장 회로의 사용으로 구제될 수 있을 경우, 구제 조치를 행한다. 용장 회로가 사용됨에도 불구하고 1차 검사에서 불량으로 간주된 칩은 용장 제품의 구제 조치시에 고전압 또는 레이저광 빔의 사용으로 파괴된다(단계 P3). 2차 검사의 최초에, 1차 검사의 불량품은 1차 검사에서와 같은 검사 항목을 모두 실시하지 않고 콘택트 검사에 의해 판별될 수 있다(P4). 콘택트 검사가 통과될 경우, 동작 테스트가 실시된다(단계 P5). 따라서, 2차 검사의 시간을 단축시킬 수 있다.
다음으로, 일본 특허 출원 282892/1993호에 개시된 반도체 집적 회로 장치를 테스트하는 제2 종래의 방법에 있어서, 1차 검사에서 비결함 제품을 프로그램함으로써, 칩이 2차 검사의 초기 단계의 시험으로 무결함 제품으로 판별되도록 회로를 설정한다. 따라서, 무결함 제품으로 결정된 칩은 2차 검사에 사용되지 않거나 2차 검사에서 불필요한 검사를 생략할 수 있다.
종래의 제2 반도체 집적 회로 장치의 테스트 방법에 관하여 플로우 차트로 도시된 도 2를 참조하여 설명하고자 한다. 1차 검사를 실시한(단계 Q1) 후, 1차 검사에서 비결함 및 불량 제품에 관한 판별 정보는 장치 내에 설치된 프로그래밍 회로를 사용하여 저장된다(단계 Q2). 2차 검사시, 콘택트 검사가 통과되면(단계 Q3), 프로그램된 무결함 제품 및 불량품에 관한 판별 정보가 판독된다(단계 Q4). 제품이 1차 검사의 결과로서 불량품으로 간주될 경우, 제품은 불량품으로 취급되며, 이 제품의 검사를 실시하지 않아 검사 시간을 단축하게 된다.
1차 검사의 결과로서 제품이 무결함 제품으로 간주될 경우, 동작 테스트를 실시한다(단계 Q5).
다음, 프로그래밍 회로를 도시한 도 3을 참조하면, 프로그래밍 회로(101)는 테스트용 입력 단자(T1)와 NAND 회로(A101)를 거쳐 출력 단자(T2)에 접속된다. 프로그래밍 회로(101)의 출력 레벨 및 테스트용 입력 단자(T1)의 입력 레벨의 논리 곱의 결과는 NAND 회로(A101)로부터 테스트용 출력 단자(T2)에 출력된다.
프로그램 회로(101)의 퓨즈(F101)를 절단시키지 않을 경우, 퓨즈(F101) 및 저항(R101)의 접속점의 신호(P)는 고 레벨에 있다. 신호(P)의 이러한 고 레벨은 인버터(I101)에 의해 반전되고, 인버터(I101)의 출력 신호(Q)는 저 레벨로 설정된다. 따라서, NAND 회로(A101)에의 입력들 중 하나는 항상 저 레벨에 있으므로, 테스트용 출력 단자(T2)의 전압 레벨은 입력 단자(T1)에 인가되는 전압 레벨이 저 레벨에 있든지 고 레벨에 있든지간에 항상 고 레벨에 있다. 프로그램 회로(101)의 퓨즈(F101)를 절단시킬 경우, 신호(P)는 저 레벨에 있도록 설정되며, 신호(P)의 이러한 저 레벨은 고 레벨로 설정된다. 결과적으로, NAND 회로(A101)에의 입력들 중의 하나가 항상 고 레벨에 있기 때문에, 테스트용 입력 단자(T1)에 고 레벨을 인가함에 따라 테스트용 출력 단자(T2)에 저 레벨이 출력된다. 상술한 과정에 따라, 프로그램 회로의 상태가 검출될 수 있다.
전술한 종래의 제1 반도체 집적 회로 장치의 테스트 방법에 있어서, 1차 검사시 불량품으로 간주된 칩은 용장 제품의 구제 조치시에 파괴되므로, 불량 부분을 지정하는 것은 불가능하다. 따라서, 1차 검사에 의해 불량품으로 결정된 제품의 분석 실행 후 2차 검사가 어렵다는 결점이 있다.
아울러, 전술한 종래의 제2 반도체 집적 회로 장치의 테스트 방법에 있어서, 2차 검사에서 1차 검사의 결과의 정보를 조사하기 위한 것으로 2차 검사에서는 원래 불필요한 검사를 웨이퍼 상의 모든 칩에 대해 실시하는 것이 요구하기 때문에, 2차 검사에 필요한 시간은 종래의 제1 반도체 집적 회로 장치에서보다 더 연장된다. 특히, 검사 시간은 1차 검사시 웨이퍼 상에 불량품이 존재하지 않을 때 길어진다. 구체적으로 수치를 사용하여 설명하자면, 500개의 칩이 있고, 칩 상의 제품의 품질을 검사한 결과에 관한 정보를 조사하는데 1초가 필요한 것으로 가정된다. 500개의 칩 중에서 1차 검사시 불량이 나타나지 않을 경우, 1 웨이퍼 당 검사 시간은 500 초 연장된다.
본 발명의 목적은 웨이퍼 상의 칩에 대해 실시된 2차 검사에 필요한 시간을 단축시킬 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 다른 목적은 초기 상태에 파괴된 칩을 복구하여 1차 검사에서 불량으로 판정된 칩에 대한 분석을 2차 검사 후에 쉽게 실시할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 양호한 실시예에 따르면, 반도체 집적 회로 장치는 이 장치가 완벽하게 양호한 제품인지, 구제 공정에 의해 우수한 제품이 될 수 있는 용장 제품인지, 또는 구제 처리에 의해서도 우수한 제품이 될 수 없는 불량품인지의 여부를 판정하는 선택 단계시 1차 검사를 실시하고, 구제 처리 후의 용장 제품이 무결함 제품인지의 여부를 판정하기 위해 2차 검사를 실시하며, 반도체 집적 회로 장치는
출력 회로(또는 입력 회로), 및 출력 회로(또는 입력 회로)를 파괴 상태에서 정상 동작 상태로 복귀하기 위하여 파괴 상태를 나타내는 제1 기능용 1차 검사에서 완전 불량품으로 판정된 출력 회로(또는 입력 회로)를 설정하기 위한 것임과 동시에 제2 기능용 출력 회로(또는 입력 회로)를 설정하기 위한 파괴 복구 회로를 포함한다.
부가적으로, 파괴 복구 회로는 각각이 제1 및 제2 전원 사이에서 상호 직렬로 접속된 퓨즈 및 저항으로 구성되어 있으며, 제1 및 제2 상태 신호를 논리적으로 합성하기 위한 것임과 동시에 출력 회로에 출력될 제1 기능 및 제2 기능을 나타내는 기능 설정 신호를 발생시키기 위한 논리 회로와 퓨즈의 비 절단 및 절단에 각각 대응하는 제1 및 제2 상태 신호를 출력하기 위한 제1 및 제2 상태 설정 수단을 포함하는 것이 바람직하다.
본 발명의 상기 및 다른 목적, 기능 및 이점들은 본 발명의 양호한 실시예의 예를 예시하는 수반하는 도면에 기초한 이하의 내용으로부터 명백해질 것이다.
도 1은 종래의 제1 반도체 집적 회로 장치에 대한 검사법의 예를 도시한 플로우 차트.
도 2는 종래의 제2 반도체 집적 회로 장치에 대한 검사법의 예를 도시한 플로우 차트.
도 3은 종래의 제2 반도체 집적 회로 장치의 구성을 도시한 회로도.
도 4는 본 발명의 반도체 집적 회로 장치의 제1 실시예를 도시한 회로도.
도 5는 본 발명의 반도체 집적 회로 장치의 제2 실시예를 도시한 회로도.
도 6은 본 발명의 반도체 집적 회로 장치의 제3 실시예를 도시한 회로도.
도 7은 본 발명의 반도체 집적 회로 장치의 제4 실시예를 도시한 회로도.
도 8는 본 발명의 반도체 집적 회로 장치의 제5 실시예를 도시한 회로도.
＜도면의 주요 부분에 대한 부호의 설명＞
1, 3, 3A, 3B, 4: 파괴 복구 회로
2: 출력 회로
5: 입력 회로
I11, I21∼I23, 및 I41, I101: 인버터
N11, N21, N22, 및 N31: NOR 회로
A21, A41, 및 A101: NAND 회로
다음으로, 본 발명의 실시예를 회로도로써 도시한 도 4를 참조하면, 본 실시예의 반도체 집적 회로 장치는 검사될 불량품을 반도체 집적 회로 장치의 출력 회로(2)에 설정하고 이들 불량품을 원 상태로 복귀시키는 파괴 복구 회로(1)를 포함한다.
파괴 복구 회로(1)는 퓨즈 각각의 한 쪽 단자가 전원에 접속되고 각각의 다른 쪽 단자가 신호(A1 및 A2) 중의 하나에 각각 대응하는 출력을 발생시키는 퓨즈(F11 및 F12); 저항 각각의 한 쪽 단자가 퓨즈(F11 및 F12)의 대응하는 것에 각각 접속되며 각각의 다른 쪽 단자가 접지 전위에 접속되는 저항(R11 및 R12); 입력 단자에 공급되는 신호(A2)를 반전시키고 출력 단자로부터 신호(A3)를 출력하는 인버터(I11); 및 입력 단자의 한 쪽에서는 신호(A1)를, 다른 쪽 입력 단자에서는 신호(A3)를 수신하고 상태 신호(A4)를 출력하는 NOR 회로(N11)을 포함한다. 출력 회로(2)는 외부로부터 출력 회로(2)를 제어하는 제어 신호(S1)와 상태 신호(A4)에 대한 부정의 논리합 연산을 실행하고 내부 제어 신호(A5)를 출력하는 NOR 회로(N21); 신호(A5)를 반전하여 신호(A6)를 출력하는 인버터(I21); 메모리 셀로부터 데이터 신호(S2)와 신호(A6)의 부정 논리합 연산을 행하여 신호(A7)를 출력하는 NOR 회로(N22); 데이터 신호(S2)와 신호(A5)의 부정 논리곱 연산을 행하여 신호(A8)를 출력하는 NAND 회로(A21); 신호(A7 및 A8)를 반전하여 신호(A9 및 A10)를 출력하는 인버터(I22 및 I23); 및 신호(A9 및 A10)의 공급에 응답하여 출력 신호(0)를 출력하는 P 및 N형 MOS 트랜지스터(P21 및 M22)를 포함한다.
다음으로, 도 4를 참조하여 본 발명의 실시예의 동작에 관하여 설명하고자 한다. 먼저, 파괴 복구 회로(1)에서 퓨즈(F11 및 F12)는 초기 상태로서 비 절단 상태에 있고 도통 상태에 있기 때문에, 각 신호(A1 및 A2)는 고 레벨에 있다. 아울러, 인버터(I11)는 인버터(I11)에서의 출력 신호가 저 레벨에 있도록 입력 신호(A2)를 반전시킨다. 따라서, NOR 회로(N11)의 두 입력 단자에로의 입력 신호(A1 및 A2)는 NOR 회로(N11)가 출력 신호(A4)를 저 레벨에서 출력하도록 각각 고 레벨 및 저 레벨에 있다.
출력 회로(2)의 NOR 회로(N21)의 한 입력 단자는 입력 신호(A4)를 저 레벨로 수신하므로, NOR 회로(N21)로부터의 출력 신호(A5)의 레벨은 제어 신호(S1)의 레벨에 따라 결정된다. 구체적으로, 제어 신호(S1)가 저 레벨에 있을 경우, 신호(A5)는 고 레벨에 있고, NAND 회로(A21)로부터의 출력은 데이터 신호(S2)에 따라 결정된다. 반면, NOR 회로(N22)에의 입력 신호(A6)는 신호(A5)의 고 레벨의 저 레벨로의 변환때문에 저 레벨에 있으므로, NOR 회로(N22)로부터의 출력 신호(A7)는 데이터 신호(S2)의 레벨 상태에 의존하여 결정된다.
데이터 신호(S2)가 하이 레벨에 있을 때, 신호(A7 및 A8)는 저 레벨에 있고, 신호(A9 및 A10)는 하이 레벨에 있다. P형 MOS 트랜지스터(P21)가 턴 오프되고, N형 MOS 트랜지스터(M22)가 턴 온되어, 저 레벨에서 출력 신호(0)를 출력하게 된다.
반대로, 데이터 신호(S2)가 저 레벨에 있을 때, 신호(A7 및 A8)는 고 레벨에 있고 신호(A9 및 A10)는 저 레벨에 있게 된다. 따라서, P형 MOS 트랜지스터(P21)가 턴 온되고, N형 MOS 트랜지스터(M22)가 턴 오프되어, 하이 레벨에서 출력 신호(0)를 출력하게 된다.
상술한 바와 같이, 퓨즈(F11 및 F12)가 모두 비 절단 상태에 있는 상태에서, 출력 회로(2)는 정상적으로 동작하게 된다.
다음, 퓨즈(F11)가 절단되면, 신호(A1)는 저항(R11)을 통하여 접지 전위로부터 저 레벨이 된다. 이 때, 퓨즈(F12)가 비 절단 상태에 있기 때문에, 신호(A3)는 저 레벨에 남아 있고 NOR 회로(N11)의 출력 신호(A4)는 고 레벨이 된다. 이 때문에, NOR 회로(N21)의 출력 신호(A5)는 항상 제어 신호(S1)의 상태에도 불구하고 저 레벨에 남아 있게 된다. 아울러, 신호(A5)의 반전된 신호인 신호(A6)는 항상 고 레벨에 있기 때문에, NOR 회로(N22)의 출력 신호(A7)는 데이터 신호(S2)에도 불구하고 저 레벨에 있게 된다. 신호(A7)의 수신에 따라, 인버터(I22)의 출력 신호(A9)는 고 레벨에 있게 되어, P형 MOS 트랜지스터(P21)를 턴 오프시킨다. 아울러, NAND 회로(A21)의 출력 신호(A8)는 데이터 신호(S2)의 상태에도 불구하고 고 레벨에 있으며, 신호(A8)의 반전된 신호인 신호(A10)가 저 레벨에 있게 되어, N형 MOS 트랜지스터(M22)를 턴 오프시킨다. 따라서, 출력 신호(0)로서 출력되는 것은 없다. 그러므로, 퓨즈(F11)의 절단은 출력 회로(2)의 오기능 동작 상태를 발생시킨다.
다음, 퓨즈(F11)가 절단되어 오기능 동작이 설정되는 상태에서, 퓨즈(F12)가 절단될 때, 신호(A2)는 저항(R12)을 통하여 접지 전위로부터 저 레벨이 된다. 이 때문에, 인버터(I11)의 출력 신호(A3)는 항상 고 레벨이 된다. 신호(A3)가 고 레벨에 있기 때문에, NOR 회로(N11)의 출력 신호(A4)는 신호(A1)의 레벨에도 불구하고 항상 저 레벨에 있다. 이러한 상태는 퓨즈(F11 및 F12)가 모두 절단되지 않은 것에서와 같으므로, 출력 회로(2)는 정상적으로 동작한다. 구체적으로, 퓨즈(F11)를 절단시킴으로써 칩이 파괴되고, 계속해서 퓨즈(F12)가 절단됨에 따라, 파괴 복구 회로(1)는 결함 상태를 초기 상황로 복귀시킬 수 있다.
다음, 회로도로 본 발명의 제2 실시예를 도시한 도 5를 참조하면, 본 발명의 제2 실시예는 파괴 복구 회로(1) 대신에, 1차 검사에서 결함 있는 입력 회로(5)를 파괴하고 고장 분석시 파괴 이전에서와 같은 동작을 행할 수 있는 파괴 복구 회로(3)가 제공된다는 점에서 제1 실시예와 다르다.
입력 회로(5)의 일부를 구성하는 파괴 복구 회로(3)는 한 쪽 단자가 전원에 접속되고 다른 쪽 단자가 출력 신호(A)를 생성하는 퓨즈(F31); 한 쪽 단자가 퓨즈(F31)의 다른 쪽 단자에 접속되고 다른 쪽 단자가 접지 전위에 접속되는 저항(R31); 소스가 입력 단자(TC)에 접속되고 게이트가 퓨즈(F31)의 다른 쪽 단자에 접속되는 P형 MOS 트랜지스터(P31); 트랜지스터(P31)의 소스 및 드레인 사이에 접속되고 신호(B)를 인버터(I51)에 출력하는 퓨즈(F32); 및 한 쪽 단자가 퓨즈(F32)의 다른 단자에 접속되고 다른 쪽 단자가 접지 전위에 접속되는 다이오드(D31)를 포함한다.
본 발명의 제2 실시예의 동작에 관하여 설명하고자 한다. 먼저, 퓨즈(F31 및 F32)가 절단되지 않은 상태에서, 전원에 접속된 퓨즈(F31)로부터의 신호(A)가 고 레벨에 있기 때문에, 트랜지스터(P31)는 턴 오프 상태에 있다. 다이오드(D31)의 순방향과 같거나 큰 전압(VD)이 입력 단자(TC)에 인가될 경우, 입력 단자(TC) 및 다이오드(D31)가 퓨즈(F32)를 통해 접속되므로, 전류는 접지 전위로부터 다이오드(D31)를 통하여 입력 단자(TC)에 흐른다. 이러한 전류를 검출함으로써, 검사 장치(도시 생략)는 입력 단자(TC)가 접속되어 있다고 판단한다.
다음으로, 퓨즈(F32)가 절단되고 퓨즈(F31)가 접속 상태에 있을 경우, 트랜지스터(P31)는 턴 오프 상태에 남아 있고, 입력 단자(TC) 및 다이오드(D31)의 접속은 퓨즈(F32)를 절단시킴으로써 차단됨에 따라, 입력 단자(C)에 전압(VD)이 인가됨에도 불구하고 어떤 전류도 흐르지 않게 된다. 따라서, 검출 장치는 입력 단자(TC)가 접속되지 않음을 판단한다. 이 제품은 불량품으로 처리된다.
퓨즈(F32)가 절단 상태에 있는 상태에서 퓨즈(F31)가 절단될 경우, 접지 전위는 신호(A)가 저 레벨에 있게 되도록 저항(R)을 통해 신호(A)에 인가된다. 트랜지스터(P31)는 턴 온 상태에 있게 된다. 따라서, 입력 단자(TC) 및 다이오드(D31)는 접속 상태에 있게 된다. 전압(VD)이 입력 단자(TC)에 인가될 경우, 전류는 접지 전위로부터 다이오드(D31)를 통해 입력 단자(TC)로 흐르게 된다. 따라서, 검출 장치는 입력 단자(TC)가 접속되어 있다고 판단한다. 구체적으로, 도 5에서와 공통인 구성 성분이 공통 특성 및 부호에 의해 표시되는 회로도로서 본 발명의 제3 실시예를 도시한 도 6을 참조하면, 제3 실시예의 파괴 복구 회로(3A)는 퓨즈(F31) 및 저항(R31)에 의해 발생된 신호(A) 대신에 테스트 모드 판별 신호(AT)가 사용된다는 점에서 제2 실시예와는 다르다.
본 발명의 제3 실시예의 동작에 관하여 설명하고자 한다. 테스트 모드 판별 신호(AT)는 정상적으로 고 레벨이며, 테스트 모드에서 저 레벨에 있다. 먼저, 테스트 모드 판별 신호(AT)가 저 레벨에서 이루어지고 퓨즈(F32)가 절단되는 상태에서 테스트 모드가 시작될 경우, 입력 단자(TC) 및 다이오드(D31)는 접속된다. 입력 단자(TC)에 전압(VD)이 인가될 경우, 전류는 제2 실시예의 경우와 유사하게 입력 단자(TC)로 흐르게 되고, 검출 장치는 입력 단자가 접속되어 있다고 판단한다. 구체적으로, 칩은 퓨즈(F32)를 절단시킴으로써 파괴되고, 저 레벨은 테스트 모드에서 신호(AT)로서 인가됨에 따라, 불량품은 초기 상태에서 복귀된다.
다음으로, 도 5에서와 공통인 구성 성분이 공통 특성 및 부호를 사용하여 표시된 회로도로서 본 발명의 제4 실시예를 도시한 도 7을 참조하면, 제4 실시예의 파괴 복구 회로(3B)는 퓨즈(F32)에 병렬 접속되는 P형 MOS 트랜지스터(P31)의 게이트 전압이 반전 신호(C 및 D)에 대한 부정 논리합 연산을 행하는 NOR 회로(N31)에 의해 얻은 신호(E)에 의해 제어된다는 점에서 제2 및 제3 실시예와는 다르며, 여기에서, 반전 신호(C)는 인버터(I31)에 의해 테스트 모드 판별 신호(AT)를 반전시킴으로써 얻을 수 있으며 반전 신호(D)는 인버터(I32)에 의해 퓨즈 출력을 반전시킴으로써 얻을 수 있다.
다음으로, 이 실시예의 동작에 관하여 설명하고자 한다. 먼저, 퓨즈(F32)가 비 절단 상태 즉, 접속 상태에 있는 상황에서, 입력 단자(TC)에 전압(VD)이 인가될 경우, 퓨즈(F31) 및 테스트 모드 판별 신호(AT)의 상태에도 불구하고 전류는 제2 및 제3 실시예의 경우와 유사하게 입력 단자(TC)로 흐르며, 검사 장치는 입력 단자(TC)가 접속된다고 판단한다.
구체적으로, 퓨즈(F31)가 비 절단 상태에 있을 경우 신호(A)가 고 레벨이며, 신호(A)를 반전시킴으로써 얻어지는 반전 신호(D)는 저 레벨에 있다. 아울러, 테스트 모드 판별 신호(AT)가 고 레벨에 있을 경우, 신호(AT)를 반전시킴으로써 얻어지는 반전 신호(C)는 저 레벨에 있게 된다. NOR 회로(N31)로의 입력은 모두 저 레벨에 있기 때문에, NOR 회로(N31)의 출력(E)은 고 레벨에 있게 되어, 트랜지스터(P31)는 정상적으로 턴 오프된다. 이 때, 퓨즈(F32)가 절단 상태에 있을 경우, 입력 단자(TC) 및 다이오드(D31)는 접속되지 않고 칩은 파괴 상태에 있게 된다.
다음으로, 퓨즈(F31)가 절단되거나, 퓨즈(F32)가 절단 상태에 있는 상황에서 테스트 모드 판별 신호(AT)가 저 레벨에 있을 경우, NOR 회로(N31)의 C 또는 D의 입력 신호는 고 레벨에 있게 되고, NOR 회로(N31)의 출력 신호는 저 레벨에 있게 된다. 따라서, 트랜지스터(P31)는 턴 온되고, 입력 단자(TC) 및 다이오드(D31)는 접속 상태에 들어가게 된다. 구체적으로, 퓨즈(F32)를 절단시킴으로써, 칩은 파괴되고, 퓨즈(F31)를 절단시키거나 테스트 모드 판별 신호(AT)를 저 레벨로 함으로써 칩을 초기 상태로 복귀할 수 있다.
다음으로, 본 발명의 제5 실시예를 특징짓는 파괴 복구 회로(4)를 도시한 도 8을 참조하면, 본 실시예의 파괴 복구 회로(4)는 퓨즈 각각의 한 쪽 단자가 전원에 접속되고 각각의 다른 쪽 단자가 출력 신호(G 및 H)를 발생시키는 퓨즈(F41 및 F42); 저항 각각의 한 쪽 단자가 퓨즈(F41 및 F42)의 대응 단자에 접속되며 다른 쪽 단자가 접지 전위에 접속되는 저항(R41 및 R42); 입력 단자에 입력되는 신호(H)를 반전시킴으로써 얻어지는 신호(I)를 발생시키는 인버터(I41); 신호(G 및 I)에 대한 부정 논리곱 연산을 행함으로써 신호(J)를 발생시키는 NAND 회로(A41); 및 소스가 전원에 접속되고 드레인이 저항(R43)의 한 쪽 단자에 접속되며 게이트가 신호(J)를 수신하는 PMOS 트랜지스터(P41)를 포함하는데, 여기에서, 저항(R43)의 다른 쪽 단자는 접지 전위에 접속되어 있다.
다음으로, 본 발명의 이 실시예의 동작에 관하여 설명하고자 한다. 먼저, 퓨즈(F41 및 F42)가 비 절단 상태에 있을 경우, 신호(G 및 H)는 고 레벨이 되고, 신호(H)를 반전시킴으로써 얻어지는 반전 신호(I)는 저 레벨이 된다. NAND 회로(A41)의 두 입력은 각각 고 레벨 및 저 레벨에 있기 때문에, NAND 회로(A41)의 신호(J)는 고 레벨에 있게 된다. 따라서, 트랜지스터(P41)가 턴 오프되므로, 전원으로부터 전류(K)는 흐르지 않게 된다. 퓨즈(F42)가 차단되는 경우, 신호(H)는 접지 전위에 접속된 저항(R42)에 의해 저 레벨이 되며, 신호(H)의 반전 신호(I)는 고 레벨에 있게 된다. 이 때, 퓨즈(F41)가 차단되지 않을 경우, NAND 회로(A41)의 두 입력은 고 레벨에 있게 된다. 트랜지스터(P41)이 턴 온되고, 전원으로부터 접지로 전류(K)가 흘러, 전류 오기능 상태가 발생된다.
다음으로, 퓨즈(F42)가 절단 상태에 있는 상황에서 퓨즈(F41)가 절단될 경우, 신호(G)는 저항(R41)을 통하여 저 레벨에 있게 된다. 따라서, NAND 회로(A41)로의 입력은 저 레벨 및 고 레벨에 있게 되어, NAND 회로(A41)는 고 레벨에서 신호(J)를 출력하게 된다. 그러므로, 트랜지스터(P41)를 통해 전원으로부터의 전류(K)가 차단되어, 퓨즈(F42)를 절단시킴으로써 설정된 전류 오기능은 복귀될 수 있다.
구체적으로, 퓨즈(F42)의 절단에 의해 칩을 파괴시키는 것이 가능하며, 칩을 초기 상태로 복귀시킬 수 있다.
상술한 칩의 파괴 복구 회로를 탑재함으로써, 2차 검사가 단축된 칩을 파괴시키는 검사 방법으로 검사를 실시한다. 불량품을 분석할 때, 불량 분석이 쉽게 행해질 수 있도록 파괴된 칩을 복구한다.
하지만, 본 발명의 특성 및 이점이 상술한 내용으로 개시되어 있으나, 이는 단지 예시적인 것이며, 수반된 청구 범위의 범위 내에서의 부품들의 배치로 여러 가지 변경이 가능하다.

Claims (10)

  1. 소정의 회로를 테스트하기 위한 파괴 복구 회로(destroy restoring circuit)를 가진 반도체 집적 회로 장치에 있어서,
    상기 파괴 복구 회로는
    상기 소정의 회로를 설정하기 위한 예정된 제1 기능용 제1 기능 설정 수단; 및
    상기 소정의 회로를 설정하여 상기 소정의 회로를 초기 상태로 복귀시키기 위한 제2 기능용 제2 기능 설정 수단
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 기능 설정 수단은 각각 퓨즈를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 장치가 완벽하게 우수한 제품인지, 구제 조치(relieving procedure)에 의해 우수한 제품이 될 수 있는 용장 제품(redundancy product)인지, 또는 상기 구제 조치에 의해서도 우수한 제품이 될 수 없는 불량품인지의 여부를 판정하기 위한 1차 검사를 선택 단계시에 실시하며, 상기 구제 조치 후의 상기 용장 제품이 무 결함 제품인지의 여부를 판정하기 위해 2차 검사를 실시하는 반도체 집적 회로 장치에 있어서,
    출력 회로, 및
    파괴 상태를 나타내는 제1 기능용 상기 1차 검사에서 완전히 불량품인 것으로 판정된 상기 출력 회로를 설정하고 상기 출력 회로를 상기 파괴 상태로부터 정상 동작 상태로 복귀시키도록 제2 기능용 상기 출력 회로를 설정하기 위한 파괴 복구 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 장치가 완벽하게 우수한 제품인지, 구제 조치에 의해 우수한 제품이 될 수 있는 용장 제품인지, 또는 상기 구제 조치에 의해서도 우수한 제품이 될 수 없는 불량품인지의 여부를 판정하기 위한 1차 검사를 선택 단계시에 실시하며, 상기 구제 조치 후의 상기 용장 제품이 무 결함 제품인지의 여부를 판정하기 위해 2차 검사를 실시하는 반도체 집적 회로 장치에 있어서,
    입력 회로; 및
    파괴 상태를 나타내는 제1 기능용 상기 1차 검사에서 완전히 불량품인 것으로 판정된 상기 입력 회로를 설정함과 동시에, 상기 입력 회로를 상기 파괴 상태로부터 정상 동작 상태로 복귀시키도록 제2 기능용 상기 입력 회로를 설정하기 위한 파괴 복구 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제3항에 있어서, 상기 파괴 복구 회로는
    각각이 제1 및 제2 전원 사이에 상호 직렬로 접속되어 있는 퓨즈 및 저항으로 구성되며, 상기 퓨즈의 비 절단/절단에 대응하는 제1 및 제2 상태 신호를 각각 출력하기 위한 제1 및 제2 상태 설정 수단; 및
    상기 제1 및 제2 상태 신호를 논리적으로 합성함과 동시에, 상기 제1 기능 또는 제2 기능을 나타내는 기능 설정 신호를 상기 출력 회로에 출력되도록 발생시키기 위한 논리 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제5항에 있어서, 상기 입력 회로는
    상기 제1 기능을 나타내는 상기 기능 설정 신호에 응답하여 다른 입력 신호에 관계없이 출력 신호가 고정되어 있는 파괴 상태에 대해 상기 출력 회로를 설정하기 위한 수단; 및
    파괴 상태로부터 상기 출력 회로를, 상기 제2 기능을 나타내는 상기 기능 설정 신호에 응답하여 상기 다른 입력 신호들에 의해 상기 출력 신호가 변할 수 있는 정상 동작 상태로 복귀시키는 수단
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제4항에 있어서, 상기 파괴 복구 회로는
    각각이 제1 및 제2 전원 사이에 상호 직렬로 접속되어 있는 퓨즈 및 저항으로 구성되며, 퓨즈의 비 절단/절단에 대응하는 제1 및 제2 상태 신호를 각각 출력하기 위한 제1 및 제2 상태 설정 수단; 및
    상기 제1 및 제2 상태 신호를 논리적으로 합성함과 동시에, 상기 제1 기능 또는 제2 기능을 나타내는 기능 설정 신호를 상기 출력 회로에 출력되도록 발생시키기 위한 논리 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제4항에 있어서, 상기 파괴 복구 회로는 입력 단자 및 제2 전원 사이에 상호 직렬로 접속된 제1 퓨즈 및 다이오드로 구성되며, 상기 제1 퓨즈의 절단에 대응하는 제1 상태 신호를 출력하기 위한 제1 상태 설정 수단;
    제1 전원 및 상기 제2 전원 사이에 상호 직렬로 접속된 제2 퓨즈 및 저항으로 구성되며, 상기 제2 퓨즈의 절단에 대응하는 제2 상태 신호를 출력하기 위한 제2 상태 설정 수단; 및
    상기 제2 상태 신호에 응답하여 턴 온하는 상기 제1 퓨즈에 병렬로 접속되는 스위칭 회로를 포함하며,
    상기 입력 회로는 상기 제1 상태 설정 수단에 의해 출력된 상기 제1 상태 신호에 응답하여, 순방향 전압의 상기 다이오드로의 인가에 기인한 어떤 전류도 상기 입력 단자에 흐르지 않는 파괴 상태에 있게 되고, 상기 제2 상태 설정 수단에 의한 상기 제2 상태 신호에 응답하여, 상기 스위칭 회로가 턴 온되며 상기 전류가 흐르는 정상 동작 상태로 복귀되는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제4항에 있어서, 상기 파괴 복구 회로는
    입력 단자 및 제2 전원 사이에 상호 직렬로 접속되는 제1 퓨즈 및 다이오드로 구성되며, 상기 제1 퓨즈의 절단에 대응하는 제1 상태 신호를 출력하기 위한 제1 상태 설정 수단; 및
    제어 신호에 의해 설정된 제2 상태 신호에 응답하여 턴온되면서 상기 제1 퓨즈에 병렬로 접속되는 스위칭 회로
    를 포함하며, 상기 입력 회로는 상기 제1 상태 설정 수단에 의해 출력된 상기 제1 상태 신호에 응답하여, 상기 다이오드로의 순방향 전압의 인가에 기인한 어떤 전류도 상기 입력 단자에 흐르지 않는 파괴 상태에 있게 되고, 상기 제어 신호에 의해 설정된 상기 제2 상태 신호에 응답하여, 상기 스위칭 회로가 턴온되며 상기 전류가 흐르는 정상 동작 상태로 복귀되는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제4항에 있어서, 상기 파괴 복구 회로는
    입력 단자 및 제2 전원 사이에 상호 직렬로 접속되는 제1 퓨즈 및 다이오드로 구성되며, 상기 제1 퓨즈의 절단에 대응하는 제1 상태 신호를 출력하기 위한 제1 상태 설정 수단;
    제1 및 제2 전원 사이에 상호 직렬로 접속되는 제2 퓨즈 및 저항으로 구성되고, 제어 신호에 의해 설정된 상기 제2 상태 신호 및 제3 상태 신호를 논리적으로 합성하며 제4 상태 신호를 발생시키는 제2 상태 설정 수단; 및
    상기 제4 상태 신호에 응답하여 턴온되는 상기 제1 퓨즈에 병렬로 접속되는 스위칭 회로를 포함하며,
    상기 입력 회로는 상기 제1 상태 설정 수단에 의해 출력된 상기 제1 상태 신호에 응답하여, 상기 다이오드로의 순방향 전압의 인가에 기인한 어떤 전류도 상기 입력 단자에 흐르지 않는 파괴 상태에 있게 되며, 상기 제4 상태 신호에 응답하여, 상기 스위칭 회로가 턴온되고 상기 전류가 흐르는 정상 동작 상태로 복귀되는 것을 특징으로 하는 반도체 집적 회로 장치.
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