JPH11281714A - 半導体装置の入力回路及びその半導体装置 - Google Patents
半導体装置の入力回路及びその半導体装置Info
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- JPH11281714A JPH11281714A JP10346048A JP34604898A JPH11281714A JP H11281714 A JPH11281714 A JP H11281714A JP 10346048 A JP10346048 A JP 10346048A JP 34604898 A JP34604898 A JP 34604898A JP H11281714 A JPH11281714 A JP H11281714A
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Abstract
(57)【要約】
【課題】 テストモードの間に外部信号の電圧レベルが
パッドを通じて入力回路に印加されても、入力回路を構
成する素子に加わるストレスを防止し、各入力トランジ
スタのゲート酸化膜が破壊されることを防止することが
できる半導体装置の入力回路及び半導体装置を提供す
る。 【解決手段】 少なくとも1つのパッドPADと、前記パ
ッドに対応する出力端子INIと、前記パッドに接続さ
れ、前記パッドを通じて印加される外部信号INEに応答
して、前記出力端子を電源電圧Vddにプルアップさせる
ためのプルアップトランジスタ101と、前記パッドに接
続され、前記外部信号に応答して前記出力端子を接地電
位Vssにプルダウンさせるためのプルダウントランジス
タ102と、前記外部信号が高電圧である場合に、前記プ
ルアップ及びプルダウントランジスタの両端電圧をほぼ
同一なレベルに設定することにより、前記外部信号によ
り前記トランジスタに加わるストレスを防止するための
ストレス防止回路200とを含む。
パッドを通じて入力回路に印加されても、入力回路を構
成する素子に加わるストレスを防止し、各入力トランジ
スタのゲート酸化膜が破壊されることを防止することが
できる半導体装置の入力回路及び半導体装置を提供す
る。 【解決手段】 少なくとも1つのパッドPADと、前記パ
ッドに対応する出力端子INIと、前記パッドに接続さ
れ、前記パッドを通じて印加される外部信号INEに応答
して、前記出力端子を電源電圧Vddにプルアップさせる
ためのプルアップトランジスタ101と、前記パッドに接
続され、前記外部信号に応答して前記出力端子を接地電
位Vssにプルダウンさせるためのプルダウントランジス
タ102と、前記外部信号が高電圧である場合に、前記プ
ルアップ及びプルダウントランジスタの両端電圧をほぼ
同一なレベルに設定することにより、前記外部信号によ
り前記トランジスタに加わるストレスを防止するための
ストレス防止回路200とを含む。
Description
【0001】
【発明が属する技術分野】本発明は半導体装置に関する
ものであり、さらに詳しくは、パッドを通じて印加され
る外部信号の電圧レベルが高電圧である場合に、入力回
路に加えるストレスを防止するための半導体装置の入力
回路及びその半導体装置に関するものである。
ものであり、さらに詳しくは、パッドを通じて印加され
る外部信号の電圧レベルが高電圧である場合に、入力回
路に加えるストレスを防止するための半導体装置の入力
回路及びその半導体装置に関するものである。
【0002】
【従来の技術】半導体装置、特に、半導体メモリ装置の
高集積化により素子(device)の大きさまでも小
さくなる(微細化される)傾向にある。素子の大きさが
小さければ小さいほど、外部電圧を素子に加えるストレ
スによってチップの信頼性がより多くの影響を受けるよ
うになる。チップの信頼性テストは、通常、低性能チッ
プを選ぶために長時間に渡って遂行される。このような
テストは、開発過程が完了して製品が製造された後に遂
行されるので、低級チップの数量が多くなった場合に
は、多くの時間と費用の浪費の要因として作用する。従
って、製品を開発する課程でチップの信頼性を高くする
ことが好ましい。
高集積化により素子(device)の大きさまでも小
さくなる(微細化される)傾向にある。素子の大きさが
小さければ小さいほど、外部電圧を素子に加えるストレ
スによってチップの信頼性がより多くの影響を受けるよ
うになる。チップの信頼性テストは、通常、低性能チッ
プを選ぶために長時間に渡って遂行される。このような
テストは、開発過程が完了して製品が製造された後に遂
行されるので、低級チップの数量が多くなった場合に
は、多くの時間と費用の浪費の要因として作用する。従
って、製品を開発する課程でチップの信頼性を高くする
ことが好ましい。
【0003】チップの信頼性テストが遂行される間に任
意のテストモードでチップを動作させるために、チップ
の入力ピンに特定信号あるいは高い電圧(super
voltage:SV)を印加できることが必要であ
る。
意のテストモードでチップを動作させるために、チップ
の入力ピンに特定信号あるいは高い電圧(super
voltage:SV)を印加できることが必要であ
る。
【0004】図1及び図2は、従来技術による入力回路
を示す回路図である。図1に図示された入力回路はノア
ゲートで構成され、そして、図2に図示された入力回路
はインバータで構成されている。
を示す回路図である。図1に図示された入力回路はノア
ゲートで構成され、そして、図2に図示された入力回路
はインバータで構成されている。
【0005】上で説明されたように、任意のテストモー
ドで入力ピン、すなわちパッド(PAD)を通じて印加
される外部信号INEの電圧レベルが高電圧SVである
場合、外部信号が印加されるMOSトランジスタ(me
tal oxide semiconductortr
ansistor;図1の10及び11、図2の14や
15)のゲートソース間に非常に高い電圧がかかるよう
になる。このため、入力トランジスタのゲート酸化膜へ
のストレスが加わり、素子破壊を招く可能性がある。
ドで入力ピン、すなわちパッド(PAD)を通じて印加
される外部信号INEの電圧レベルが高電圧SVである
場合、外部信号が印加されるMOSトランジスタ(me
tal oxide semiconductortr
ansistor;図1の10及び11、図2の14や
15)のゲートソース間に非常に高い電圧がかかるよう
になる。このため、入力トランジスタのゲート酸化膜へ
のストレスが加わり、素子破壊を招く可能性がある。
【0006】
【発明が解決しようとする課題】従って、本発明の目的
は、テストモードの間に外部信号の電圧レベルがパッド
を通じて入力回路に印加されても、入力回路を構成する
素子に加わるストレスを防止することができる半導体装
置の入力回路及び半導体装置を提供することにある。
は、テストモードの間に外部信号の電圧レベルがパッド
を通じて入力回路に印加されても、入力回路を構成する
素子に加わるストレスを防止することができる半導体装
置の入力回路及び半導体装置を提供することにある。
【0007】
【課題を解決するための手段】上述した目的を達成する
ための本発明の半導体装置は、少なくとも1つのパッド
と、前記パッドに対応する出力端子と、前記パッドに接
続され、前記パッドを通じて印加される外部信号に応答
して、前記出力端子を電源電圧にプルアップさせるため
のプルアップトランジスタと、前記パッドに接続され、
前記外部信号に応答して前記出力端子を接地電位にプル
ダウンさせるためのプルダウントランジスタと、前記外
部信号が高電圧である場合に、前記プルアップ及びプル
ダウントランジスタの両端電圧をほぼ同一なレベルに設
定することにより、前記外部信号により前記トランジス
タに加わるストレスを防止するためのストレス防止回路
とを含むことを特徴とする。
ための本発明の半導体装置は、少なくとも1つのパッド
と、前記パッドに対応する出力端子と、前記パッドに接
続され、前記パッドを通じて印加される外部信号に応答
して、前記出力端子を電源電圧にプルアップさせるため
のプルアップトランジスタと、前記パッドに接続され、
前記外部信号に応答して前記出力端子を接地電位にプル
ダウンさせるためのプルダウントランジスタと、前記外
部信号が高電圧である場合に、前記プルアップ及びプル
ダウントランジスタの両端電圧をほぼ同一なレベルに設
定することにより、前記外部信号により前記トランジス
タに加わるストレスを防止するためのストレス防止回路
とを含むことを特徴とする。
【0008】この実施形態においては、前記ストレス防
止回路は、前記パッドに接続され、前記外部信号を受け
入れて、前記外部信号の電圧レベルが前記電源電圧に比
べて高いレベルを持つ高電圧を検出し、前記外部信号の
電圧レベルが高電圧である場合に、高電圧検出信号を発
生する高電圧検出回路と、前記プルダウントランジスタ
と前記接地電位との間に接続され、前記高電圧検出信号
によりスイッチングされる第1スイッチトランジスタ
と、前記プルアップトランジスタの両端の間に電流通路
が形成され、前記高電圧検出信号に制御されるゲートを
持つ第2スイッチトランジスタとを有する。
止回路は、前記パッドに接続され、前記外部信号を受け
入れて、前記外部信号の電圧レベルが前記電源電圧に比
べて高いレベルを持つ高電圧を検出し、前記外部信号の
電圧レベルが高電圧である場合に、高電圧検出信号を発
生する高電圧検出回路と、前記プルダウントランジスタ
と前記接地電位との間に接続され、前記高電圧検出信号
によりスイッチングされる第1スイッチトランジスタ
と、前記プルアップトランジスタの両端の間に電流通路
が形成され、前記高電圧検出信号に制御されるゲートを
持つ第2スイッチトランジスタとを有する。
【0009】本発明の他の半導体装置は、少なくとも1
つのパッドと、前記パッドに対応する出力端子と、前記
パッドに接続され、前記パッドを通じて印加される外部
信号に応答して、前記出力端子を電源電圧にプルアップ
させるためのプルアップトランジスタと、前記パッドに
接続され、前記外部信号に応答して前記出力端子を接地
電位にプルダウンさせるためのプルダウントランジスタ
と、前記外部信号が高電圧である場合に、前記プルアッ
プ及びプルダウントランジスタの両端電圧をほぼ同一な
レベルに設定することにより、前記外部信号により前記
トランジスタに加わるストレスを防止するためのストレ
ス防止回路であって、前記パッドに接続され、前記外部
信号を受け入れて、前記外部信号の電圧レベルが前記電
源電圧に比べて高いレベルを持つ高電圧であるかを検出
し、前記外部信号の電圧レベルが高電圧である場合に、
高電圧検出信号を発生する高電圧検出回路と、前記プル
ダウントランジスタと前記接地電位との間に接続され、
前記高電圧検出信号によりスイッチングされる第1スイ
ッチトランジスタとを含むストレス防止回路とを有する
ことを特徴とする。
つのパッドと、前記パッドに対応する出力端子と、前記
パッドに接続され、前記パッドを通じて印加される外部
信号に応答して、前記出力端子を電源電圧にプルアップ
させるためのプルアップトランジスタと、前記パッドに
接続され、前記外部信号に応答して前記出力端子を接地
電位にプルダウンさせるためのプルダウントランジスタ
と、前記外部信号が高電圧である場合に、前記プルアッ
プ及びプルダウントランジスタの両端電圧をほぼ同一な
レベルに設定することにより、前記外部信号により前記
トランジスタに加わるストレスを防止するためのストレ
ス防止回路であって、前記パッドに接続され、前記外部
信号を受け入れて、前記外部信号の電圧レベルが前記電
源電圧に比べて高いレベルを持つ高電圧であるかを検出
し、前記外部信号の電圧レベルが高電圧である場合に、
高電圧検出信号を発生する高電圧検出回路と、前記プル
ダウントランジスタと前記接地電位との間に接続され、
前記高電圧検出信号によりスイッチングされる第1スイ
ッチトランジスタとを含むストレス防止回路とを有する
ことを特徴とする。
【0010】この実施形態においては、前記プルアップ
トランジスタはPMOSトランジスタで構成され、前記
プルダウントランジスタはNMOSトランジスタで構成
される。
トランジスタはPMOSトランジスタで構成され、前記
プルダウントランジスタはNMOSトランジスタで構成
される。
【0011】この実施形態においては、前記ストレス防
止回路は、前記プルアップトランジスタの両端の間に電
流通路が形成され、前記高電圧検出信号に制御されるゲ
ートを持つ第2スイッチトランジスタを含む。
止回路は、前記プルアップトランジスタの両端の間に電
流通路が形成され、前記高電圧検出信号に制御されるゲ
ートを持つ第2スイッチトランジスタを含む。
【0012】この実施形態においては、前記電源電圧と
前記プルアップトランジスタの間に接続され、チップ活
性化信号によりスイッチングされる第3スイッチトラン
ジスタと、前記プルダウントランジスタの両端の間に並
列に接続され、前記チップ活性化信号によりスイッチン
グされる第4スイッチトランジスタとを付加的に含み、
前記プルアップ及び前記プルダウントランジスタと前記
第1,第3及び第4スイッチトランジスタはノアゲート
として動作する。
前記プルアップトランジスタの間に接続され、チップ活
性化信号によりスイッチングされる第3スイッチトラン
ジスタと、前記プルダウントランジスタの両端の間に並
列に接続され、前記チップ活性化信号によりスイッチン
グされる第4スイッチトランジスタとを付加的に含み、
前記プルアップ及び前記プルダウントランジスタと前記
第1,第3及び第4スイッチトランジスタはノアゲート
として動作する。
【0013】この実施形態においては、前記ストレス防
止回路は、前記電源電圧と前記プルアップトランジスタ
の前記電源電圧に近く配置された端子との間に電流通路
が形成され、前記高電圧検出信号が印加されるゲートを
持つ第1PMOSトランジスタと、前記電源電圧と前記
出力端子の間に電流通路が形成され、前記高電圧検出信
号が印加されるゲートを持つ第2PMOSトランジスタ
とを含む。
止回路は、前記電源電圧と前記プルアップトランジスタ
の前記電源電圧に近く配置された端子との間に電流通路
が形成され、前記高電圧検出信号が印加されるゲートを
持つ第1PMOSトランジスタと、前記電源電圧と前記
出力端子の間に電流通路が形成され、前記高電圧検出信
号が印加されるゲートを持つ第2PMOSトランジスタ
とを含む。
【0014】本発明の他の半導体装置は、少なくとも1
つのパッドと、前記パッドに対応する出力端子と、前記
パッドに接続され、前記パッドを通じて印加される外部
信号に応答して前記出力端子を電源電圧にプルアップさ
せるためのプルアップトランジスタと、前記パッドに接
続され、前記外部信号に応答して前記出力端子を接地電
位にプルダウンさせるためのプルダウントランジスタと
を含む少なくとも1つの入力回路を持つ半導体装置にお
いて、前記パッドに接続され、前記外部信号を受け入れ
て前記外部信号の電圧レベルが電源電圧に比べて高いレ
ベルを持つ高電圧であるかを検出し、前記外部信号の電
圧レベルが高電圧である場合に、高電圧検出信号を発生
する高電圧検出回路と、前記プルダウントランジスタと
前記接地電位との間に接続され、前記高電圧検出信号に
よりスイッチングされる第1スイッチトランジスタと、
前記電源電圧と前記プルアップトランジスタとの間に接
続され、チップ活性化信号によりスイッチングされる第
3スイッチトランジスタと、前記プルダウントランジス
タの両端の間に並列に接続され、前記チップ活性化信号
によりスイッチングされる第4スイッチトランジスタ
と、前記外部信号が高電圧である場合に、前記プルアッ
プ及びプルダウントランジスタの両端電圧をほぼ同一な
レベルに設定することにより、前記外部信号により前記
トランジスタに加わるストレスを防止するためのストレ
ス防止回路とを含むことを特徴とする。
つのパッドと、前記パッドに対応する出力端子と、前記
パッドに接続され、前記パッドを通じて印加される外部
信号に応答して前記出力端子を電源電圧にプルアップさ
せるためのプルアップトランジスタと、前記パッドに接
続され、前記外部信号に応答して前記出力端子を接地電
位にプルダウンさせるためのプルダウントランジスタと
を含む少なくとも1つの入力回路を持つ半導体装置にお
いて、前記パッドに接続され、前記外部信号を受け入れ
て前記外部信号の電圧レベルが電源電圧に比べて高いレ
ベルを持つ高電圧であるかを検出し、前記外部信号の電
圧レベルが高電圧である場合に、高電圧検出信号を発生
する高電圧検出回路と、前記プルダウントランジスタと
前記接地電位との間に接続され、前記高電圧検出信号に
よりスイッチングされる第1スイッチトランジスタと、
前記電源電圧と前記プルアップトランジスタとの間に接
続され、チップ活性化信号によりスイッチングされる第
3スイッチトランジスタと、前記プルダウントランジス
タの両端の間に並列に接続され、前記チップ活性化信号
によりスイッチングされる第4スイッチトランジスタ
と、前記外部信号が高電圧である場合に、前記プルアッ
プ及びプルダウントランジスタの両端電圧をほぼ同一な
レベルに設定することにより、前記外部信号により前記
トランジスタに加わるストレスを防止するためのストレ
ス防止回路とを含むことを特徴とする。
【0015】この実施形態においては、前記ストレス防
止回路は、前記電源電圧と前記フルアップトランジスタ
のソースとの間に電流通路が形成され、前記高電圧検出
信号が印加されるゲートを持つ第1PMOSトランジス
タと、前記電源電圧と前記出力端子との間に電流通路が
形成され、前記高電圧検出信号が印加されるゲートを持
つ第2PMOSトランジスタとを含む。
止回路は、前記電源電圧と前記フルアップトランジスタ
のソースとの間に電流通路が形成され、前記高電圧検出
信号が印加されるゲートを持つ第1PMOSトランジス
タと、前記電源電圧と前記出力端子との間に電流通路が
形成され、前記高電圧検出信号が印加されるゲートを持
つ第2PMOSトランジスタとを含む。
【0016】この実施形態においては、前記ストレス防
止回路は、前記プルアップトランジスタの両端の間に電
流通路が形成され、前記高電圧検出信号に制御されるゲ
ートを持つPMOSトランジスタを含む。
止回路は、前記プルアップトランジスタの両端の間に電
流通路が形成され、前記高電圧検出信号に制御されるゲ
ートを持つPMOSトランジスタを含む。
【0017】又、本発明の半導体装置の入力回路は、印
加される外部信号に応答して、出力端子を電源電圧にプ
ルアップさせるためのプルアップトランジスタと、前記
外部信号に応答して前記出力端子を接地電位にプルダウ
ンさせるためのプルダウントランジスタとを有する信号
入力回路と、前記外部信号が高電圧である場合に、前記
プルアップ及びプルダウントランジスタの両端電圧をほ
ぼ同一なレベルに設定することにより、前記外部信号に
より前記トランジスタに加わるストレスを防止するため
のストレス防止回路とを含むことを特徴とする。
加される外部信号に応答して、出力端子を電源電圧にプ
ルアップさせるためのプルアップトランジスタと、前記
外部信号に応答して前記出力端子を接地電位にプルダウ
ンさせるためのプルダウントランジスタとを有する信号
入力回路と、前記外部信号が高電圧である場合に、前記
プルアップ及びプルダウントランジスタの両端電圧をほ
ぼ同一なレベルに設定することにより、前記外部信号に
より前記トランジスタに加わるストレスを防止するため
のストレス防止回路とを含むことを特徴とする。
【0018】又、本発明の半導体装置は、外部信号を少
なくとも1つの入力回路を介して入力する半導体装置で
あって、前記入力回路が、印加される外部信号に応答し
て、出力端子を電源電圧にプルアップさせるためのプル
アップトランジスタと、前記外部信号に応答して前記出
力端子を接地電位にプルダウンさせるためのプルダウン
トランジスタとを有する信号入力回路と、前記外部信号
が高電圧である場合に、前記プルアップ及びプルダウン
トランジスタの両端電圧をほぼ同一なレベルに設定する
ことにより、前記外部信号により前記トランジスタに加
わるストレスを防止するためのストレス防止回路とを含
むことを特徴とする。
なくとも1つの入力回路を介して入力する半導体装置で
あって、前記入力回路が、印加される外部信号に応答し
て、出力端子を電源電圧にプルアップさせるためのプル
アップトランジスタと、前記外部信号に応答して前記出
力端子を接地電位にプルダウンさせるためのプルダウン
トランジスタとを有する信号入力回路と、前記外部信号
が高電圧である場合に、前記プルアップ及びプルダウン
トランジスタの両端電圧をほぼ同一なレベルに設定する
ことにより、前記外部信号により前記トランジスタに加
わるストレスを防止するためのストレス防止回路とを含
むことを特徴とする。
【0019】このような構成により、信頼線検証のテス
トモードの間に入力ピンを通じて高電圧が印加される場
合にも、これにより入力トランジスタに加わるストレス
を防止することができる。
トモードの間に入力ピンを通じて高電圧が印加される場
合にも、これにより入力トランジスタに加わるストレス
を防止することができる。
【0020】
【発明の実施の形態】以下、本発明の実施形態による半
導体装置の入力回路の構成例を、参照図面の図3及び図
4に基づいて、詳細に説明する。
導体装置の入力回路の構成例を、参照図面の図3及び図
4に基づいて、詳細に説明する。
【0021】以下の説明では、本発明のより明瞭な理解
を提供するために、特定の詳細な例に限定して説明す
る。しかし、当該技術分野に通常の知識を持つ人々にお
いては、本発明は、このような詳細な項目の限定がなく
ても、特許請求の範囲に記載された構成により実施する
ことができる。
を提供するために、特定の詳細な例に限定して説明す
る。しかし、当該技術分野に通常の知識を持つ人々にお
いては、本発明は、このような詳細な項目の限定がなく
ても、特許請求の範囲に記載された構成により実施する
ことができる。
【0022】図3を参照すると、本実施の形態の新規な
半導体装置の入力回路は、ストレス防止回路200を含
み、ストレス防止回路200は、外部信号INEが電源
電圧Vddに比べて高いレベルを持つ高電圧である場合
に、入力トランジスタの両端電圧、すなわちドレインソ
ース電圧を同一なレベル(具体的には、トランジスタの
スレショルド電圧だけ降下されたレベル)に設定する。
これにより、外部信号(INE)により入力トランジス
タに加わるストレスを防止することができ、その結果、
入力トランジスタのゲート酸化膜が破壊されることを防
止することができる。
半導体装置の入力回路は、ストレス防止回路200を含
み、ストレス防止回路200は、外部信号INEが電源
電圧Vddに比べて高いレベルを持つ高電圧である場合
に、入力トランジスタの両端電圧、すなわちドレインソ
ース電圧を同一なレベル(具体的には、トランジスタの
スレショルド電圧だけ降下されたレベル)に設定する。
これにより、外部信号(INE)により入力トランジス
タに加わるストレスを防止することができ、その結果、
入力トランジスタのゲート酸化膜が破壊されることを防
止することができる。
【0023】図3には、本発明の好ましい第1実施形態
による半導体装置の構成を示す回路構成図が図示されて
いる。
による半導体装置の構成を示す回路構成図が図示されて
いる。
【0024】半導体装置は、少なくとも1つのパッド
(PAD)(あるいは、入力ピン)、入力回路100及
びストレス防止回路200を含む。入力回路100は、
1つのPMOSトランジスタ101と1つのNMOSト
ランジスタ102で構成され、トランジスタ101及び
102の電流通路は、電源電圧Vddと接地電位Vss
の間に直列に順次に形成され、それぞれのゲートはパッ
ド(PAD)に連結されている。
(PAD)(あるいは、入力ピン)、入力回路100及
びストレス防止回路200を含む。入力回路100は、
1つのPMOSトランジスタ101と1つのNMOSト
ランジスタ102で構成され、トランジスタ101及び
102の電流通路は、電源電圧Vddと接地電位Vss
の間に直列に順次に形成され、それぞれのゲートはパッ
ド(PAD)に連結されている。
【0025】ストレス防止回路200は、外部信号IN
Eが電源電圧Vddに比べて高いレベルを持つ高電圧S
Vである場合、入力トランジスタ101及び102の両
端電圧、すなわち、ドレインソース電圧を同一なレベル
(要するに、Vdd)に設定するように、高電圧検出回
路202,直列連結された奇数のインバータ105〜1
07からなるインバータチェーン204,1つのNMO
Sトランジスタ103、及び1つのPMOSトランジス
タ104からなっている。
Eが電源電圧Vddに比べて高いレベルを持つ高電圧S
Vである場合、入力トランジスタ101及び102の両
端電圧、すなわち、ドレインソース電圧を同一なレベル
(要するに、Vdd)に設定するように、高電圧検出回
路202,直列連結された奇数のインバータ105〜1
07からなるインバータチェーン204,1つのNMO
Sトランジスタ103、及び1つのPMOSトランジス
タ104からなっている。
【0026】パッド(PAD)に連結された高電圧検出
回路202は、パッド(PAD)を通じて印加される外
部信号INEの電圧レベルが電源電圧Vddに比べて高
いレベルである場合に、これを検出して高電圧検出信号
(SVDT)を発生する。ここで、高電圧検出信号SV
DTは、正常な動作の間はローレベル(low lev
el)であり、テストモードの間に外部信号INEの電
圧レベルが高くなるとハイレベル(high leve
l)になる。
回路202は、パッド(PAD)を通じて印加される外
部信号INEの電圧レベルが電源電圧Vddに比べて高
いレベルである場合に、これを検出して高電圧検出信号
(SVDT)を発生する。ここで、高電圧検出信号SV
DTは、正常な動作の間はローレベル(low lev
el)であり、テストモードの間に外部信号INEの電
圧レベルが高くなるとハイレベル(high leve
l)になる。
【0027】NMOSトランジスタ103は、トランジ
スタのソースと接地電位Vssの間に接続され、インバ
ータチェーン204を通じて印加される信号/SVDT
(以下、/Xは信号Xの反転信号を示す)に制御され
る。そして、PMOSトランジスタ104は、PMOS
トランジスタ101の両端(要するに、電源電圧Vdd
とドレイン)の間に接続され、インバータチェーン20
4を通じて印加される信号/SVDTに制御される。
スタのソースと接地電位Vssの間に接続され、インバ
ータチェーン204を通じて印加される信号/SVDT
(以下、/Xは信号Xの反転信号を示す)に制御され
る。そして、PMOSトランジスタ104は、PMOS
トランジスタ101の両端(要するに、電源電圧Vdd
とドレイン)の間に接続され、インバータチェーン20
4を通じて印加される信号/SVDTに制御される。
【0028】万一、テストモードの間にパッド(PA
D)を通じて高電圧SVの外部信号INEが印加される
と、高電圧検出回路200はこれを検出してハイレベル
の高電圧検出信号SVDTを発生する。インバータチェ
ーン204を通じて印加される信号/SVDTはローレ
ベルとなるので、NMOSトランジスタ103が非導通
(OFF)、PMOSトランジスタ104が導通(O
N)され、入力トランジスタ101及び102、すなわ
ち、各々プルアップ及びプルダウン動作を遂行するPM
OSトランジスタ101及びNMOSトランジスタ10
2の両端電圧は、電源電圧Vddのレベルになる。結果
的に、外部信号INEが印加される入力トランジスタ1
01及び102のドレインソース電圧差を除去して、ゲ
ート酸化膜に加えるストレスを減少させることにより、
入力トランジスタ101及び102が破壊されるのを防
止することができる。
D)を通じて高電圧SVの外部信号INEが印加される
と、高電圧検出回路200はこれを検出してハイレベル
の高電圧検出信号SVDTを発生する。インバータチェ
ーン204を通じて印加される信号/SVDTはローレ
ベルとなるので、NMOSトランジスタ103が非導通
(OFF)、PMOSトランジスタ104が導通(O
N)され、入力トランジスタ101及び102、すなわ
ち、各々プルアップ及びプルダウン動作を遂行するPM
OSトランジスタ101及びNMOSトランジスタ10
2の両端電圧は、電源電圧Vddのレベルになる。結果
的に、外部信号INEが印加される入力トランジスタ1
01及び102のドレインソース電圧差を除去して、ゲ
ート酸化膜に加えるストレスを減少させることにより、
入力トランジスタ101及び102が破壊されるのを防
止することができる。
【0029】図4は、本発明の好ましい第2実施形態に
よる半導体装置の構成を示す回路構成図である。図4に
おいて、図3の構成要素と同様な機能を持つ構成要素に
対しては同一の参照番号を併記する。
よる半導体装置の構成を示す回路構成図である。図4に
おいて、図3の構成要素と同様な機能を持つ構成要素に
対しては同一の参照番号を併記する。
【0030】図4に図示されたように、入力回路100
は、外部信号INE及びチップ活性化信号/CSにより
動作するノアゲート(NOR gate)から構成され
ている。入力回路100は、2つのPMOSトランジス
タ109及び110と2つのNMOSトランジスタ11
1及び112からなっている。第1実施形態のように入
力トランジスタ110及び111の両端電圧差をなくす
ためのストレス防止回路200は、高電圧検出回路20
2,3つのインバータ116〜118からなるインバー
タチェーン202,1つのNMOSトランジスタ11
3,及び2つのPMOSトランジスタ114及び115
からなっている。高電圧検出回路202は第1実施形態
のそれと同一なので、説明が重複しないように説明を省
略する。
は、外部信号INE及びチップ活性化信号/CSにより
動作するノアゲート(NOR gate)から構成され
ている。入力回路100は、2つのPMOSトランジス
タ109及び110と2つのNMOSトランジスタ11
1及び112からなっている。第1実施形態のように入
力トランジスタ110及び111の両端電圧差をなくす
ためのストレス防止回路200は、高電圧検出回路20
2,3つのインバータ116〜118からなるインバー
タチェーン202,1つのNMOSトランジスタ11
3,及び2つのPMOSトランジスタ114及び115
からなっている。高電圧検出回路202は第1実施形態
のそれと同一なので、説明が重複しないように説明を省
略する。
【0031】NMOSトランジスタ113の電流通路
は、NMOSトランジスタ111及び112の共通ソー
ス接続点N2と接地電位Vssとの間に形成され、ゲー
トはインバータチェーン204を通じて印加される信号
/SVDTに制御される。PMOSトランジスタ114
の電流通路は、電源電圧VddとPMOSトランジスタ
110のソースの間に形成され、ゲートは信号/SVD
Tに制御される。そして、PMOSトランジスタ115
の電流通路は、電源電圧VddとPMOSトランジスタ
110のドレーン、すなわち、NMOSトランジスタ1
11及び112の共通ドレーン接続点N1の間に形成さ
れ、ゲートは信号/SVDTに制御される。
は、NMOSトランジスタ111及び112の共通ソー
ス接続点N2と接地電位Vssとの間に形成され、ゲー
トはインバータチェーン204を通じて印加される信号
/SVDTに制御される。PMOSトランジスタ114
の電流通路は、電源電圧VddとPMOSトランジスタ
110のソースの間に形成され、ゲートは信号/SVD
Tに制御される。そして、PMOSトランジスタ115
の電流通路は、電源電圧VddとPMOSトランジスタ
110のドレーン、すなわち、NMOSトランジスタ1
11及び112の共通ドレーン接続点N1の間に形成さ
れ、ゲートは信号/SVDTに制御される。
【0032】万一、テストモードの間にパッド(PA
D)を通じて高電圧SVの外部信号INEが印加される
と、高電圧検出回路202はこれを検出してハイレベル
の高電圧検出信号SVDTを発生する。このためNMO
Sトランジスタ113が非導通(OFF)、PMOSト
ランジスタ114及び115が導通(ON)され、PM
OS及びNMOSトランジスタ110及び111の両端
電圧は電源電圧Vddのレベルになる。結果的に、外部
信号INEが印加される入力トランジスタ110及び1
11のドレーンソース電圧差を除去するので、ゲート酸
化膜に加わるストレスを減少させることができる。
D)を通じて高電圧SVの外部信号INEが印加される
と、高電圧検出回路202はこれを検出してハイレベル
の高電圧検出信号SVDTを発生する。このためNMO
Sトランジスタ113が非導通(OFF)、PMOSト
ランジスタ114及び115が導通(ON)され、PM
OS及びNMOSトランジスタ110及び111の両端
電圧は電源電圧Vddのレベルになる。結果的に、外部
信号INEが印加される入力トランジスタ110及び1
11のドレーンソース電圧差を除去するので、ゲート酸
化膜に加わるストレスを減少させることができる。
【0033】以上で、本発明による回路の構成及び動作
を説明及び図面により図示したが、これは一例にすぎ
ず、本発明の技術的思想及びその範囲内で多様な変化及
び変更ができることはもちろんである。
を説明及び図面により図示したが、これは一例にすぎ
ず、本発明の技術的思想及びその範囲内で多様な変化及
び変更ができることはもちろんである。
【0034】
【発明の効果】以上説明したように、外部信号により入
力トランジスタに加えるストレスを防止することがで
き、その結果、入力トランジスタのゲート酸化膜が破壊
されることを防止することができる。
力トランジスタに加えるストレスを防止することがで
き、その結果、入力トランジスタのゲート酸化膜が破壊
されることを防止することができる。
【0035】
【図1】従来技術による半導体装置の入力回路の一例を
示す回路図である。
示す回路図である。
【図2】従来技術による半導体装置の入力回路の他の例
を示す回路図である。
を示す回路図である。
【図3】本発明の好ましい第1実施形態による半導体装
置の入力回路を示す回路構成図である。
置の入力回路を示す回路構成図である。
【図4】本発明の好ましい第2実施形態による半導体装
置の入力回路を示す回路構成図である。
置の入力回路を示す回路構成図である。
100,100’ 入力回路 200,200’ ストレス防止回路 202,202’ 高電圧検出回路 204,204’ インバータチェーン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/092 H03K 19/00 101K H03K 19/0175
Claims (12)
- 【請求項1】 少なくとも1つのパッドと、 前記パッドに対応する出力端子と、 前記パッドに接続され、前記パッドを通じて印加される
外部信号に応答して、前記出力端子を電源電圧にプルア
ップさせるためのプルアップトランジスタと、 前記パッドに接続され、前記外部信号に応答して前記出
力端子を接地電位にプルダウンさせるためのプルダウン
トランジスタと、 前記外部信号が高電圧である場合に、前記プルアップ及
びプルダウントランジスタの両端電圧をほぼ同一なレベ
ルに設定することにより、前記外部信号により前記トラ
ンジスタに加わるストレスを防止するためのストレス防
止回路とを含むことを特徴とする半導体装置。 - 【請求項2】 前記ストレス防止回路は、 前記パッドに接続され、前記外部信号を受け入れて、前
記外部信号の電圧レベルが前記電源電圧に比べて高いレ
ベルを持つ高電圧を検出し、前記外部信号の電圧レベル
が高電圧である場合に、高電圧検出信号を発生する高電
圧検出回路と、 前記プルダウントランジスタと前記接地電位との間に接
続され、前記高電圧検出信号によりスイッチングされる
第1スイッチトランジスタと、 前記プルアップトランジスタの両端の間に電流通路が形
成され、前記高電圧検出信号に制御されるゲートを持つ
第2スイッチトランジスタとを有することを特徴とする
請求項1に記載の半導体装置。 - 【請求項3】 少なくとも1つのパッドと、 前記パッドに対応する出力端子と、 前記パッドに接続され、前記パッドを通じて印加される
外部信号に応答して、前記出力端子を電源電圧にプルア
ップさせるためのプルアップトランジスタと、 前記パッドに接続され、前記外部信号に応答して前記出
力端子を接地電位にプルダウンさせるためのプルダウン
トランジスタと、 前記外部信号が高電圧である場合に、前記プルアップ及
びプルダウントランジスタの両端電圧をほぼ同一なレベ
ルに設定することにより、前記外部信号により前記トラ
ンジスタに加わるストレスを防止するためのストレス防
止回路であって、 前記パッドに接続され、前記外部信号を受け入れて、前
記外部信号の電圧レベルが前記電源電圧に比べて高いレ
ベルを持つ高電圧であるかを検出し、前記外部信号の電
圧レベルが高電圧である場合に、高電圧検出信号を発生
する高電圧検出回路と、 前記プルダウントランジスタと前記接地電位との間に接
続され、前記高電圧検出信号によりスイッチングされる
第1スイッチトランジスタとを含むストレス防止回路と
を有することを特徴とする半導体装置。 - 【請求項4】 前記プルアップトランジスタはPMOS
トランジスタで構成され、前記プルダウントランジスタ
はNMOSトランジスタで構成されることを特徴とする
請求項1又は3に記載の半導体装置。 - 【請求項5】 前記ストレス防止回路は、前記プルアッ
プトランジスタの両端の間に電流通路が形成され、前記
高電圧検出信号に制御されるゲートを持つ第2スイッチ
トランジスタを含むことを特徴とする請求項3に記載の
半導体装置。 - 【請求項6】 前記電源電圧と前記プルアップトランジ
スタの間に接続され、チップ活性化信号によりスイッチ
ングされる第3スイッチトランジスタと、前記プルダウ
ントランジスタの両端の間に並列に接続され、前記チッ
プ活性化信号によりスイッチングされる第4スイッチト
ランジスタとを付加的に含み、 前記プルアップ及び前記プルダウントランジスタと前記
第1,第3及び第4スイッチトランジスタはノアゲート
として動作することを特徴とする請求項3に記載の半導
体装置。 - 【請求項7】 前記ストレス防止回路は、 前記電源電圧と前記プルアップトランジスタの前記電源
電圧に近く配置された端子との間に電流通路が形成さ
れ、前記高電圧検出信号が印加されるゲートを持つ第1
PMOSトランジスタと、 前記電源電圧と前記出力端子の間に電流通路が形成さ
れ、前記高電圧検出信号が印加されるゲートを持つ第2
PMOSトランジスタとを含むことを特徴とする請求項
6に記載の半導体装置。 - 【請求項8】 少なくとも1つのパッドと、前記パッド
に対応する出力端子と、前記パッドに接続され、前記パ
ッドを通じて印加される外部信号に応答して前記出力端
子を電源電圧にプルアップさせるためのプルアップトラ
ンジスタと、前記パッドに接続され、前記外部信号に応
答して前記出力端子を接地電位にプルダウンさせるため
のプルダウントランジスタとを含む少なくとも1つの入
力回路を持つ半導体装置において、 前記パッドに接続され、前記外部信号を受け入れて前記
外部信号の電圧レベルが電源電圧に比べて高いレベルを
持つ高電圧であるかを検出し、前記外部信号の電圧レベ
ルが高電圧である場合に、高電圧検出信号を発生する高
電圧検出回路と、 前記プルダウントランジスタと前記接地電位との間に接
続され、前記高電圧検出信号によりスイッチングされる
第1スイッチトランジスタと、 前記電源電圧と前記プルアップトランジスタとの間に接
続され、チップ活性化信号によりスイッチングされる第
3スイッチトランジスタと、 前記プルダウントランジスタの両端の間に並列に接続さ
れ、前記チップ活性化信号によりスイッチングされる第
4スイッチトランジスタと、 前記外部信号が高電圧である場合に、前記プルアップ及
びプルダウントランジスタの両端電圧をほぼ同一なレベ
ルに設定することにより、前記外部信号により前記トラ
ンジスタに加わるストレスを防止するためのストレス防
止回路とを含むことを特徴とする半導体装置。 - 【請求項9】 前記ストレス防止回路は、 前記電源電圧と前記フルアップトランジスタのソースと
の間に電流通路が形成され、前記高電圧検出信号が印加
されるゲートを持つ第1PMOSトランジスタと、 前記電源電圧と前記出力端子との間に電流通路が形成さ
れ、前記高電圧検出信号が印加されるゲートを持つ第2
PMOSトランジスタとを含むことを特徴とする請求項
8に記載の半導体装置。 - 【請求項10】 前記ストレス防止回路は、前記プルア
ップトランジスタの両端の間に電流通路が形成され、前
記高電圧検出信号に制御されるゲートを持つPMOSト
ランジスタを含むことを特徴とする請求項8に記載の半
導体装置。 - 【請求項11】 印加される外部信号に応答して、出力
端子を電源電圧にプルアップさせるためのプルアップト
ランジスタと、前記外部信号に応答して前記出力端子を
接地電位にプルダウンさせるためのプルダウントランジ
スタとを有する信号入力回路と、 前記外部信号が高電圧である場合に、前記プルアップ及
びプルダウントランジスタの両端電圧をほぼ同一なレベ
ルに設定することにより、前記外部信号により前記トラ
ンジスタに加わるストレスを防止するためのストレス防
止回路とを含むことを特徴とする半導体装置の入力回
路。 - 【請求項12】 外部信号を少なくとも1つの入力回路
を介して入力する半導体装置であって、 前記入力回路が、 印加される外部信号に応答して、出力端子を電源電圧に
プルアップさせるためのプルアップトランジスタと、前
記外部信号に応答して前記出力端子を接地電位にプルダ
ウンさせるためのプルダウントランジスタとを有する信
号入力回路と、 前記外部信号が高電圧である場合に、前記プルアップ及
びプルダウントランジスタの両端電圧をほぼ同一なレベ
ルに設定することにより、前記外部信号により前記トラ
ンジスタに加わるストレスを防止するためのストレス防
止回路とを含むことを特徴とする半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR97-65842 | 1997-04-12 | ||
KR1019970065842A KR100282708B1 (ko) | 1997-12-04 | 1997-12-04 | 반도체 장치의 입력 회로 (input circuit of semiconductor device) |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11281714A true JPH11281714A (ja) | 1999-10-15 |
Family
ID=19526445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10346048A Pending JPH11281714A (ja) | 1997-12-04 | 1998-12-04 | 半導体装置の入力回路及びその半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5999390A (ja) |
JP (1) | JPH11281714A (ja) |
KR (1) | KR100282708B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004023402A (ja) * | 2002-06-14 | 2004-01-22 | Ricoh Co Ltd | Ioセル回路 |
US6864719B2 (en) | 2002-03-29 | 2005-03-08 | Kabushiki Kaisha Toshiba | Semiconductor device protecting built-in transistor from the voltage applied at test mode |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6271703B1 (en) * | 1999-03-17 | 2001-08-07 | National Semiconductor Corporation | Fast overvoltage protected pad input circuit |
US6628142B1 (en) * | 2000-08-30 | 2003-09-30 | Micron Technology, Inc. | Enhanced protection for input buffers of low-voltage flash memories |
US6777969B1 (en) * | 2001-03-21 | 2004-08-17 | Cypress Semiconductor Corp. | Low stress test mode |
KR100650195B1 (ko) * | 2005-03-02 | 2006-11-27 | 매그나칩 반도체 유한회사 | 씨모스 입출력 회로 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4980792A (en) * | 1988-02-02 | 1990-12-25 | National Semiconductor Corporation | BiCMOS power transition circuit |
-
1997
- 1997-12-04 KR KR1019970065842A patent/KR100282708B1/ko not_active IP Right Cessation
-
1998
- 1998-07-24 US US09/122,076 patent/US5999390A/en not_active Expired - Lifetime
- 1998-12-04 JP JP10346048A patent/JPH11281714A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6864719B2 (en) | 2002-03-29 | 2005-03-08 | Kabushiki Kaisha Toshiba | Semiconductor device protecting built-in transistor from the voltage applied at test mode |
JP2004023402A (ja) * | 2002-06-14 | 2004-01-22 | Ricoh Co Ltd | Ioセル回路 |
Also Published As
Publication number | Publication date |
---|---|
KR19990047433A (ko) | 1999-07-05 |
KR100282708B1 (ko) | 2001-02-15 |
US5999390A (en) | 1999-12-07 |
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Date | Code | Title | Description |
---|---|---|---|
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