KR100652253B1 - 입력버퍼 및 전압레벨 검출방법 - Google Patents
입력버퍼 및 전압레벨 검출방법 Download PDFInfo
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- 239000000872 buffer Substances 0.000 title claims abstract description 122
- 238000000034 method Methods 0.000 title claims abstract description 51
- 238000001514 detection method Methods 0.000 title abstract description 29
- 230000006870 function Effects 0.000 claims description 15
- 238000012360 testing method Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- -1 diodes Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
- G01R19/1659—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 to indicate that the value is within or outside a predetermined range of values (window)
- G01R19/16595—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 to indicate that the value is within or outside a predetermined range of values (window) with multi level indication
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
- G01R19/16557—Logic probes, i.e. circuits indicating logic state (high, low, O)
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31721—Power aspects, e.g. power supplies for test circuits, power saving during test
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Abstract
Description
Claims (53)
- 집적회로 내에서 다중 전압레벨을 검출하기 위한 입력버퍼회로로서,등을 맞댄 배열로 구성되고, 하나의 공통노드를 공유하며, 하나의 입력전압과 제 1 기준전압 및 제 2 기준전압을 포함하는 적어도 2개의 기준전압을 수신하는 적어도 2개의 차동 입력쌍을 포함하며,상기 입력버퍼는 상기 입력전압을 상기 제 1 기준전압 및 제 2 기준전압에 비교하여, 상기 입력전압이 상기 제 1 기준전압보다 작으면 제 1 출력신호를 공급하고, 상기 입력전압이 제 1 기준전압과 제 2 기준전압 사이의 전압레벨을 가지면 제 2 출력신호를 공급하며, 상기 입력전압이 상기 제 2 기준전압보다 크면 제 3 출력신호를 공급하는 것을 특징으로 하는 입력버퍼.
- 제 1 항에 있어서,상기 입력버퍼는 2개 이상의 기준전압을 수신하고, 상기 입력전압과 상기 2개 이상의 기준전압의 비교에 대응하는 3개 이상의 출력신호를 생성하는 것을 특징으로 하는 입력버퍼.
- 제 1 항에 있어서,상기 적어도 2개의 차동 입력쌍은,상기 제 1 기준전압에 결합된 게이트를 구비하는 제 1 트랜지스터와;상기 입력전압에 결합되는 게이트와 상기 제 1 트랜지스터의 소스에 결합되는 소스를 구비하는 제 2 트랜지스터와;상기 제 2 기준전압에 결합되는 게이트와, 상기 2개의 차동 입력버퍼가 상기 공통노드를 공유하도록 상기 제 2 트랜지스터의 상기 소스에 결합되는 소스를 구비하는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 입력버퍼.
- 제 3 항에 있어서,상기 입력버퍼는 상기 입력전압과 상기 2개의 기준전압의 비교에 대응하는 출력신호들을 공급하도록 상기 2개의 차동 입력쌍에 결합되는 2개의 전류미러회로를 추가로 포함하는 것을 특징으로 하는 입력버퍼.
- 제 4 항에 있어서,상기 2개의 전류미러회로는,상기 제 2 트랜지스터의 드레인에 결합되는 게이트와, 상기 제 1 트랜지스터의 드레인에 결합되는 드레인을 구비하는 제 4 트랜지스터와;상기 제 4 트랜지스터의 상기 게이트와 상기 제 2 트랜지스터의 상기 드레인에 결합되는 게이트를 구비하는 제 5 트랜지스터와;상기 제 2 트랜지스터의 상기 드레인에 결합되는 게이트와, 상기 제 3 트랜지스터의 드레인에 결합되는 드레인을 구비하는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 입력버퍼.
- 제 5 항에 있어서,상기 입력버퍼는 상기 제 1 트랜지스터의 상기 드레인과 상기 제 4 트랜지스터의 상기 드레인에 결합된 제 1 인버터와, 상기 제 3 트랜지스터의 상기 드레인과 상기 제 6 트랜지스터의 상기 드레인에 결합된 제 2 인버터로 구성되는 인버터 쌍을 추가로 포함하며, 상기 인버터 쌍은 상기 제 1 출력신호와 상기 제 3 출력신호에 대응하는 출력신호를 공급하도록 구성된 것을 특징으로 하는 입력버퍼.
- 제 6 항에 있어서,상기 입력버퍼는 복수의 논리장치를 추가로 포함하며, 상기 복수의 논리장치는,상기 제 1 인버터의 출력에 결합되는 입력으로서 상기 제 1 출력신호에 대응하는 입력을 구비하는 제 3 인버터와;상기 제 2 인버터의 출력에 결합되는 입력과, 상기 제 3 출력신호에 대응하는 출력을 구비하는 제 4 인버터와;상기 제 3 인버터의 출력과 상기 제 4 인버터의 출력에 결합되는 입력을 구비하는 배타적 OR 게이트와;상기 배타적 OR 게이트의 출력에 결합되는 입력과, 상기 제 2 출력신호에 대응하는 출력을 구비하는 제 5 인버터를 포함하는 것을 특징으로 하는 입력버퍼.
- 집적회로의 중간레벨 동작전압범위를 검출하기 위한 입력버퍼회로로서,공급전압을 수신하고, 제 1 기준전압과 상기 제 1 기준전압보다 큰 제 2 기준전압을 나타내는 2개의 기준전압을 생성하는 기준 발생기와;입력전압과 상기 2개의 기준전압을 수신하도록 구성되고, 상기 입력전압과 상기 제 1 및 제 2 기준전압을 비교하여, 상기 입력전압이 상기 제 1 기준전압보다 작으면 로우 입력신호에 대응하는 제 1 출력신호를 공급하고, 상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 전압레벨을 가지면 중간레벨 입력신호에 대응하는 제 2 출력신호를 공급하며, 상기 입력전압이 상기 제 2 기준전압보다 크면 하이 입력신호에 대응하는 제 3 출력신호를 공급하는 다상태 검출기를 포함하는 것을 특징으로 하는 입력버퍼회로.
- 제 8 항에 있어서,상기 기준 발생기는 상기 2개의 기준전압 이외에 추가로 제 3 기준 전압을 생성하도록 구성되며, 상기 다상태 검출기는 상기 입력전압과 상기 제 3 기준전압의 비교에 대응하는 제 4 출력신호를 생성하도록 구성되는 것을 특징으로 하는 입력버퍼회로.
- 제 8 항에 있어서,상기 다상태 검출기는 등을 맞댄 배열로 구성되고 공통노드를 공유하는 2개 의 차동입력버퍼를 포함하는 것을 특징으로 하는 입력버퍼회로.
- 제 10 항에 있어서,상기 2개의 차동입력버퍼는,상기 제 1 기준전압에 결합되는 게이트를 구비하는 제 1 트랜지스터와;상기 입력전압에 결합되는 게이트와, 상기 제 1 트랜지스터의 소스에 결합되는 소스를 구비하는 제 2 트랜지스터와;상기 제 2 기준전압에 결합되는 게이트와, 상기 2개의 차동 입력버퍼가 상기 공통노드를 공유하도록 상기 제 2 트랜지스터의 상기 소스에 결합되는 소스를 구비하는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 입력버퍼회로.
- 제 11 항에 있어서,상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 n-채널 트랜지스터 장치를 포함하는 것을 특징으로 하는 입력버퍼회로.
- 제 11 항에 있어서,상기 다상태 검출기는 상기 입력전압과 상기 2개의 기준전압의 비교에 대응하는 출력신호를 공급하도록 상기 2개의 차동 입력버퍼에 결합되는 2개의 전류미러회로를 추가로 포함하는 것을 특징으로 하는 입력버퍼회로.
- 제 13 항에 있어서,상기 2개의 전류미러회로는,상기 제 2 트랜지스터의 드레인에 결합되는 게이트와, 상기 제 1 트랜지스터의 드레인에 결합되는 드레인을 구비하는 제 4 트랜지스터와;상기 제 4 트랜지스터의 상기 게이트와 상기 제 2 트랜지스터의 상기 드레인에 결합되는 게이트를 구비하는 제 5 트랜지스터와;상기 제 2 트랜지스터의 상기 드레인에 결합되는 게이트와, 상기 제 3 트랜지스터의 드레인에 결합되는 드레인을 구비하는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 입력버퍼회로.
- 제 14 항에 있어서,상기 입력버퍼는 상기 제 1 트랜지스터의 상기 드레인과 상기 제 4 트랜지스터의 상기 드레인에 결합된 제 1 인버터와, 상기 제 3 트랜지스터의 상기 드레인과 상기 제 6 트랜지스터의 상기 드레인에 결합된 제 2 인버터를 추가로 포함하며, 상기 인버터의 쌍은 상기 로우 출력신호와 상기 하이 출력신호에 대응하는 출력신호를 공급하도록 구성된 것을 특징으로 하는 입력버퍼회로.
- 제 15 항에 있어서,상기 다상태 검출기는 복수의 논리장치를 추가로 포함하며, 상기 복수의 논리장치는,상기 제 1 인버터의 출력에 결합되는 입력으로서 상기 로우 출력신호에 대응하는 입력을 구비하는 제 3 인버터와;상기 제 2 인버터의 출력에 결합되는 입력과, 상기 하이 출력신호에 대응하는 출력을 구비하는 제 4 인버터와;상기 제 3 인버터의 출력과 상기 제 4 인버터의 출력에 결합되는 입력을 구비하는 배타적 OR 게이트와;상기 배타적 OR 게이트의 출력에 결합되는 입력과, 상기 중간레벨 출력신호에 대응하는 출력을 구비하는 제 5 인버터를 포함하는 것을 특징으로 하는 입력버퍼회로.
- 집적회로의 동작 중에 다중레벨의 전압을 식별하기 위한 다상태 검출기로서,제 1 기준전압과 입력전압을 수신하도록 구성된 제 1 차동 입력버퍼와제 2 기준전압과 상기 입력전압을 수신하고, 상기 제 1 차동버퍼와 함께 공통노드를 공유하도록 구성되는 제 2 차동 입력버퍼를 포함하며,상기 입력전압과 상기 제 1 및 제 2 기준전압을 비교하여, 상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 전압레벨을 가지면 하나의 출력신호를 공급하며, 상기 입력전압이 상기 제 1 기준전압보다 작고 상기 제 2 기준전압보다 큰, 적어도 하나의 전압레벨을 가지면 다른 출력신호를 공급하는 것을 특징으로 하는 다상태 검출기.
- 제 17 항에 있어서,상기 다상태 검출기는 집적회로 내의 상태를 디코딩하는 능력을 향상시키도록 상기 집적회로 내의 명령 핀에 다수의 기능을 제공하는 적어도 3상태 동작을 제공하는 것을 특징으로 하는 다상태 검출기.
- 제 17 항에 있어서,상기 제 1 기준전압에 결합되는 게이트를 구비하는 제 1 트랜지스터와;상기 입력전압에 결합되는 게이트와, 상기 제 1 트랜지스터의 소스에 결합되는 소스를 구비하는 제 2 트랜지스터와;상기 제 2 기준전압에 결합되는 게이트와, 상기 2개의 차동 입력버퍼가 상기 공통노드를 공유하여 상기 제 1 차동 입력버퍼와 상기 제 2 차동 입력버퍼에 의한 전류소모가 최소가 되도록 상기 제 2 트랜지스터의 상기 소스에 결합되는 소스를 구비하는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 다상태 검출기.
- 집적회로장치의 동작 중에 다중의 전압레벨를 검출하는 방법으로서,입력전압과, 제 1 차동 입력버퍼의 제 1 기준전압을 수신하는 단계와;상기 입력전압과, 제 2 차동 입력버퍼의 제 2 기준전압을 수신하고, 상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압 이하의 전압레벨이면 제 1 출력신호를 공급하는 단계와;상기 입력전압이 상기 제 1 기준전압과 상게 제 2 기준전압 사이의 전압레벨 이면 상기 전압레벨에 대응하는 제 2 출력신호를 공급하는 단계와;상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압을 상회하는 전압레벨이면 제 3 출력신호를 공급하는 것을 특징으로 하는 방법.
- 제 20 항에 있어서,집적회로에서 명령 핀의 요구조건을 증가시키지 않고 상기 제 1 출력신호, 상기 제 2 출력신호, 및 상기 제 3 출력신호에 대응하는 적어도 8개의 디코딩된 동작상태를 공급하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
- 제 20 항에 있어서,상기 제 2 차동 입력버퍼는 등을 맞댄 배열로 구성되고, 상기 제 1 차동입력버퍼와 함께 공통노드를 공유하는 것을 특징으로 하는 방법.
- 집적회로 장치 내의 다중레벨의 전압을 검출하기 위한 다상태 검출기로서,제 1 기준전압과 입력전압을 수신하도록 구성된 제 1 차동 입력버퍼와제 2 기준전압과 상기 입력전압을 수신하고, 상기 제 1 차동버퍼와 함께 공통노드를 공유하도록 구성되는 제 2 차동 입력버퍼와;상기 입력전압과 상기 제 1 기준전압의 비교에 대응하는 출력신호를 공급하도록 상기 제 1 차동 입력버퍼에 결합되는 제 1 전류미러회로와;상기 입력전압과 상기 제 2 기준전압의 비교에 대응하는 출력신호를 공급하도록 상기 제 2 차동 입력버퍼에 결합되는 제 2 전류미러를 포함하며, 상기 제 1 전류미러 회로와 제 2 전류미러회로는 제 2 공통노드를 공유하는 것을 특징으로 하는 다상태 검출기.
- 제 23 항에 있어서,상기 다상태 검출기는 상기 입력전압과 상기 제 1 및 제 2 기준전압을 비교하여, 상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 전압레벨을 가지면 하나의 출력신호를 공급하고, 상기 입력전압이 상기 제 1 기준전압보다 작고, 상기 제 2 기준전압보다 큰, 적어도 어느 하나의 전압레벨을 가지면 다른 출력신호를 공급하는 것을 특징으로 하는 다상태 검출기.
- 집적회로 내에 다중 전압레벨을 검출하기 위한 입력버퍼를 구비하는 메모리 장치로서, 상기 입력버퍼는,백-투-백 배열(back-to-back arrangement)로 구성되어 하나의 공통노드를 공유하는 적어도 2개의 차동 입력쌍을 포함하고, 상기 적어도 2개의 차동 입력쌍은 입력전압과, 제 1 기준전압 및 제 2 기준전압을 포함하는 적어도 2개의 기준전압을 수신하며,상기 입력버퍼는 상기 입력전압을 상기 제 1 기준전압 및 제 2 기준전압과 비교하여, 상기 입력전압이 상기 제 1 기준전압보다 낮으면 제 1 출력신호를 공급하고, 상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 전압레벨을 가지면 제 2 출력신호를 공급하며, 상기 입력전압이 상기 제 2 기준전압보다 높으면 제 3 출력신호를 공급하는 것을 특징으로 하는 메모리 장치.
- 제 25 항에 있어서,상기 입력버퍼는 상기 입력전압과 상기 2개의 기준전압의 비교에 대응하는 3개의 출력신호를 공급하는 3상태 검출기를 포함하며, 상기 제 2 출력신호는 중간레벨의 입력신호에 대응하고, 상기 제 1 출력신호는 낮은 입력신호에 대응하며, 상기 제 3 출력신호는 높은 입력신호에 대응하는 것을 특징으로 하는 메모리 장치.
- 제 25 항에 있어서,상기 입력버퍼는 2이상의 기준전압을 수신하여, 상기 입력전압과 상기 2이상의 기준전압의 비교에 대응하는 3이상의 출력신호를 생성하는 것을 특징으로 하는 메모리 장치.
- 제 25 항에 있어서,상기 적어도 2개의 차동 입력쌍은,상기 제 1 기준전압에 결합되는 제어단자를 갖는 제 1 트랜지스터와;상기 입력전압에 결합되는 제어단자와 상기 제 1 트랜지스터의 입력단자에 결합되는 입력단자를 갖는 제 2 트랜지스터와;상기 제 2 기준전압에 결합되는 제 2 단자와, 상기 2개의 차동 입력버퍼가 상기 공통노드를 공유하도록 상기 제 2 트랜지스터의 상기 입력단자에 결합되는 입력단자를 갖는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
- 제 28 항에 있어서,상기 입력버퍼는 상기 입력전압과 상기 2개의 기준전압의 비교에 대응하는 출력신호를 공급하도록 상기 2개의 차동 입력쌍에 결합된 2개의 전류 미러회로를 추가로 포함하는 것을 특징으로 하는 메모리 장치.
- 제 29 항에 있어서,상기 2개의 전류 미러회로는,상기 제 2 트랜지스터의 출력단자에 결합되는 제어단자와, 상기 제 1 트랜지스터의 출력단자에 결합되는 출력단자를 갖는 제 4 트랜지스터와;상기 제 4 트랜지스터의 상기 제어단자와 상기 제 2 트랜지스터의 출력단자에 결합되는 제어단자를 갖는 제 5 트랜지스터와;상기 제 2 트랜지스터의 상기 출력단자에 결합되는 제어단자와 상기 제 3 트랜지스터의 출력단자에 결합되는 출력단자를 갖는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
- 제 30 항에 있어서,상기 입력버퍼는 상기 제 1 트랜지스터의 출력단자와 상기 제 4 트랜지스터의 출력단자에 결합되는 제 1 인버터와, 상기 제 3 트랜지스터의 출력단자와 상기 제 6 트랜지스터의 출력단자에 결합되는 제 2 인버터로 구성되는 인버터 쌍을 추가로 더 포함하며, 상기 인버터 쌍은 상기 제 1 출력신호와 상기 제 3 출력신호에 대응하는 출력신호를 공급하도록 구성되는 것을 특징으로 하는 메모리 장치.
- 제 31 항에 있어서,상기 입력버퍼는 복수의 논리장치를 추가로 포함하고, 상기 논리장치는,상기 제 1 인버터의 출력에 결합되는 입력으로서 상기 제 1 출력신호에 대응하는 입력을 갖는 제 3 인버터와;상기 제 2 인버터의 출력에 결합되는 입력을 가지며, 상기 제 3 출력신호에 대응하는 출력을 갖는 제 4 인버터와;상기 제 3 인버터의 출력과 상기 제 4 인버터의 출력에 결합되는 입력들을 갖는 배타적 OR 게이트와;상기 배타적 OR 게이트의 출력에 결합되는 입력과 상기 제 2 출력신호에 대응하는 출력을 갖는 제 5 인버터를 포함하는 것을 특징으로 하는 메모리 장치.
- 집적회로의 동작의 중간레벨 전압을 검출하는 입력버퍼를 갖는 메모리 칩 회로로서, 상기 메모리 칩 회로는 복수의 명령입력을 구비하고, 상기 입력버퍼는,공급전압을 수신하여, 제 1 기준전압과, 상기 제 1 기준전압보다 큰 제 2 기준전압의 2개의 기준전압을 생성하는 기준전압 발생기와;하나의 입력전압과 상기 2개의 기준전압을 수신하고, 상기 입력전압을 상기 제 1 기준전압 및 제 2 기준전압과 비교하여, 상기 입력전압이 상기 제 1 기준전압보다 낮으면 낮은 입력신호에 대응하는 제 1 출력신호를 공급하고, 상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압사이의 전압레벨을 가지면 중간레벨 입력신호에 대응하는 제 2 출력신호를 공급하며, 상기 입력전압이 상기 제 2 기준전압보다 높으면 높은 입력신호에 대응하는 제 3 출력신호를 공급하여, 상기 메모리 칩 회로의 기능에 필요한 명령입력의 수를 더 적게 하는 다상태 검출기를 포함하는 것을 특징으로 하는 메모리 칩 회로.
- 제 33 항에 있어서,상기 다상태 검출기는 상기 입력전압과 상기 2 개의 기준전압의 비교에 대응하는 3 개의 출력신호를 공급하도록 구성된 3-상태 검출기를 포함하는 것을 특징으로 하는 메모리 칩 회로.
- 제 34 항에 있어서,상기 기준전압 발생기는 상기 2개의 기준전압보다 높은 추가의 기준전압을 발생하고, 상기 다상태 검출기는 상기 입력전압과 상기 추가의 기준전압의 비교에 대응하는 추가의 출력신호를 생성하는 것을 특징으로 하는 메모리 칩 회로.
- 제 33 항에 있어서,상기 다상태 검출기는 백-투-백 배열로 구성되고, 하나의 공통노드를 공유하는 2개의 차동 입력버퍼를 포함하는 것을 특징으로 하는 메모리 칩 회로.
- 제 33 항에 있어서,상기 메모리 칩 회로는 SDRAM 장치를 포함하는 것을 특징으로 하는 메모리 칩 회로.
- 제 36 항에 있어서,상기 2개의 차동 입력버퍼는,상기 제 1 기준전압에 결합되는 제어단자를 갖는 제 1 트랜지스터와;상기 입력전압에 결합되는 제어단자와, 상기 제 1 트랜지스터의 입력단자에 결합되는 입력단자를 갖는 제 2 트랜지스터와;상기 제 2 기준전압에 결합되는 제어단자와, 상기 2개의 차동 입력버퍼가 상기 공통노드를 공유하도록 상기 제 2 트랜지스터의 상기 입력단자에 결합되는 입력단자를 구비하는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 메모리 칩 회로.
- 제 38 항에 있어서,상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 n-채널 트랜지스터 장치를 포함하는 것을 특징으로 하는 메모리 칩 회로.
- 제 38 항에 있어서,상기 다상태 검출기는 상기 입력전압과 상기 2개의 기준전압의 비교에 대응하는 출력신호를 공급하도록 상기 2개의 차동 입력버퍼에 결합되는 2개의 전류 미러회로를 추가로 포함하는 것을 특징으로 하는 메모리 칩 회로.
- 제 40 항에 있어서,상기 2개의 전류 미러회로는,상기 제 2 트랜지스터의 출력단자에 결합되는 제어단자와, 상기 제 1 트랜지스터의 출력단자에 결합되는 출력단자를 갖는 제 4 트랜지스터와;상기 제 4 트랜지스터의 상기 제어단자 및 상기 제 2 트랜지스터의 상기 출력단자에 결합되는 제어단자를 갖는 제 5 트랜지스터와;상기 제 2 트랜지스터의 상기 출력단자에 결합되는 제어단자와, 상기 제 3 트랜지스터의 출력단자에 결합되는 출력단자를 갖는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 메모리 칩 회로.
- 제 40 항에 있어서,상기 다상태 검출기는 상기 제 1 트랜지스터 및 상기 제 4 트랜지스터의 상기 출력단자들에 결합되는 제 1 인버터와, 상기 제 3 트랜지스터 및 상기 제 6 트랜지스터의 상기 출력단자들에 결합되는 제 2 인버터로 된 한 쌍의 인버터를 추가로 포함하고, 상기 한 쌍의 인버터는 상기 낮은 출력신호와 상기 높은 출력신호에 대응하는 출력신호들을 공급하는 것을 특징으로 하는 메모리 칩 회로.
- 제 42 항에 있어서,상기 다상태 검출기는 복수의 논리장치를 추가로 포함하고, 상기 논리장치는,상기 제 1 인버터의 출력단자에 결합되는 입력단자를 가지며, 상기 입력이 상기 낮은 출력신호에 대응하는 제 3 인버터와;상기 제 2 인버터의 출력단자에 결합되는 입력단자를 가지며, 상기 높은 출력신호에 대응하는 출력단자를 갖는 제 4 인버터와;상기 제 3 인버터의 출력과 상기 제4 인버터의 출력에 결합되는 입력을 갖는 배타적 OR 게이트와;상기 배타적 OR 게이트의 출력에 결합되는 입력과 상기 중간레벨의 출력신호에 대응하는 출력을 갖는 제 5 인버터를 포함하는 것을 특징으로 하는 메모리 칩 회로.
- 명령입력을 해독하기 위한 핀의 수를 감소시키고, 집적회로 장치의 동작 중에 입력전압의 다레벨을 식별하기 위한 다상태 검출기를 구비하는 메모리 장치로서,상기 다상태 검출기는,제 1 기준전압과 상기 입력전압을 수신하는 제 1 차동 입력버퍼와;제 2 기준전압과 상기 입력전압을 수신하고, 상기 제 1 차동 입력버퍼와 하나의 공통노드를 공유하는 제 2 차동 입력버퍼를 포함하며,상기 다상태 검출기는 상기 입력전압을 상기 제 1 기준전압 및 상기 제2 기준전압을 비교하여, 상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 전압레벨을 가지면 하나의 출력신호를 공급하고, 상기 입력전압이 상기 제 1 기준전압보다 낮고, 상기 제 2 기준전압보다 높은 것 중의 적어도 하나의 전압레벨을 가지면 제 2 출력신호를 공급하는 것을 특징으로 하는 메모리 장치.
- 제 44 항에 있어서,상기 다상태 검출기는 집적회로 내의 상태를 디코딩하는 능력을 증가시키기 위해 상기 집적회로 내의 명령 핀에 다기능을 제공하는 적어도 3개의 동작상태를 제공하는 것을 특징으로 하는 메모리 장치.
- 제 44 항에 있어서,상기 메모리 장치는 공급전압을 수신하여 2개의 기준전압을 발생하는 내부 기준전압 발생기를 포함하고, 상기 2개의 기준전압은 제 1 기준전압과 제 1 기준전압보다 큰 제 2 기준전압을 나타내는 것을 특징으로 하는 메모리 장치.
- 메모리 장치 내의 명령 입력신호를 해독하기 위해 다레벨의 전압을 검출하는 방법으로서,제 1 차동 입력버퍼의 입력전압과 제 1 기준전압을 수신하는 단계와;제 2 차동 입력버퍼의 입력전압과 제 2 기준전압을 수신하는 단계와;상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압의 전압레벨보다 낮은 전압레벨이면 제 1 출력신호를 공급하는 단계와;상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 전압레벨이면 상기 전압레벨에 대응하는 제 2 출력신호를 공급하는 단계와;상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압을 초과하는 전압레벨이면 제 3 출력신호를 공급하는 것을 특징으로 하는 방법.
- 제 47 항에 있어서,상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 전압레벨보다 낮은 전압레벨이면 낮은 출력신호를 공급하는 단계와;상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압의 전압레벨보다 높은 전압레벨이면 높은 출력신호를 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 47 항에 있어서,상기 메모리 장치 내의 명령 핀 요건을 증가시키지 않고 상기 제 1 출력신호, 상기 제 2 출력신호, 및 상기 제 3 출력신호에 대응하는 적어도 8개의 디코드된 동작상태를 공급하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
- 제 47 항에 있어서,상기 제 2 차동 입력버퍼는 백-투-백 배열로 구성되고, 상기 제 1 차동 입력버퍼와 하나의 공통노드를 공유하는 것을 특징으로 하는 방법.
- SDRAM 메모리 장치 내에서 다레벨의 전압을 검출하는 다상태 검출기를 구비하는 SDRAM 메모리 장치로서, 상기 다상태 검출기는,제 1 기준전압과 입력전압을 수신하는 제 1 차동 입력버퍼와;제 2 기준전압과 상기 입력전압을 수신하며, 상기 제 1 차동 입력버퍼와 제 1 공통노드를 공유하는 제 2 차동 입력버퍼와;상기 입력전압과 상기 제 1 기준전압의 비교에 대응하는 출력신호를 공급하도록 상기 제 1 차동 입력버퍼에 결합되는 제 1 전류 미러회로와;상기 입력전압과 상기 제 2 기준전압의 비교에 대응하는 출력신호를 공급하도록 상기 제 2 차동 입력버퍼에 결합되는 제 2 전류 미러회로를 포함하며, 상기 제 1 전류 미러회로와 제 2 전류 미러회로는 제 2 공통노드를 공유하는 것을 특징으로 하는 SDRAM 메모리 장치.
- 제 51 항에 있어서,상기 다상태 검출기는 상기 입력전압을 상기 제 1 기준전압 및 상기 제2 기준전압과 비교하여, 상기 입력전압이 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 전압레벨을 가지면 출력신호를 공급하고, 상기 입력전압이 상기 제 1 기준전압보다 낮고, 상기 제 2 기준전압보다 큰 적어도 어느 하나의 전압레벨을 가지면 다른 출력신호를 공급하는 것을 특징으로 하는 SDRAM 메모리 장치.
- 복수의 명령기능을 디코딩하는 복수의 명령입력의 사용을 최적화하는 메모리 장치로서,공급전압을 수신하여, 제 1 기준전압과 상기 제 1 기준전압보다 높은 제 2 기준전압을 나타내는 2개의 기준전압을 발생하는 내부 기준전압 발생기와;입력전압과 상기 2개의 기준전압을 수신하고, 상기 입력전압을 상기 제 1 기준전압 및 상기 제 2 기준전압과 비교하여, 상기 입력전압이 상기 제 1 기준전압보다 낮으면 낮은 입력신호에 대응하는 제 1 출력신호를 공급하고, 상기 입력신호가 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 전압레벨을 가지면 중간레벨의 입력신호에 대응하는 제 2 출력신호를 공급하며, 상기 입력전압이 상기 제 2 기준전압보다 높으면 높은 입력신호에 대응하는 제 3 출력신호를 공급하여, 상기 메모리 장치의 동작에 필요한 명령 입력단자의 수를 줄여주는 다상태 검출기를 포함하는 것을 특징으로 하는 메모리 장치.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/016,513 US6545510B1 (en) | 2001-12-10 | 2001-12-10 | Input buffer and method for voltage level detection |
US10/016,513 | 2001-12-10 | ||
PCT/US2002/039176 WO2003054560A1 (en) | 2001-12-10 | 2002-12-06 | Input buffer and method for voltage level detection |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040075873A KR20040075873A (ko) | 2004-08-30 |
KR100652253B1 true KR100652253B1 (ko) | 2006-12-01 |
Family
ID=21777508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020047008879A KR100652253B1 (ko) | 2001-12-10 | 2002-12-06 | 입력버퍼 및 전압레벨 검출방법 |
Country Status (10)
Country | Link |
---|---|
US (2) | US6545510B1 (ko) |
EP (1) | EP1456675B1 (ko) |
JP (2) | JP4414763B2 (ko) |
KR (1) | KR100652253B1 (ko) |
CN (1) | CN100507582C (ko) |
AT (1) | ATE305141T1 (ko) |
AU (1) | AU2002359642A1 (ko) |
DE (1) | DE60206299T2 (ko) |
TW (1) | TW580795B (ko) |
WO (1) | WO2003054560A1 (ko) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6545510B1 (en) * | 2001-12-10 | 2003-04-08 | Micron Technology, Inc. | Input buffer and method for voltage level detection |
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US7804334B2 (en) * | 2008-07-29 | 2010-09-28 | Qualcomm Incorporated | High signal level compliant input/output circuits |
US8593203B2 (en) | 2008-07-29 | 2013-11-26 | Qualcomm Incorporated | High signal level compliant input/output circuits |
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---|---|---|---|---|
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DE4131417C1 (ko) | 1991-09-20 | 1993-04-22 | Braun Ag, 6000 Frankfurt, De | |
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US6545510B1 (en) * | 2001-12-10 | 2003-04-08 | Micron Technology, Inc. | Input buffer and method for voltage level detection |
-
2001
- 2001-12-10 US US10/016,513 patent/US6545510B1/en not_active Expired - Lifetime
-
2002
- 2002-12-06 CN CNB028276051A patent/CN100507582C/zh not_active Expired - Lifetime
- 2002-12-06 WO PCT/US2002/039176 patent/WO2003054560A1/en active IP Right Grant
- 2002-12-06 JP JP2003555220A patent/JP4414763B2/ja not_active Expired - Lifetime
- 2002-12-06 KR KR1020047008879A patent/KR100652253B1/ko active IP Right Grant
- 2002-12-06 DE DE60206299T patent/DE60206299T2/de not_active Expired - Lifetime
- 2002-12-06 AU AU2002359642A patent/AU2002359642A1/en not_active Abandoned
- 2002-12-06 EP EP02794194A patent/EP1456675B1/en not_active Expired - Lifetime
- 2002-12-06 AT AT02794194T patent/ATE305141T1/de not_active IP Right Cessation
- 2002-12-09 TW TW091135530A patent/TW580795B/zh not_active IP Right Cessation
-
2003
- 2003-02-19 US US10/371,374 patent/US6700416B2/en not_active Expired - Lifetime
-
2008
- 2008-03-26 JP JP2008081963A patent/JP5191260B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP1456675A1 (en) | 2004-09-15 |
TW200301040A (en) | 2003-06-16 |
CN100507582C (zh) | 2009-07-01 |
KR20040075873A (ko) | 2004-08-30 |
JP5191260B2 (ja) | 2013-05-08 |
AU2002359642A1 (en) | 2003-07-09 |
US20030122589A1 (en) | 2003-07-03 |
WO2003054560A1 (en) | 2003-07-03 |
JP2005514595A (ja) | 2005-05-19 |
DE60206299D1 (de) | 2005-10-27 |
ATE305141T1 (de) | 2005-10-15 |
DE60206299T2 (de) | 2006-06-22 |
JP2008164638A (ja) | 2008-07-17 |
US6545510B1 (en) | 2003-04-08 |
EP1456675B1 (en) | 2005-09-21 |
TW580795B (en) | 2004-03-21 |
CN1618022A (zh) | 2005-05-18 |
US6700416B2 (en) | 2004-03-02 |
JP4414763B2 (ja) | 2010-02-10 |
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A201 | Request for examination | ||
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E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
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