KR100363307B1 - 성능이 개선된 액티브 매트릭스 이에스디 보호 및 테스트 방법 - Google Patents

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Abstract

본 발명은 최종 조립품을 통한 ESD 보호, 및 공정 중 테스트 및 복구 능력을 가진 액티브 매트릭스 디스플레이의 개선된 제조방법에 관한 것이다. 적어도 제1 세트의 쇼팅바가 로우(12, 22) 및 칼럼(18, 28) 매트릭스에 인접하게 형성된다. 쇼팅바는 매트릭스 엘리먼트의 테스트를 가능하게 하기 위해 서로에 대해 직렬로 각각 연결된다. 제1 쇼팅바는 로우 라인에 연결되고, 제2 쇼팅바는 칼럼 라인에 연결된다. 최종 조립품에 대한 ESD 보호 및 테스트 능력을 제공하기 위해, 쇼팅바는 최종 조립품을 통해 매트릭스에 연결된 상태로 남을 수 있다.

Description

성능이 개선된 액티브 매트릭스 이에스디 보호 및 테스트 방법{IMPROVED ACTIVE MATRIX ESD PROTECTION AND TESTING SCHEME}
최근, 메모리 어레이, 각종 집적회로, 및 기계적 스위치 및 릴레이 대용품과 같은, 박막 트랜지스터(TFT : Thin Film Transistor) 및 박막 트랜지스터를 포함한 매트릭스 장치에 대한 관심이 증가하고 있다. 예를 들면, 리드 릴레이(reed relay)는 약화될 수 있고, MOS 스위치는 매우 많은 누설 전류를 나타낼 수 있다.
박막 트랜지스터의 특정한 예시적인 사용은 통상의 음극선관(cathode ray tubes : CRT)의 대용품으로서, 액정(liquid crystals), 전자크롬(electrochromic) 또는 전계발광(electroluminescense)을 채용한 것과 같은 평면 디스플레이(flat panel displays)에 쓰이고 있다. 평면 디스플레이는 CRT에 비하여 경량화, 소형화 및 실질적으로 적은 전력 소모를 제공한다. 또한, 동작 방식의 결과로 음극선관은 거의 대부분 일그러짐(distortion)을 겪는다. 음극선관은 형광-코팅된 스크린에 전자빔을 투사함으로써 동작한다. 빔은 그것이 포커싱된 스팟(spot)이 빔의 세기에 비례하여 발광하게 한다. 디스플레이는 일정하게 움직이는 빔이 스크린 상의 상이한 스팟을 상이한 세기로 발광하도록 함으로써 생성된다. 전자빔은 고정단으로부터 스크린의 중간보다는 에지로 보다 멀리 이동하기 때문에, 빔이 스크린 상에 여러 지점에 상이한 각도로 충돌하여 스팟의 크기 및 모양에서 변화(즉, 일그러짐)를 초래한다.
CRT 전자빔이 스크린 상에 형광체를 발광시킴으로써 정의되는데 반하여, 각각의 픽셀은 기판상에 포토리소그래피로 패터닝되기 때문에, 평면 디스플레이는 본질적으로 이러한 일그러짐이 없다. 평면 디스플레이의 제조시, 회로 엘리먼트는 일반적으로, 유리와 같은 기판상에 포토리소그래피에 의해 증착 및 패터닝된다. 이 엘리먼트들은 제어 라인의 로우(rows)와 칼럼(columns) 사이에 제어 엘리먼트 및 픽셀 콘택을 갖는 회로 제어 라인의 직각을 이루는 로우 및 칼럼의 매트릭스를 갖는 장치를 형성하기 위해 단계적으로 증착 및 에칭된다. 픽셀 콘택은, 임계 전압이 매체 제어 엘리먼트를 통해 인가되면, 주위 빛(비-방사성)의 전달을 조절하거나 또는 발광(방사)하는 물질의 매체를 갖는다. 이 매체는, 액정, 전계발광 물질 또는, 아연 황화물, 네온 및 아르곤 등의 가스 플라즈마, 이색 염료, 아연 황화물과 같은 전자크롬 물질, 또는, 발광하거나 그렇지 않으면 전압의 인가에 응답하여 광학 특성을 변화시키는, 그 밖의 다른 적합한 물질 또는 장치일 수 있다. 인가된 적합한 전압에 응답하여 빛이 생성되거나, 또는 다른 광학적 변화가 매체에서 발생한다. 각 콘택에서 광학적으로 활성화된 매체를 일반적으로 픽처 엘리먼트(picture element) 또는 "픽셀"이라 부른다.
평면 디스플레이를 위한 회로 구조는, 일반적으로, 데이터가 소정의 전압에 대해 각각 모든 칼럼 라인 상에서 시프트되도록 설계된다. 하나의 로우에 전압이 가해지면 그 로우 내의 모든 트랜지스터가 턴온된다(하나의 로우는 동시에 기록된다). 그리고, 그 로우는 닫쳐지고 다음 로우에 대한 데이터가 칼럼 라인으로 시프트된 후, 두 번째 로우에 전압이 가해져서 기록된다. 이러한 과정은 모든 로우가 어드레스될 때까지 반복된다. 일반적으로, 모든 로우는 하나의 프레임 주기, 즉, 약 1/60초 또는 16.7ms로 기록된다. 그리고 나서, 데이터를 나타내는 전압이 특정한 칼럼에 대해 선택적으로 공급되어, 로우가 기록됨에 따라, 선택된 픽셀이 발광되도록 하거나 또는 광학적 특성을 변화시킨다. 픽셀은 큰 전압이나 전류, 또는 보다 긴 펄스의 전압 또는 전류를 인가함으로써 세기를 변화시키도록 만들어질 수 있다. TN(Twisted Nematic)형 액티브 물질을 사용하는 액정 디스플레이(LCD)를 사용하면, 활성화되지 않은 경우에는 디스플레이가 실질적으로 투명하고, 활성화되는 경우에는 빛을 흡수하고, 또는, 편파기 방향에 따라 그 반대가 될 수도 있다. 따라서, 디스플레이를 따라 로우 단위로 픽셀을 순차적으로 활성화시킴으로써 디스플레이 상에 이미지가 생성된다. 각각의 픽셀 위치는 포토리소그래피로 결정되어 고정되기 때문에, CRT에 대해 전술된 기하학적 일그러짐은 평면 디스플레이에서의 중요 요소가 되지 않는다.
액티브 매트릭스 디스플레이(예로, 각 픽셀에 박막 트랜지스터를 사용한 장치들)를 위한 구조를 제조하는 종래 방법에 대해 발생하는 중요한 문제중의 하나는 집적 회로와 유사한 제품 양품률 문제를 겪는다는 것이다. 즉, 생산된 장치의 양품률은 일반적으로 100%가 아니고, 최악의 경우에 양품률(결점이 없는 장치의 비율)은 0%가 될 수도 있다. 고품질의 디스플레이는 어떠한 결함이 있는 제어 엘리먼트 또는 다른 구성요소를 허용하지 않는다. 또한, 보다 큰 크기의 디스플레이가 일반적으로, 소형의 디스플레이보다 선호되고 있다. 그러므로, 제조자는 대형 및/또는 고 해상도 디스플레이의 생산을 선호하면서도, 약간의 트랜지스터의 결함으로 인해 어느 정도 픽셀이 결함이 생기는 경우 전체 제품을 폐기하여야 하는 딜레마에 직면하게 된다. 다시 말하면, 제조자는 사용가능한 제품의 양품률이 감소함으로써 초래되는 제조 비용의 급격한 상승을 겪게 된다.
디스플레이 제조시에 직면하는 하나의 문제점은 다수의 트랜지스터 및 라인이 제조과정 중에 장치 엘리먼트를 파괴하거나 손상을 가할 수 있는 정전하를 만들 수 있다는 것이다. ESD(electrostatic discharge; 정전 방전) 문제를 방지함으로서 제품의 양품률을 증가시킬 수 있게 된다.
제품의 양품률을 향상시킬 수 있는 다른 방법은 디스플레이의 제조단계 중에 엘리먼트에서의 결함을 테스트 및 복구함으로써 달성될 수 있다. 종래의 테스트 기술 중 하나는 모든 라인을 각각 물리적으로 시험하는 것이다.
비용의 증가 및 양품률 저하의 문제점은 계류중인 미국특허출원 제08/497,372호(출원일: 1995년 7월 31일)의 "ACTIVE MATRIX ESD PROTECTION AND TESTING SCHEME"에서, 결함 수가 크게 감소된 액티브 매트릭스 디스플레이 제조방법을 제공함으로써 크게 개선되었다. 본 발명은 그 ESD 보호 및 테스트 방법을 보다 개선한 것이다.
본 발명은 성능이 개선된 액티브 매트릭스 디스플레이 및 그 디스플레이의 제조방법에 관한 것으로, 특히, 최종 디스플레이의 양품률을 증가시키기 위한 개선된 ESD 보호, 테스트 및 복구를 제공하는 것을 포함하는 디스플레이의 제조방법에 관한 것이다.
도1은 종래의 ESD 및 테스트 기술을 포함한 액티브 매트릭스 디스플레이의 평면개략도.
도2는 본 발명의 디스플레이에 이용 가능한 트랜지스터 및 저장 커패시터의 일실시예를 보인 단면도.
도3은 도2의 트랜지스터 실시예의 제2 단면도.
도4는 완성된 디스플레이를 부분적으로 도시한 도면.
도5는 종래의 ESD 보호 및 테스트 기술의 도시한 도면.
도6은 종래의 백플레인과 기판간의 상호 접속상태를 보인 평면개략도.
도7은 본 발명의 ESD 기술을 포함한 액티브 매트릭스 디스플레이의 평면개략도.
도8은 본 발명의 ESD 기술의 다른 실시예를 포함한 액티브 매트릭스 디스플레이의 평면개략도.
본 발명은 완성된 디스플레이에서의 결함을 제거하기 위한 액티브 매트릭스 디스플레이의 개선된 구조 및 그 제조방법이 제공된다. ESD 보호를 제공하기 위해 다수의 쇼팅바(shorting bars)가 제공되어 서로 상호 접속되고, 모든 로우 및 칼럼 라인에 상호 접속된다. 로우 및 칼럼 라인의 테스트가 가능하게 되기 위해, 적어도 제1 쇼팅바는 모든 로우 라인에 연결되고, 적어도 제2 쇼팅바는 모든 칼럼 라인에 연결된다. 2개의 쇼팅바는 제1 세트의 쇼팅바를 형성하는 각각의 쇼팅바 저항의 백배 크기의 저항을 갖는 레지스터에 의해 직렬로 접속된다. 또한, 제2 세트의 쇼팅바는 제1 세트의 쇼팅바에 병렬로 연결되도록 제공될 수 있다. 보다 많은 테스트 옵션 및 조립을 위한 ESD 보호를 제공하기 위해, 백플레인이 TFT 기판과 조립될 때에 한 세트의 쇼팅바는 접속된 상태로 남게 된다.
상기에서 언급된 바와 같이, 다양한 장치가 박막 트랜지스터(TFR)를 사용하여 구성될 수 있으며, 하나의 특정한 사용예는 액티브 매트릭스 액정 디스플레이(AMLCD)의 일부로서 기술되는 본 발명의 TFT 및 AMLCD에서 사용된다. 도1에서, 종래의 AMLCD(미국출원번호 제08/497,372)의 개략적인 표시는 참조 번호 10으로 지정된다.
AMLCD(10)는 일련의 선택적인 외부 쇼팅바(shorting bars)(12,14,16,18) 세트를 포함하도록 도시되어 있다. 외부 쇼팅바(12,14,16,18)는 후술되는 바와 같이, 스크라이브 라인(scribe line)(20)을 따라 격리함으로써 처리과정 중에 제거된다.
AMLCD(10)는 또한 내부 쇼팅바(22, 24, 26, 28) 세트를 포함하도록 도시되어 있다. 내부 쇼팅바(22, 24, 26, 28) 역시, 후술되는 바와 같이 처리과정 중에 사용된다. 그러나, 내부 쇼팅바(22, 24, 26, 28)는 라인(30)을 따라 AMLCD(10)로부터 전기적으로 분리되지만, AMLCD(10)의 물리적인 부분은 남는다.
AMLCD(10)는 보통 유리 패널로부터 형성되는, 기판(32) 상에 증착되는데, 이것은 스크라이브 라인(20)을 따라 격리된다. 기판(32)은 또한, 비-광 유전 애플리케이션을 위한 절연 코팅된 금속 패널을 포함하는, 다른 타입의 절연 물질로 형성될 수 있다. AMLCD(10)는, 큰 매트릭스를 형성하는 다수의 로우 라인(34)과 다수의 칼럼 라인(36)으로 형성되는데, 단지 작은 일부분만이 도시되었다. 로우 라인(34)은 각각의 라인(34)에 접속된 다수의 드라이버 콘택 패드(38) 중 하나를 포함하고, 칼럼 라인(36)은 각각의 라인(36)에 접속된 다수의 드라이버 콘택 패드(40) 중 하나를 포함한다.
AMLCD(10)는 로우 라인(34)과 칼럼 라인(36) 사이에 형성된 다수의 동일한 픽셀을 포함하며, 따라서, 단지 하나의 픽셀(42)만이 상세히 설명될 것이다. 로우 라인(34)과 칼럼 라인(36)이 교차되는 각각의 매트릭스 교차점(44)에서, TFT(46)는 양 라인을 픽셀 콘택(pixel contact)(48)에 접속하도록 형성된다. 액티브 액정 매체는 적어도 콘택(48) 위에 증착되는데, 여기서 매체는 픽셀(42)에 인가된 백플레인 및 데이터 전압에 응답하여 특성을 변화시킬 것이다. 픽셀(42)상의 매체는 일반적으로 AMLCD(10)의 전체 매트릭스에서 점, 직사각형 또는 정사각형으로 나타난다. 트랜지스터(46) 및 콘택(48)의 실제 크기가 비례축소되어 도시되지 않고, 단지 예시를 위해 개략적으로 도시되었다.
AMLCD(10)의 외부 치수, 또는 적용가능한 로우 라인(34) 및 칼럼 라인(36)의 수에 대해 이론적인 제한은 없다는 것을 주목해야 한다. 처리 장치는 외부 치수에 대한 실제적인 제한을 제공하는데, 이 제한은 장치가 개선됨에 따라 끊임없이 변화된다.
AMLCD 제조에서 직면하는 문제는, AMLCD(10)가 어느 정도의 픽셀에 오동작을 야기하는 결합이 있는 TFT 또는 다른 회로 엘리먼트를 포함하는 경우, 디스플레이는 일반적으로 폐기되어야 한다는 것이다. 결함있는 픽셀(42)을 차단하는 하나의 선택적인 기술은 인접한 로우 R1에 픽셀(42)을 결합시키는 부가적인(선택적인) 트랜지스터(49)를 픽셀(42)과 함께 사용하는 것이다. 그리고 나서, 로우 R1가 기록될 때, 데이터가 이전 픽셀(42')뿐만 아니라 트랜지스터(49)를 통해 픽셀(42)에도 인가된다. 그리고, 로우 R2가 기록될 때, 픽셀(42)에 대한 데이터는 트랜지스터(46)를 통해 이전 픽셀로부터의 데이터 위에 기록된다. 그러나, 트랜지스터(46)에 결함이 있는 경우, 픽셀(42)은 비동작성으로 보이지 않는 대신에, 이전 로우 R1로부터 데이터를 유지할 것이다. 이것은 픽셀(42)이 올바르게 동작하지 않는다는 사실을 가리게 된다. 픽셀(42)은 또한, 로우 R1에 결합되어 각 프레임동안에 픽셀(42)에 기록되는 전압을 유지하고 안정화하는 저장 커패시터(50)를 포함할 수 있다.
본 발명의 TFT(46) 및 AMLCD(10)는 액티브 픽셀의 양품률을 향상시키도록 구성된다. TFT(46)는 도2를 참조하여 설명될 것이다. TFT(46)는 로우 라인(34)으로서 먼저 증착되는 게이트(52)로 형성된다. 완성된 TFT(46)가 도2 및 도3에 도시되어 있으며, 여러 공정 단계들은 1995년 7월 31일에 출원된 미국특허출원번호 제08/497,371호의 "IMPROVED TFT, METHOD OF MAKING AND MATRIX DISPLAYS INCORPORATING THE TFT"에서 보다 상세히 설명되어 있다. 여러 층의 두께가 본 발명에 대해 결정적이지는 않지만, AMLCD(10) 및 TFT(46)의 바람직한 실시예를 구성하기 위해, 바람직한 두께 및 물질이 기술되어 있다.
게이트(52)는 두 층의 금속으로 형성되는 것이 바람직한데, 알루미늄인 제1층, 바람직하게는 알루미늄 합금인 제1 층은 라인 엘리먼트(54)를 형성하기 위해 증착되어 패터닝된다. 여분의 로우 라인(34)을 형성하기 위해, 엘리먼트(54)를 덮는 라인 엘리먼트(56)를 형성하기 위해, 알루미늄 엘리먼트(54) 위에 탄탈(tantalum)인 제2 게이트층이 증착되어 패터닝된다. 엘리먼트(56)는 또한, 개별적인 TFT(46)에 대한 실제 게이트를 형성하는 핑거(58)를 가진다. 라인 엘리먼트(54)는 알루미늄 또는 알루미늄 합금으로 형성되는 것이 바람직하다. 알루미늄은 자체의 고 전도성 때문에 긴 라인에 사용되었지만, 소형 디스플레이에서는 중요 요소가 되지 않으며, 요구에 따라 소형 디스플레이에서는 제거될 수 있다. 알루미늄은 전도성을 제공하기 위해 약 1200Å으로 증착되지만, 엘리먼트(54) 위의 단차 피복(step coverage) 문제를 방지하기에 충분한 정도로 얇다. 탄탈 엘리먼트(56) 또는 다른 양극 내화성 금속이 약 2000Å으로 여분을 위해 개별적으로 증착된다. TFT(46)에 대해 게이트를 형성하는 핑거(58)는 알루미늄층을 필요로 하지 않고, 통상적으로 탄탈만으로 형성된다.
그리고 나서, 노출된 탄탈 엘리먼트(56)를 양극 산화 처리함으로써 제1 게이트 절연층(60)이 형성되는데, 이것은 탄탈산화물(Ta2O5)로부터 절연층(60)을 형성하기 위해 강하게 양극 산화 처리된다. 강한 양극 산화 처리는 탈이온화된 물에 0.1 내지 4.0%의 구연산 용액을 사용하여 수행된다. 약 900Å 두께 또는 전압당 약 15Å으로 매우 세밀하고 균일한 산화층을 형성하기 위해 약 60볼트의 전압이 사용될 수 있다. 패드(38, 40)는 상기 패드의 양극 산화 처리를 방지하도록 포토레지스트로 피복되거나 또는, 양극 산화 처리된 후에 에칭될 수 있다.
대안적으로, 제1 게이트 절연층(60)이 증착된 유전층에 의해 형성될 수 있다. 그리고 나서, 실리콘 질화물(Si3N2)인 제2 또는 여분의 게이트 절연층(62)이 약 3000Å의 두께로 증착된다. 그리고, 비결정의 실리콘층(64) 및 N+ 도핑된 비결정 실리콘층(66)의 2개의 부가적인 층이 순차적으로 증착된다. N+층(66) 및 비결정 실리콘층(64)은 질화물층(62)위의 게이트부(58) 위에 분리된 영역(70)을 남기도록 선택적으로 에칭된다. 비결정 실리콘층(64)은 약 1500Å의 두께로 증착되고, N+층(66)은 약 300Å의 두께로 증착된다. 패터닝 후에, 남아있는 N+층은 옴 콘택부(68)를 형성한다.
특히, 드레인 또는 소스 금속이 게이트 금속 위에 놓인 지점에서, 전위 단락(potential short)을 방지하기 위해, 다음의 금속층이 증착되기 전에 재 양극 산화 처리(reanodizing)가 수행될 수 있다. 재 양극 산화 처리는 소스와 게이트 사이에 일반적으로 나타나는 최대전압의 적어도 두 배의 전압으로 수행된다. 이러한 재양극 산화 처리는, 게이트 금속을 노출시키는 핀홀을 통해 이후에 증착되는 금속이 게이트 라인에 대해 단락되는 것을 방지하기 위해, 탄탈 또는 아래에 놓인 알루미늄층에 새로운 산화물을 형성하게 된다.
그리고 나서, 소스-드레인(S-D) 층(72)이 증착되는데, 대형 디스플레이를 위해 다수의 금속층으로부터 형성되는 것이 바람직하다. 소형 디스플레이를 위해, 층(72)은 알루미늄 또는 몰리브덴(molybdenum)과 같은 단일 금속층이 될 수 있다. 약 500Å의 두께로 몰리브덴 제1 장벽층을 증착함으로써, 바람직한 대형 장치 다층(72)이 형성된다. 그리고, 알루미늄 또는 알루미늄 합금의 제2 전도성 개선층이 약 500Å의 두께로 증착된다. 그 후, 몰리브덴 또는 몰리브덴 합금의 제3 장벽층이 약 300Å의 두께로 증착된다. 선택적으로, 처음의 2개의 층만이 증착되도록 요구될 수 있다.
그리고, 소스부(74), 드레인부(76) 및 상부 커패시터 콘택부(78)를 형성하기 위해 S-D층(72)이 패터닝된다. 그리고, S-D 금속부(74, 76) 아래에 남아있는, 콘택부(68) 사이의 N+ 도핑층을 제거함으로써, 소스 및 드레인부(74, 76) 사이에 트랜지스터 채널 영역(80)이 형성된다. 이 지점에서, 트랜지스터(46)가 전기적으로 동작하게 된다.저장 커패시터(50)도 역시 이제 전기적으로 동작하게 되고, 콘택부(78), 질화물층(62)의 하부, 산화물층(60) 및 게이트(52)에 의해 형성된다. 트랜지스터(46)와 커패시터(50)는 필요에 따라 전기적으로 테스트된다.
그리고, 제1 패시베이션층(82)이 증착되는데, 이것은 약 7000Å의 두께의 실리콘질화물(Si3N4)로 형성되는 것이 바람직하다. 이 유전층은 또한 증착된 SiO2, 스핀 온 글래스(SOG: Spin On Glass) 및 그 밖의 다른 유기적인 유전 물질로 형성될 수 있다. 그리고, 드레인 콘택 개구(84) 및 커패시터 콘택 개구(86)를 형성하기 위해 층(82)이 패터닝된다. 여분의 칼럼 라인이 형성될 때, 아래에 놓인 칼럼 라인(36)에 콘택을 제공하기 위해 비아(88)가 형성된다.
그리고 나서, 비아(88)와 픽셀(48)을 통해 콘택함으로써, 개구(84)에서의 드레인 콘택, 개구(86)에서의 커패시터 콘택, 여분의 칼럼 라인을 형성하기 위해, 픽셀 ITO층(90)이 증착되어 패터닝된다. 픽셀(48)은 비례축소되어 도시되지 않았고, 섹션은 트랜지스터(46)와 커패시터 구조(50)를 모두 포함하기 위해 차감계산되는데, 이것은 서로 엇갈려 진다. 섹션은 칼럼 ITO와 픽셀 ITO(48) 사이에 전기적인 분리를 충분히 도시하지 않았다. 부가적인 트랜지스터(49)(도1)가 도시되지 않았지만, 트랜지스터 구조(46)와 동일한 방식으로 형성될 수 있다.
그리고 나서, 최종 패시베이션층(92)을 형성함으로써 TFT(46) 구조가 완성된다. 패시베이션층(92)은 층(82)과 동일한 방식으로 약 2000~3000Å의 두께로 형성된다. 층(92)은 또한 컬러 필터 기판 위에 형성되거나 또는 양쪽 모두에서 형성될 수 있다.
도4는 완성된 AMLCD(10)의 일부분 및 상기 저장 커패시터(50)를 사용하는 이유를 도시하고 있다. 커패시터(50)는 픽셀 로우, 여기서 로우3이 어드레스되지 않을 때, 그 프레임 주기 동안에 픽셀(42)에서 액정 물질에 걸리는 전압을 안정화시킨다. 따라서, 한 프레임 주기 동안에 주어진 픽셀 로우만이 한번 어드레스되며, 여기서 프레임은 통상 1/60초 또는 16.7ms 이다. 480 로우의 AMLCD(10)에 있어서, 주어진 로우는 프레임 주기의 1/480 또는 약 34.7ms로 어드레스된다. 프레임 시간 동안에 픽셀 로우가 어드레스되지 않을 때에 TFT(46)는 오프된다. 하지만, 픽셀 전압은 액정 물질상에 일정하게 유지되어야 한다. 액정 물질은 커패시턴스 CLC및 한정된 저항 RLC를 갖는다. 트랜지스터(46)는 드라이버와 소스 사이 및/또는 액정 물질의 저항 RLC을 통해 누설될 수 있다. 커패시턴스 Cs를 갖는 저장 커패시터(50)는 액정 물질에 걸리는 전압 강하(데이터 손상)를 최소화하기 위해 CLC에 병렬로 형성된다. 로우3으로부터 트랜지스터(46)에 의해 구동되는 픽셀(42)은 커패시터(50)에 의해 이전의 로우2에 연결된다. 따라서, 로우3 바로 전에 로우2가 구동된 것으로 가정한다. 총 커패시턴스가 CLC+ CS와 같으므로, 주어진 로우에 대해 트랜지스터(46)가 턴온되면, 트랜지스터(46)는 CSC및 CS를 충전한다. 트랜지스터 및 액정 물질의 누설 전류는 보다 높은 동작 온도에서 더욱 높아진다(악화된다). 액정 물질은 TFT 기판(32)과 컬러 필터 또는 단색 백플레인(94)사이에 포함된다. 백플레인(94)은 기판(32)으로부터 스페이서(미도시)에 의해 분리된다.
상술한 바와 같이, AMLCD(10)는 제조 중에 ESD 손상을 입을 수 있다. 또한, 로우(게이트)(34) 및 칼럼(소스)(36) 라인 뿐만 아니라 TFT(46, 49)는 파편 입자와 같은 제조공정에서의 여러 문제에 의해 야기되는 결함을 포함할 수 있다. 따라서, AMLCD(10)의 제조 동안에 ESD 보호뿐만 아니라 결함에 대한 테스트와 복구를 제공하는 것이 바람직할 것이다.
도1 및 도5를 참조하여, ESD 보호 및 테스트 기술이 설명된다. ESD 보호 및 테스트 기술의 포괄적 구조(100)가 도5에 도시되어 있다. 외부 쇼팅바(12, 14, 16, 18)는 다수의 라인(102)(도1) 및 각각의 내부 쇼팅바(22, 24, 26, 28)에 의해 접속된다. 쇼팅바는 도5에서 단일 바(12, 22; 14, 24; 16, 26; 18, 28)로 나타난다.
쇼팅바가 종래의 디스플레이 제조에서 사용되어 왔음에도 불구하고, 물리적으로 제거되지 않은 내부 쇼팅바 및 저항성 접속된 쇼팅바는 이전에 사용된 것으로는 보이지 않는다. 바(12, 22; 14, 24; 16, 26; 18, 28)는 15 내지 20Ω크기의 저항을 갖는다. 바는, 예를 들어 2.3kΩ인, 바 저항의 백배 정도의 저항을 갖는 다수의 레지스터 104(R1), 106(R5), 108(R6) 및 110(R3)에 의해 직렬로 접속된다. 레지스터(104, 106, 108, 110)의 크기는, 바가 서로 상호 접속되고 모든 로우 및 칼럼 라인(34, 36)에 상호 접속되기 때문에 ESD 보호를 제공하면서, 디스플레이가 테스트될 수 있게 한다.
홀수 및 짝수 번째의 로우 및 칼럼 라인(34, 36)이 바(12, 14, 16, 18)중의 하나에 함께 접속되기 때문에, 모든 홀수 및 짝수 번째의 로우 및 칼럼 라인(34, 36)에 대한 테스트는 각각의 바(12, 14, 16, 18)상의 단일 테스트 포인트를 이용하여 이루어지게 된다. 또한, 두 세트의 쇼팅바가 상호 접속되기 때문에, 외부 쇼팅바(12, 14, 16, 18) 세트는 제조 중에 디스플레이의 패킹 밀도를 증가시키기 위해 완전히 제거될 수 있다. 다수의 AMLCD(10)는, 통상적으로, 단일 기판상에 동시에 제조된다. 외부 쇼팅바(12, 14, 16, 18)가 제거되면, 콘택 포인트는 테스트 프로빙(test probing)에 우선적으로 사용된다.
도2를 참조하면, 바(12, 22; 14, 24; 16, 26; 18, 28)는 전체적인 장치 구조에서 그것을 금속층으로부터 증착함으로써 형성된다. 바(12, 22; 14, 24; 16, 26; 18, 28) 및 레지스터(104, 106, 108, 110)는 두 금속층(54, 56)의 게이트(로우) 라인(34)과 함께 형성된다. 게이트 라인(34)이 증착되면, 그후, 게이트 라인은 하나의 극성으로 짝수 로우를 구동하고, 반대의 극성으로 홀수 로우를 구동하기 위해, 바(12, 22 및 16, 26)상에서의 프로빙에 의해 개방 또는 단락으로 처리될 수 있다. 개방에 대한 테스트 방법중의 하나는 공정내 검사기(IPT: in process tester)를 이용하여 라인상에서의 전압을 센싱하는 것이다. 라인에서의 개방, 또는 라인간의 단락은 단락된 부분의 레이저 커팅, 또는 레이저 증착 단계에 의해 해결될 수 있다.
2개의 부가적인 백플레인 레지스터 112(R2) 및 114(R4)가 레지스터(104, 106, 108, 110) 뿐만 아니라 한 쌍의 백플레인 테스트 패드(116, 118)와 함께 형성된다. 이 레지스터(112, 114) 역시 이 단계에서 테스트 및 복구될 수 있게 된다. 테스트 패드(116, 118)는, 도 4에 도시된 바와 같이, AMLCD(10)가 완성되면 백플레인(94)에 접속된다.
다수의 백플레인 구동 패드(120, 122, 124, 126, 128, 130)가 게이트 라인(34) 및/또는 칼럼 라인(36)과 함께 증착된다. 그 후, 이 패드는 AMLCD(10)가 백플레인에 조립될 때에 백플레인(94)에 접속된다.
칼럼 라인(36)이 증착될 때, 소스 금속(74) 또한, 바의 저항을 감소시키도록 쇼팅바(12, 22; 14, 24; 16, 26; 18, 28) 위에 증착된다. 또한, 홀수 칼럼 라인(36)은 내부 및 외부 칼럼 쇼팅바(14, 24)에 접속되고, 짝수 칼럼 라인(36)은 내부 및 외부 칼럼 쇼팅바(28)에 접속된다. 로우 라인(24)은 다시 테스트될 수 있고, 칼럼 라인(36) 역시, 위에서 언급된 바와 같이, 테스트될 수 있다. 또한, 로우 라인(34) 및 칼럼 라인(36)은 로우와 칼럼 사이의 단락에 대해 테스트될 수 있다. TFT(46, 49)가 채널(80)을 제거함으로써 완성되면, TFT 역시 테스트 및 복구될 수 있다.
최종 층(92)이 기판(92)상에 형성되고, 최종 테스트 및 복구가 완료된 후, 외부 쇼팅바(12, 14, 16, 18)는 스크라이브 라인(20)을 따라 제거될 수 있다. 그 후, 백플레인(94)은 기판(32)상에 조립되고 액정 물질로 채워지게 된다. 백플레인 콘택(116, 118) 및 레지스터(112, 114)에 의해 백플레인에 접속되는 내부 쇼팅바(22,24,26,28)에 의해 ESD 보호는 여전히 제공된다. 그 후, 완성된 AMLCD(10)는 로우 패드(38) 및 칼럼 패드(40)에 구동 전자 모듈(drive electronics modules)을 접속시키기 전에 모든 엘리먼트와 함께 테스트될 수 있다.
그 후, 내부 쇼팅바(22,24,26,28)가 여전히 접속되어 있는 동안에, 구동 전자 모듈이 패드(38, 40)에 접착될 수 있다. 일단, 패드(38, 40)에 모듈 접속이 테스트되면, 바(22, 24, 26, 28)는 유리기판(32)을 통해 포커싱된 레이저를 이용하여 레이저 라인(30)을 따라 분리된다. 그리고 나서, 전자 모듈 자체에 의해 ESD 보호가 제공된다.
도6을 참조하면, 기판(32) 및 백플레인(94)의 상호접속이 가장 잘 도시되어 있다. 위에서는 다수의 백플레인 구동 패드(120, 122, 124, 126, 128, 130)로 설명되었지만, 여기서 상호접속은 적어도 패드(116, 118) 중의 하나에 대해서 설명될 것이다. 구동 패드(120, 122, 124, 126, 128, 130)는 접속 해제된 상태로 남아있지만, 그렇지 않다면, 패드(116, 118)에 대해 설명되는 바와 같이, 접속될 수도 있다.
패드(116, 118) 각각은 모두 기판(32)상에 형성되는, 각각의 라인(144, 146)에 의해 콘택 패드(140, 142) 각각에 연결된다. 패드(116, 118)는 또한 각각의 레지스터(112, 114)를 포함하는데, 이들 중 하나만이 삭제되는 것이 바람직하고, 둘 다 모두 삭제될 수 있다. 패드 및 라인(142, 144, 146, 148)은 백플레인 유리(94) 하부에 위치된다. 백플레인(94)은 통상적인 은 에폭시와 같은, 전도성있는 에폭시커넥션(148, 150)에 의해 각각 패드(144, 146)에 접속된다. 기판 및 백플레인(94)이 모두 가압될 때, 커넥션(148, 150)이 형성된다.
부가적인 한 쌍의 센싱 패드(152, 154)가 기판(32)상에 형성되고 라인(156)에 의해 접속될 수 있다. 패드(152, 154)는 커넥션(148, 150)과 동시에 에폭시 커넥션(158)에 의해 백플레인(94)에 접속될 수 있다. 패드 및 커넥션의 크기 및 배치는 단지 설명의 편의를 위해 도시되었다.
유사한 방법으로, ITO 패턴(160)이 설명의 편의를 위해, 비례축소되지 않고 도시되어 있다. ITO 패턴(160)은, 점선(163)으로 표시된 바와 같이, ITO 패턴(160)에 접촉하지 않고 소정간격 이격되는 종래의 방식으로, 기판(32) 및 백플레인(94)이 인접 에지(162)에 함께 밀봉될 수 있을 만큼 충분한 간격으로 백플레인(94)의 자유 에지(162)로부터 이격된다. ITO 패턴은 각각이 ITO(160)을 각 커넥션(148, 150, 158)에 연결시키는 다수의 핑거(164, 166, 168)를 포함한다.
이제 도7을 참조하면, 본 발명의 개선된 ESD가 AMLCD(170) 실시예에 의해 가장 잘 도시되어 있다. AMLCD(170)는 픽셀 관련 구조를 가진 로우 라인(34), 칼럼 라인(36) 및 픽셀(42)에 관한 AMLCD(10)에 대한 전자 구조에서 실질적으로 동일하다. 따라서, 매트릭스의 세부사항은 본 발명의 개선된 ESD의 상호접속을 보다 명확하게 도시하기 위해 생략되었다.
AMLCD(170)는, 보다 작은 기판(32)상이지만, 실질적으로 동일한 전자 매트릭스 및 ESD 보호를 제공하도록 설계된다. 크기에서의 이러한 축소는 절충으로서 구현된다. 한 세트의 칼럼 쇼팅바가 생략되는데, 단지 예시적인 목적으로, 쇼팅바(14, 24)가 생략된다. 이것은 모든 칼럼 구동 콘택 패드(40)(홀수 및 짝수 칼럼 라인 모두에 대해)가 인접한 일측에 형성되고, 나머지 쇼팅바(18, 28) 세트에 연결되는 것을 필요로 한다.
유사한 방법으로, 한 세트의 로우 쇼팅바가 생략되는데, 단지 예시적인 목적으로, 쇼팅바(16, 26)가 생략된다. 모든 로우 구동 콘택 패드(38)는 인접하게 형성되고, 나머지 쇼팅바(12, 22) 세트에 연결된다. 이러한 축소된 영역 및 크기에서의 축소의 절충은, AMLCD(170)에 의해 제공되는 바와 같이, 홀수 및 짝수의 로우 및 칼럼 라인의 독립적인 구동 및 이에 따른 독립적인 테스트를 없앰으로써 달성된다.
이제, 단지 하나의 레지스터(110)가 두 세트의 쇼팅바(12, 22; 18, 28) 사이에 남는다. 또한, 도6에 도시된 바와 같이, 백플레인 구동 패드(126, 128, 130)는 분리된 것으로 도시되었고, 백플레인 구동 패드(120, 122, 124)는 제거되었다. 하나 또는 그 이상의 구동 패드가 패드(118)에 관해 서술된 바와 같이 접속될 수 있거나, 또는 요구에 따라 부가적인 패드가 사용될 수 있다. 도6에 대해 서술된 커넥션(158) 및 센싱 패드(152, 154)가 테스트 목적으로 포함되는 것이 바람직하지만, 도시되지는 않았다.
ITO 패턴(160)은, 도 6에 도시된 바와 같이, 패드(118)에 접속된 핑거(166)상에 단일 상호접속(150)만으로 도시되어 있다. 더욱이, 콘택 패드 RO 및 상기 쇼팅바(12, 22; 18, 28) 쌍의 노출된 끝단 또는 빈 끝단은 해당 백플레인 에지(162) 내부를 정렬하고, 완성된 AMLCD(170)의 영역을 감소시키도록 이동 및 종결된다. 또한, 백플레인 레지스터(114)가 바람직하지만, 반드시 요구되는 것은 아니고 제거될 수 있다. 콘택 패드(142) 및 인터커넥션(150)은 두 세트의 쇼팅바(12, 22; 18, 28)사이의 코너에서 ITO 핑거(166)를 이용하여 형성된다. 인터커넥션(150)은 또한 패드 RO에 인접하거나, 또는 백플레인 패드(130)에 접속되고 인접한 코너에서 형성될 수 있다. 대안적으로, 요구에 따라 2 또는 총 3개의 인터커넥션이 형성될 수 있다.
AMLCD(170)는 AMLCD(10)로부터 완성된 AMLCD의 크기를 축소시키도록 이용될 수 있다. 구동 전자 모듈(미도시)을 패드(38, 40)에 접착할 때 야기될 수 있는 전위 문제가 남는다. 모듈은 통상적으로 접착 테이프(미도시)를 이용하여 접착된다. 테이프는 컨덕터 사이에 어떠한 수평방향의 도전 경로없이 수직방향의 커넥션을 제공하도록 의도된다. 그러나, 테이프는 압축됨과 아울러 하나 또는 그 이상의 패드(38, 40)로부터 내부 쇼팅바(22,28)상으로 수평방향으로 깨질 수 있다. 그리고 나서, 테이프는 레이저가 쇼팅바(22 또는 28)와 근접한 패드(38 또는 40)간에 라인(30)의 제거 또는 절단을 차단할 수 있다. 이러한 문제점을 제거하는 하나의 방법은 구동 모듈을 접착하기 전에 라인(30)을 따라 레이저 절삭하는 것이다. 하지만, 이것은 상기 모듈과 패드(38, 40)를 접착할 때에, ESD 문제를 야기시킬 수 있다.
레이저 분리문제를 없애는 두 번째 방법은 도8의 AMLCD(180) 실시예에 의해 도시되어 있다. 완성된 AMLCD(180)에서, AMLCD는 AMLCD(170)에 비해 훨씬 적은 영역을 필요로 할 수 있다. 로우 라인(34)은 쇼팅바(12, 22)에 접속된 상태로 남아있지만, 로우 라인 패드(38)는 백플레인(94)의 반대측에 위치된다. 유사한 방식으로, 칼럼 라인(36)은 쇼팅바(18,28)에 접속된 상태로 남지만, 칼럼 라인 패드(40)는 백플레인(94)의 반대측에 위치된다. 다시, 단지 하나의 인터커넥션(150)이 도시되어 있지만, 이것은 요구에 따라 재배치되거나, 또는 하나 이상의 인터커넥션이 될 수 있다. 패드(118)는 완성된 AMLCD(180)의 크기를 좀더 줄일 수 있도록 도시된 바와 같이, AMLCD(180)의 코너로 이동될 수 있다. 이러한 경우, 쇼팅바(28)에 인접한 에지(162)는 쇼팅바(22)에 인접한 상기 에지(162)와 같이, 보다 가깝게 위치될 수 있다. 패드(38, 40)가 쇼팅바(12, 22; 18, 28)에 인접하게 위치하기 때문에, 전자 모듈을 위한 접착 테이프는 더 이상 문제되지 않는다.
또한, 패드(38, 40)가 백플레인(94)의 반대측에 위치되기 때문에, 내부 쇼팅바(22, 28) 또한 물리적으로 제거될 수 있다. AMLCD 액정 밀봉(163)은 빈 에지(162)와 ITO 패턴(160) 사이에 위치된다. 쇼팅바(22, 28)는 물리적으로 절삭, 기판 상부의 연삭, 또는 쇼팅바(22, 28)에 인접한 AMLCD(180)의 측상의 빈 에지(162)에 대해 기판(32)의 에지를 연삭함으로써, 레이저에 의해 제거될 수 있다. 물리적으로 제거됨으로써, 절삭 또는 연삭은 쇼팅바(22, 28)가 전자적으로 분리되었음을 보증한다. 또한, 기판(32)의 이러한 부가적인 물리적 제거는 완성된 AMLCD(180)의 전체적인 크기를 더욱 감소시킬 수 있다.
그러므로, 홀수 및 짝수의 로우 및 칼럼간에 감소된 한시적 테스트 능력의 절충을 위해, AMLCD이 크기에서 줄어들 수 있다. 로우 및 칼럼 라인은 서로 수평으로 이격되기 때문에, 이러한 테스트는 요구되더라도 쇼팅바에 의해 제공되는 테스트와 같이 필수적이지 않는다. 인접한 로우 또는 칼럼 라인 사이에 단락이 존재하는 경우, 전자 구동기가 최종 테스트를 위해 패드(38, 40)에 접착될 때까지, 에러가 발견되지 않을 것이다.
상기의 설명을 참조하여 본 발명의 많은 변경 및 변화가 가능하다. 따라서, 첨부된 청구항의 범위 내에서, 본 발명은 상술된 것과 다르게 실시될 수 있다는 것이 이해될 것이다.

Claims (20)

  1. 각각이 매트릭스 디스플레이에서 로우 라인 및 칼럼 라인에 픽셀을 결합시키는 다수의 박막 트랜지스터를 포함하는 액티브 매트릭스 디스플레이의 제조방법에 있어서,
    제1 기판상에서 상기 디스플레이 매트릭스에 인접하게, 각각이 제1 저항을 갖는 제1 세트의 내부 쇼팅바를 형성하고, 상기 쇼팅바 중 제1 쇼팅바를 모든 로우 라인에 병렬로 접속시키고, 상기 쇼팅바 중 제2 쇼팅바를 모든 칼럼 라인에 병렬로 접속시키는 단계; 및
    상기 제1 저항보다 백배 큰 크기를 갖는 레지스터에 의해 상기 쇼팅바들을 서로 접속시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 쇼팅바에 인접하게 적어도 제2 세트의 외부 쇼팅바를 형성하고, 상기 제2 세트의 쇼팅바의 각각을 상기 제1 세트의 쇼팅바의 각각에 접속시키는 단계
    를 포함하는 방법.
  3. 제1항에 있어서,
    상기 제1 세트의 쇼팅바를 상기 로우 라인과 함께 형성하는 단계
    를 포함하는 방법.
  4. 제3항에 있어서,
    상기 제2 쇼팅바에 접속된 금속으로부터 상기 칼럼 라인을 형성하는 단계
    를 포함하는 방법.
  5. 제4항에 있어서,
    상기 쇼팅바의 저항을 감소시키기 위해 상기 칼럼 라인 금속을 상기 제1 세트의 쇼팅바 위에 증착시키는 단계
    를 포함하는 방법.
  6. 제4항에 있어서,
    칼럼과 로우 라인의 각 교차점에 대해 트랜지스터 및 픽셀 패드를 형성하고, 상기 쇼팅바를 이용하여 상기 트랜지스터 및 상기 픽셀을 테스트하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서,
    제2 기판상의 백플레인을 상기 제1 기판에 접속시키고, 그 사이에 액정 물질을 넣고, ESD 보호를 제공하기 위해 상기 백플레인을 상기 제1 세트의 쇼팅바에 접속시키는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    디스플레이 구동 전자장치를 제공하고, 상기 구동 전자장치를 상기 기판에 접속시키기 위해 상기 디스플레이 구동 전자장치를 상기 제1 기판에 접착시키고, 상기 구동 전자장치의 커넥션을 테스트하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 구동 전자장치의 커넥션이 테스트된 후, 상기 제1 세트의 쇼팅바를 상기 백플레인, 상기 로우 라인 및 상기 칼럼 라인으로부터 분리시키는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 바가 분리되었는지를 확인하기 위해 상기 제1 세트의 쇼팅바를 테스트하는 단계
    를 포함하는 방법.
  11. 제9항에 있어서,
    상기 쇼팅바와 로우 라인 및 칼럼 라인 사이의 커넥션을 개방하도록 레이저를 이용하여 상기 로우 라인 및 칼럼 라인으로부터 상기 쇼팅바를 분리시키는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 쇼팅바들을 서로로부터 분리시키는 단계
    를 포함하는 방법.
  13. 제7항에 있어서,
    상기 제1 기판상에 적어도 하나의 인터커넥션 패드를 형성하고, 상기 백플레인을 상기 인터커넥션 패드에 접속시키는 단계
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 기판상에 센싱 패드를 형성하고, 상기 백플레인을 상기 센싱 패드에 개별적으로 접속시키는 단계
    를 포함하는 방법.
  15. 제14항에 있어서,
    상기 백플레인을 상기 인터커넥션 패드로부터 특정 전압으로 구동하고, 상기 센싱 패드로부터 상기 실제 백플레인 전압을 테스트하는 단계
    를 포함하는 방법.
  16. 제7항에 있어서,
    상기 각각의 로우 라인 및 칼럼 라인에 대해 상기 제1 기판상에 개별적인 구동 콘택 패드를 형성하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    상기 디스플레이 구동 전자장치를 제공하여, 상기 구동 전자장치를 상기 패드에 접속시키기 위해 상기 디스플레이 구동 전자장치를 상기 구동 콘택 패드에 접착시키고, 상기 디스플레이 전자장치 커넥션을 테스트하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서,
    상기 쇼팅바로부터 반대측의 상기 기판상에 상기 구동 콘택 패드를 형성하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서,
    상기 쇼팅바를 물리적으로 제거함으로써 상기 쇼팅바를 상기 로우 라인 및 칼럼 라인으로부터 분리시키는 단계
    를 포함하는 방법.
  20. 제1항에 있어서,
    20Ω정도의 저항을 갖는 상기 제1 세트의 쇼팅바의 각 쇼팅바를 형성하고, 적어도 2000Ω의 저항을 갖는 상기 레지스터를 형성하는 단계
    를 포함하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170057600A (ko) * 2015-11-17 2017-05-25 엘지디스플레이 주식회사 정전기 방지 회로 및 이를 적용한 백플레인 기판 및 이의 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2342213B (en) * 1998-09-30 2003-01-22 Lg Philips Lcd Co Ltd Thin film transistor substrate with testing circuit
KR100443539B1 (ko) 2002-04-16 2004-08-09 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
DE10227332A1 (de) * 2002-06-19 2004-01-15 Akt Electron Beam Technology Gmbh Ansteuervorrichtung mit verbesserten Testeneigenschaften
KR100870013B1 (ko) * 2002-08-27 2008-11-21 삼성전자주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100900543B1 (ko) * 2002-11-14 2009-06-02 삼성전자주식회사 박막 트랜지스터 기판의 다결정 규소 박막 트랜지스터 및그의 형성 방법
KR100635061B1 (ko) * 2004-03-09 2006-10-17 삼성에스디아이 주식회사 평판 표시 장치 및 그의 제조 방법
KR101051008B1 (ko) * 2004-08-24 2011-07-21 삼성전자주식회사 어레이 기판의 제조 방법과, 이에 의해 제조된 어레이 기판
JP3982533B2 (ja) 2004-11-04 2007-09-26 ソニー株式会社 撮像装置および撮影補助マーク利用制御方法
US7477333B2 (en) 2005-08-30 2009-01-13 Chunghwa Picture Tubes, Ltd. Liquid crystal display panel with electrostatic discharge protection
KR101251351B1 (ko) * 2005-12-28 2013-04-05 삼성디스플레이 주식회사 박막트랜지스터 기판, 이의 제조방법 및 이를 갖는표시패널
US20080024427A1 (en) * 2006-07-26 2008-01-31 Prime View International Co., Ltd. Electronic ink display panel
CN101661698B (zh) * 2008-08-26 2014-07-16 群创光电股份有限公司 显示影像***
KR101082174B1 (ko) 2009-11-27 2011-11-09 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
CN103163670B (zh) * 2011-12-19 2016-03-02 上海中航光电子有限公司 一种液晶显示装置的检测开关
CN102566130B (zh) * 2012-03-02 2014-06-18 深圳市华星光电技术有限公司 液晶面板制造方法及装置
CN105372857B (zh) * 2015-12-16 2018-01-23 上海天马微电子有限公司 一种玻璃基板、液晶显示面板及液晶显示装置
CN112068375B (zh) * 2020-09-23 2022-10-11 北海惠科光电技术有限公司 母基板和显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5019002A (en) * 1989-07-12 1991-05-28 Honeywell, Inc. Method of manufacturing flat panel backplanes including electrostatic discharge prevention and displays made thereby
US5019001A (en) * 1988-12-21 1991-05-28 Kabushiki Kaisha Toshiba Method for manufacturing liquid crystal display device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4820222A (en) * 1986-12-31 1989-04-11 Alphasil, Inc. Method of manufacturing flat panel backplanes including improved testing and yields thereof and displays made thereby
JPH0711640B2 (ja) * 1988-07-07 1995-02-08 松下電器産業株式会社 アクティブマトリックス基板
JP2642462B2 (ja) * 1988-12-12 1997-08-20 シャープ株式会社 マトリクス形表示装置用基板および検査修正方法
JP2764139B2 (ja) * 1989-10-20 1998-06-11 ホシデン・フィリップス・ディスプレイ株式会社 アクティブマトリックス液晶表示素子
JP2579427B2 (ja) * 1993-11-10 1997-02-05 インターナショナル・ビジネス・マシーンズ・コーポレイション 表示装置及び表示装置の駆動方法
JP3315834B2 (ja) * 1995-05-31 2002-08-19 富士通株式会社 薄膜トランジスタマトリクス装置及びその製造方法
US5668032A (en) * 1995-07-31 1997-09-16 Holmberg; Scott H. Active matrix ESD protection and testing scheme

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5019001A (en) * 1988-12-21 1991-05-28 Kabushiki Kaisha Toshiba Method for manufacturing liquid crystal display device
US5019002A (en) * 1989-07-12 1991-05-28 Honeywell, Inc. Method of manufacturing flat panel backplanes including electrostatic discharge prevention and displays made thereby

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170057600A (ko) * 2015-11-17 2017-05-25 엘지디스플레이 주식회사 정전기 방지 회로 및 이를 적용한 백플레인 기판 및 이의 제조 방법
KR102330861B1 (ko) 2015-11-17 2021-11-24 엘지디스플레이 주식회사 정전기 방지 회로 및 이를 적용한 백플레인 기판 및 이의 제조 방법

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