JPH0359534A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、液晶表示装置に係り、特に、液晶表示モジュ
ールの液晶表示パネルと周辺回路とを接続するための端
子部分の形状に関する。 〔従来の技術〕 アクティブ・マトリックス方式の液晶表示装置は、マト
リクス状に配列された複数の画素電極の各々に対応して
非線形素子（スイッチング素子）を設けたものである。 各画素における液晶は理論的には常時駆動（デユーティ
比１．０）されているので１時分割駆動力式を採用して
いる、いわゆる単純マトリクス方式と比べてアクティブ
方式はコントラストが良く、特にカラーでは欠かせない
技術となりつつある。スイッチング素子として代表的な
ものとしては薄膜トランジスタ（ＴＰＴ）がある。 なお、ＴＰＴを使用したアクティブ・マトリクス液晶表
示装置は、例えば「冗長構成を採用した１２．５型アク
テイブ・マトリクス方式カラー液晶デイスプレィ」１日
経エレクトロニクス、１９３〜２１０頁、１９８６年１
２月１５日、日経マグロウヒル社発行、で知られている
。 〔発明が解決しようとする課題〕 従来は、全点燈検査のときの共通電圧供給方法について
配慮されておらず、信号供給用端子とほとんど隣合って
設けられた共通電圧供給用端子とが短絡しないように検
査用プローバを接触させなければならない。またこのた
め、どうしても信頼性の低いＴＡＢ左右端の端子が共通
電圧供給用端子となる問題があった。 本発明の目的は、共通電圧供給用端子の接続信頼性を向
上することにある。 また、本発明の別の目的は、全点燈検査のとき検査用プ
ローバを容易に共通電圧供給用端子に接触できるように
することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 上記の課題を解決するために、本発明の液晶表示装置は
、共通電圧供給用端子の外側または両側にダミー端子を
設けたことを特徴とする。 また、共通電圧供給用端子に接続された検査用パッドを
設けたことを特徴とする。 〔作用〕 共通電圧供給用端子の外側または両側にダミー端子を設
けたので、共通電圧供給用端子の接続信頼性を向上でき
る。 また、共通電圧供給用端子に接続された検査用パッドを
設けたので、検査のとき信号供給用端子に短絡すること
なく、共通電圧供給用端子に容易に電圧を供給できる。 〔実施例〕 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 第２Ａ図は本発明が適用されるアクティブ・マトリクス
方式カラー液晶表示装置の一画素とその周辺を示す平面
図であり、第２Ｂ図は第２Ａ図の１１Ｂ−ＩＩＢ切断線
における断面と表示パネルのシール部付近の断面を示す
図であり、第２Ｃ図は第２Ａ図のｎｃ−ｎｃ切断線にお
ける断面図である。 また、第３図（要部平面図）には、第２Ａ図に示す画素
を複数配置したときの平面図を示す。 （画素配置） Ｊ２Ａ図に示すように、各画素は、隣接する２本の走査
信号線（ゲート信号線又は水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線又は垂直信号線）
ＤＬとの交差領域内（４本の信号線で囲まれた領域内）
に配置されている。各画素は薄膜トランジスタＴＰＴ、
画素電極ＩＴＯ１及び付加容量Ｃａｄｄを含む。走査信
号線ＧＬは、列方向に延在し、行方向に複数本配置され
ている。 映像信号線ＤＬは１行方向に延在し、列方向に複数本配
置されている。 （パネル断面全体構造） 第２Ｂ図に示すように、液晶層ＬＣを基準に下部透明ガ
ラス基板５ＵＢＩ側には薄膜トランジスタＴＰＴ及び透
明画素電極ＩＴＯＩが形成され。 上部透明ガラス基板５ＵＢＺ側には、カラーフィルタＦ
ＩＬ、遮光用ブラックマトリクスパターンＢＭが形成さ
れている。下部透明ガラス基板５ＵＢｌ側は、例えば、
１．１　［ｍｍｌ程度の厚さで構成されている。 第２Ｂ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板５ＵＢＩ及び５ＵＢ２の左側縁部
分で外部引出配線の存在する部分の断面を示している。 右側は、透明ガラス基板５ＵＢＩ及び５ＵＢ２の右側縁
部分で外部引出配線の存在しない部分の断面を示してい
る。 第２Ｂ図の左側、右側の夫々に示すシール材ＳＬは、液
晶ＬＣを封止するように構成されており、液晶封入口（
図示していない）を除く透明ガラス基板／５ＵＢ１及び
５ＵＢ２の縁周囲全体に沿って形成されている。シール
材ＳＬは、例えば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板５ＵＢ２側の共通透明画素電極
ＩＴＯ２は、少なくとも一個所において。 銀ペースト材ＳＩＬによって、下部透明ガラス基板５Ｕ
ＢＩ側に形成された外部引出配線に接続されている。こ
の外部引出配線は、前述したゲート電極ＧＴ、ソース電
極ＳＤＩ、ドレイン電極ＳＤ２の夫々と同一製造工程で
形成される。 配向膜０ＲＩＩ及び０ＲＴ２、透明画素電極工Ｔｏ、共
通透明画素電極ＩＴ○、保護膜ＰＳＶＩ及びＰＳＶ２、
ｔＩＡ９膜ＧＩの夫々の層は、シール材ＳＬの内側に形
成される。偏光板ＰＯＬは、下部透明ガラス基板５ＵＢ
１、上部透明ガラス基板５ＵＢ２の夫々の外側の表面に
形成されている。 液晶ＬＣは、液晶分子の向きを設定する下部配向膜０Ｒ
ＩＩ及び上部配向膜０ＲＩ２の間に封入され、シール部
ＳＬよってシールされている。 下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜ＰＳＶ
２、共通透明画素電極（ＣＯＭ）ＩｒＯ２及び上部配向
膜○ＲＩ２が順次積層して設けられている。 この液晶表示装置は、下部透明ガラス基板５ＵＢ１側、
上部透明ガラス基板５ＵＢ２側の夫々の層を別々に形成
し、その後、上下透明ガラス基板５ＵＢＩ及び５ＵＢ２
を重ね合せ、両者間に液晶ＬＣを封入することによって
組み立てられる。 （薄膜トランジスタＴＰＴ＞ 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＰＴ２及びＴＰＴ３で構成さ
れている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々
は、実質的に同一サイズ（チャンネル長と幅が同じ）で
構成されている。 この分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
夫々は、主に、ゲート電極ＧＴ、ゲート絶縁膜Ｇｒ、ｉ
型（真性、１ｎｔｒｉｎｓｉｃ、導電型決定不純物がド
ープされていない）非晶質Ｓｉ半導体層ＡＳ、一対のソ
ース電極ＳＤＩ及びドレイン電極ＳＤ２°で構成されて
いる。なお、ソース・ドレインは本来その閾のバイアス
極性によって決まり、本表示装置の回路ではその極性は
動作中反転するので、ソース・ドレインは動作中入れ替
わると理解されたい。しかし以下の説明でも、便宜上一
方をソース、他方をドレインと固定して表現する。 （ゲート電極ＧＴ＞ ゲート電極ＧＴは、第４図（第２Ａ図の層ｇ１、ｇ２及
びＡＳのみを描いた平面図）に詳細に示すように、走査
信号線ＧＬから垂直方向（第２Ａ図及び第４図において
上方向）に突出する形状で構成されている（丁字形状に
分岐されている）。ゲート電極ＧＴは、薄膜トランジス
タＴＰＴＩ〜ＴＦＴ３の夫々の形成領域まで突出するよ
うに構成されている。薄膜トランジスタＴＰＴ１〜ＴＦ
Ｔ３の夫々のゲート電極ＧＴは、一体に（共通ゲート電
極として）構成されており、走査信号線ＯＬに連続して
形成されている。ゲート電極ＧＴは、薄膜トランジスタ
ＴＰＴの形成領域において大きい段差を作らないように
、単層の第１導電膜ｇ１で構成する。第工導電膜ｇｌは
、例えばスパッタで形成されたクロム（Ｃｒ）膜を用い
、１０００［人］程度の膜厚で形成する。 このゲート電極ＧＴは、第２Ａ図、第２Ｂ図及び第４図
に示されているように、半導体ＲＡＳを完全に覆うよう
（下方からみて）それより太き目に形成される。従って
、基板５ＵＢＩの下方に蛍光灯等のバックライトＢＬを
取付けた場合、この不透明のＣｒゲート電極ＧＴが影と
なって、半導体層ＡＳにはバックライト光が当たらず、
光照射による導電現象すなわちＴＰＴのオフ特性劣化は
起きにくくなる。なお、ゲート電極ＧＴの本来の大きさ
は、ソース・ドレイン電極ＳＤＩとＳＤＺ間をまたがる
に最低限必要な（ゲート電極とソース・ドレイン電極の
位置合わせ余裕分も含めて）幅を持ち、チャンネル幅Ｗ
を決めるその奥行き長さはソース・ドレイン電極間の距
離（チャンネル長）Ｌとの比、即ち相互コンダクタンス
ｇｍを決定するファクタＷ／Ｌをいくつにするかによっ
て決められる。 本実施例におけるゲート電極の大きさは勿論。 上述した本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲート及び遮光の機能面からだけで考
えれば、ゲート電極及びその配線ＧＬは単一の層で一体
に形成しても良く、この場合不透明導電材料としてＳｉ
を含有させたＡ１．純ＡＩ。 及びＰｄを含有させたＡ１等を選ぶことができる。 （走査信号線ＧＬＩ＞ 前記走査信号線ＧＬは、第１導電膜ｄ１及びその上部に
設けられた第２導電膜ｇ２からなる複合膜で構成されて
いる。この走査信号線ＧＬの第１導電膜ｇ１は、前記ゲ
ート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成さ
れ、かつ一体に構成されている。第２導電ＷＡｇ２は、
例えば、スパッタで形成されたアルミニウム（Ａ　Ｑ　
）膜を用い、２０００〜４０００［Ａ］程度の膜厚で形
成する。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を
低減し、信号伝達速度の高速化（画素の情報の書込特性
向上）を図ることができるように構成されている。 また、走査信号ＡｉＧＬは、第１導電膜ｇ１の幅寸法に
比べて第２導電膜ｇ２の幅寸法を小さく構成している。 すなわち、走査信号＠ＧＬは、その側壁の段差形状がゆ
るやかになっている。 （ゲート絶縁膜ＧＩ＞ 絶＃Ｌ膜ＧＩは、薄膜トランジスタＴＰＴ１〜ＴＦＴ３
の夫々のゲート絶縁膜として使用される。 絶縁膜ＧＩは、ゲート電極ＧＴ及び走査信号線ＧＬの上
層に形成されている。絶縁膜ＧＩは、例えば、プラズマ
ＣＶＤで形成された窒化珪素膜を用い、３０００［人］
程度の膜厚で形成する６（半導体層ＡＳ＞ ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＰＴ１〜ＴＦＴ３の夫々のチ
ャネル形成領域として使用される。 ｉ型半導体層ＡＳは、アモーファスシリコン膜又は多結
晶シリコン膜で゛形成し、約１８００［Ａ］程度の膜厚
で形成する。 このｉ型半導体層ＡＳは、供給ガスの酸分を変えてＳｉ
、Ｎ、ゲート絶縁膜ＧＩの形成に連続して。 同じプラズマＣＶＤ装置で、しかもその装置から外部に
露出することなく形成される。また、オーミックコンタ
クト用のＰをドープしたＮ”ＲｄＯ（第２Ｂ図）も同様
に連続して約４００［人］の厚さに形成される。しかる
後下側基板５ＵＢＩはＣＶＤ装置から外に取り出され、
写真処理技術により、Ｎ＋層ｄＯ及びｉ　Ｎ　Ａ　Ｓは
第２Ａ図、第２Ｂ図及び第４図に示すように独立した島
にパターニングされる。 ｉ型半導体層ＡＳは、第２Ａ図及び第４図に詳細に示す
ように、走査信号線ＧＬと映像信号線ＤＬどの交差部（
クロスオーバ部）の両者間にも設けられている。この交
差部ｉ型半導体ＩＡｓは、交差部における走査信号＆１
ｉＧＬと映像信号線ＤＬとの短絡を低減するように構成
されている。 （ソース・ドレイン電極ＳＤＩ、ＳＤ２＞複数に分割さ
れた薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々のソー
ス電極ＳＤＩとドレイン電極ＳＤ２とは、第２Ａ図、第
２Ｂ図及び第５図（第２Ａ図の層ｄ１〜ｄ３のみを描い
た平面図）で詳細に示すように、半導体層ＡＳ上に夫々
離隔して設けられている。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２の夫々は、Ｎ＋
型半導体層ｄＯに接触する下層側から、−第１導電膜ｄ
１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせ
て構成されている。ソース電極ＳＤＩの第１導電膜ｄ１
、第２導電膜ｄ２及び第３導電膜ｄ３は、ドレイン電極
ＳＤ２の夫々と同一製造工程で形成される。 第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜１０００［Ａ　］の膜厚（本実施例では、６
００［人］程度の膜厚）で形成する。クロム膜は、膜厚
を厚く形成するとストレスが大きくなるので、２０００
［λ］程度の膜厚を越えない範囲で形成する。 クロム膜は、Ｎ＋型半導体層ｄｏとの接触が良好である
。クロム膜は、後述する第２導電膜ｄ２のアルミニウム
がＮ＋型半導体層ｄｏに拡散することを防止する、所謂
バリア層を構成する。第１導電膜ｄｉとしては、クロム
膜の他に、高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高
融点金属シリサイド（Ｍ。 Ｓｉ２．ＴｉＳｉ２．ＴａＳｉ、、ＷＳｉ、）膜で形成
してもよい。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜ｄ１をマスクとして
Ｎ＋層ｄｏが除去される。つまり、ｉ層Ａｓ上に残って
いたＮ＋層ｄＯは第１導電膜ｄ１以外の部分がセルファ
ラインで除去される。 このとき、Ｎ”層ｄｏはその厚さ分は全て除去されるよ
うエッチされるのでｉ　ＭＡ　Ｓも若干その表面部分で
エッチされるが、その程度はエッチ時間で制御すれば良
い。 しかる後第２導電膜ｄ２が、アルミニウムのスパッタリ
ングで３０００〜４０００［λコの膜厚（本実施例では
、３０００［人コ程度の膜厚）に形成される。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極ＳＤＩ、ドレイ
ン電極ＳＤ２及び映像信号線ＤＬの抵抗値を低減するよ
うに構成されている６第２導電膜ｄ２としては、アルミ
ニウム膜の他に、シリコン（Ｓｉ）や銅（Ｃｕ）を添加
物として含有させたアルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後第
３導電膜ｄ３が形成される。この第３導電膜ｄ３はスパ
ッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ−Ｔ
ｉｎ−Ｏｘｉｄｅ　Ｉ　Ｔ　Ｏ：ネサ膜）から成り、１
０００〜Ｚ０００［人］の膜厚（本実施例では、１２０
０［Ａ　］程度の膜厚）で形成される。この第３導電膜
ｄ３は、ソース電極ＳＤＩ、ドレイン電極ＳＤ２及び映
像信号線ＤＬを構成すると共に、透明画素電極ＩＴＯＩ
を構成するようになっている。 ソース電極ＳＤ１の第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１の夫々は、上層の第２導電膜ｄ２及
び第３導電膜ｄ３に比べて内側に（チャンネル領域内に
）大きく入り込んでいる。 つまり、これらの部分における第１導電膜ｄｉは、Ｎｄ
２、ｄ３とは無関係に薄膜トランジスタＴＰＴのゲート
長りを規定できるように構成されている。 ソース電極ＳＤ１は、前記のように、透明画素電極ＩＴ
ＯＩに接続されている。ソース電極ＳＤＩは、ｉ型半導
体層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ１層ｄ
ｏの膜厚及びｉ型半導体層ＡＳの膜厚とを加算した膜厚
に相当する段差）に沿って構成されている。具体的には
、ソース電極ＳＤＩは、ｉ型半導体層Ａｓの段差形状に
沿って形成された第１導電膜ｄｉと、この第１導電膜ｄ
１の上部にそれに比べて透明画素電極ＩＴＯＩと接続さ
れる側を小さいサイズで形成した第２導電膜ｄ２と、こ
の第２導電膜から露出する第１導電膜ｄ１に接続された
第３導電膜ｄ３とで構成されている。ソース電極ＳＤＩ
の第２導電膜ｄ２は、第１導電膜ｄ１のクロム膜がスト
レスの増大から厚く形成できず、ｉ型半導体層ＡＳの段
差形状を乗り越えられないので、このｉ型半導体層Ａｓ
を乗り越えるために構成されている。つまり、第２導電
膜ｄ２は、厚く形成することでステップカバレッジを向
上している。第２導電膜ｄ２は、厚く形成できるので、
ソース電極ＳＤＩの抵抗値（ドレイン電極ＳＤ２や映像
信号線ＤＬについても同様）の低減に大きく寄与してい
る。第３導電膜ｄ３は、第２導電膜ｄ２のｉ型半導体層
ＡＳに起因する段差形状を乗り越えることができないの
で。 第２導電膜ｄ２のサイズを小さくすることで露出する第
１導電膜ｄ１に接続するように構成されている。第１導
電膜ｄ１と第３導電膜ｄ３とは、接着性が良好であるば
かりか、両者間の接続部の段差形状が小さいので、確実
に接続することができる。 （画素電極ＩＴＯＩ＞ 前記透明画素電極ＩＴ○１は、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ＩＴ○１は１画素の複数に分割された薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３の夫々に対応して３つの透明画
素電極（分割透明画素電極）Ｅｌ、Ｅ２、Ｅ３に分割さ
れている。透明画素電極Ｅ１〜Ｅ３は、各々、薄膜トラ
ンジスタＴＰＴのソース電極ＳＤＩに接続されている。 透明画素電極Ｅ１〜Ｅ３の夫々は、実質的に同一面積と
なるようにパターニングされている。 このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＦＴ王〜ＴＦＴ３に分割し、この複
数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
夫々に複数に分割した透明画素電極Ｅ１〜Ｅ３の夫々を
接続することにより、分割された一部分（例えば、ＴＦ
ＴＩ）が点欠陥になっても、画素全体でみれば点欠陥で
なくなる（ＴＦＴ２及びＴＦＴ３が欠陥でない）ので、
点欠陥の確率を低減することができ、また欠陥を見にく
くすることができる。 また、前記画素の分割された透明画素電極Ｅｌ〜Ｅ３の
夫々を実質的に同一面積で構成することにより、透明画
素電極Ｅ１〜Ｅ３の夫々と共通透明画素電極ＩＴＯ２と
で構成される夫々の液晶容量（Ｃｐｉｘ）を均一にする
ことができる。 （保護膜ＰＳＶＩ＞ 薄膜トランジスタＴＰＴ及び透明画素電極ＩｒＯ２上に
は、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶ１は、主に、薄膜トランジスタＴＰＴを温
気等から保護するために形成されており、透明性が高く
しかも耐湿性の良いものを使用する。 保護膜ＰＳＶＩは５例えば、プラズマＣＶＤで形成した
酸化珪素膜や窒化珪素膜で形成されており、８０００［
Ａ　］程度の膜厚で形成する。 （遮光膜ＢＭ＞ 上部基板５ＵＢＺ側には、外部光（第２Ｂ図では上方か
らの光）がチャネル形成領域として使用されるｉ型半導
体層ＡＳに入射されないように。 遮蔽膜ＢＭが設けられ、第６図のハツチングに示すよう
なパターンとされている。なお、第６図は第２Ａ図にお
けるＩＴＯＩｌｉ／ｌｄ３、フィルタ層ＦＩＬ及び遮光
膜ＢＭのみを描いた平面図である。 遮光膜ＢＭは、光に対する遮蔽性が高い１例えば。 アルミニウム膜やクロム膜等で形成されており、本実施
例では、クロム膜がスパッタリングで１３００［人］程
度の膜厚に形成される。 従って、ＴＰＴＩ〜３の共通半導体ＲＡＳは上下にある
遮光膜ＢＭ及び太き目のゲート電極ＧＴによってサンド
イッチにされ、その部分は外部の自然光やバックライト
光が当たらなくなる。遮光膜ＢＭは第６図のハツチング
部分で示すように、画素の周囲に形成され、つまり遮光
膜ＢＭは格子状に形成され（ブラックマトリクス）、こ
の格子で１画素の有効表示領域が仕切られている。従っ
て、各画素の輪郭が遮光膜ＢＭによってはっきりとしコ
ントラストが向上する。つまり遮光膜ＢＭは、半導体層
Ａｓに対する遮光とブラックマトリクスとの２つの機能
をもつ。 なお、バックライトを５ＵＢ２側に取り付け、５ＵＢＩ
をｗｔ察側（外部露出側）とすることもできる。 （共通電極ＩＴＯ２＞ 共通透明画素電極ＩＴＯ２は、下部透明ガラス基板５Ｕ
ＢＩ側に画素毎に設けられた透明画素電極ＩＴＯＩに対
向し、液晶の光学的な状態は各画素電極ＩＴＯＩと共通
電極ＩｒＯ２間の電位差（電界）に応答して変化する。 この共通透明画素電極ＩＴＯ２には、コモン電圧Ｖｃｏ
ｍが印加されるように構成されている。コモン電圧Ｖｃ
ｏｍは、映像信号線ＤＬに印加されるロウレベルの開動
電圧ｖｄｍｉｎとハイレベルの駆動電圧Ｖ　ｄ　ｗａｘ
との中間電位である。 （カラーフィルタＦＩＬ＞ カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは、画素に対向する位置に各画素
毎にドツト状に形成され（第７図）、染め分けられてい
る（第７図は第３図の第３導電膜ｆｉｄ３とカラーフィ
ルタ層ＦＩＬのみを描いたもので、Ｒ，Ｇ、Ｂの各フィ
ルターはそれぞれ、４５’、１３５°、クロスのハツチ
を施しである）。カラーフィルタＦＩＬは第６図に示す
ように画素電極ＩＴＯＩ　（Ｅｌ〜Ｅ３）の全てを覆う
ように太き目に形成され、遮光膜ＢＭはカラーフィルタ
ＦＩＬ及び画素電極ＩＴＯＩのエツジ部分と重なるよう
画素電極ＩＴＯＩの周縁部より内側に形成されている。 カラーフィルタＦＩＬは、次のように形成することがで
きる。まず、上部透明ガラス基板５ＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。次に、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 （画素配列） 前記液晶表示部の各画素は、第３図及び第７図に示すよ
うに、走査信号線ＧＬが延在する方向と同一列方向に複
数配置され、画素列Ｘｉ、Ｘ２゜Ｘ３．Ｘ４．・・・の
夫々を構成している。各画素列Ｘ１、Ｘ２．Ｘ３．Ｘ４
．・・・の夫々の画素は、薄膜トランジスタＴＦＴＩ〜
ＴＦＴ３及び透明画素電極Ｅ１〜Ｅ３の配置位置を同一
に構成している。つまり、奇数画素列ＸＩ、Ｘ３．・・
・の夫々の画素は、薄膜トランジスタＴＦＴＩ−ＴＦＴ
３の配置位置を左側、透明画素電極Ｅ１〜Ｅ３の配置位
置を右側に構成している６奇数画素列Ｘｉ、Ｘ３．・・
・の夫々の行方向の隣りの偶数画素列Ｘ２．Ｘ４．・・
・の夫々の画素は、奇数画素列Ｘｉ、Ｘ３．・・・の夫
々の画素を前記映像信号線ＤＬの延在方向を基準にして
線対称でひっくり返した画素で構成されている。すなわ
ち１画素列Ｘ２．Ｘ４．・・・の夫々の画素は、薄膜ト
ランジスタＴＰＴ１〜ＴＦＴ３の配置位置を右側、透明
画素電極Ｅ１〜Ｅ３の配置位置を左側に構成している。 そして、画素列Ｘ　２　、　Ｘ　４．　、・・・の夫々
の画素は、画素列ＸＩ、Ｘ３．・・・の夫々の画素に対
し、列方向に半画素間隔移動させて（ずらして）配置さ
れている。つまり、画素列Ｘの各画素間隔を１．０（１
，０ピツチ）とすると１次段の画素列Ｘは、各画素間隔
を１．０とし、前段の画素列Ｘに対して列方向に０．５
画素間隔（０，５ピツチ）ずれている。 各画素間を行方向に延在する映像信号線ＤＬは、各画素
列Ｘ間において、半画素間隔分（０，５ピツチ分）列方
向に延在するように構成されている。 その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形成された画素（例えば、画素列Ｘ、の赤
色フィルタＲが形成された画素）と次段の画素列Ｘの同
一色フィルタが形成された画素（例えば、画素列Ｘ４の
赤色フィルタＲが形成された画素）とが１．５画素間隔
（１，５ピツチ）離隔され、また、ＲＧＢのカラーフィ
ルタＦＩＬは三角形配置となる。カラーフィルタＦＩＬ
のＲＧＢの三角形配置構造は、各色の混色を良くするこ
とができるので、カラー画像の解像度を向上することが
できる。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる。 （表示パネル全体等価回路） この液晶表示部装置の等価回路を第８図に示す。 Ｘ　ｉ　Ｇ、　Ｘ　ｉ　＋　Ｉ　Ｇ、・・・は、緑色フ
ィルタＧが形成される画素に接続された映像信号線ＤＬ
である。 ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである。 Ｘ　ｘ　＋Ｉ　Ｒ、Ｘ　ｘ　＋　２　Ｒｒ・・・は、赤
色フィルタＲが形成される画素に接続された映像信号線
ＤＬである。これらの映像信号線ＤＬは、映像信号駆動
回路で選択される。Ｙｉは第３図及び第７図に示同様に
、Ｙｉ＋１．Ｙｉ＋２．・・・の夫々は、画素列Ｘ２．
Ｘ３．・・・の夫々を選択する走査信号線ＧＬである。 これらの走査信号線ＧＬは、垂直走査回路に接続されて
いるａ　Ｃａｄｄは付加容量を示し、Ｖｃｏｍは共通電
圧を示す。 （付加容量Ｃａｄｄの構造） 透明画素電極Ｅ１〜Ｅ３の夫々は、薄膜トランジスタＴ
ＰＴと接続される端部と反対側の端部において、隣りの
走査信号線ＧＬと重なるよう、Ｌ字状に屈折して形成さ
れている。この重ね合せは、第２Ｃ図からも明らかなよ
うに、透明画素電極Ｅ１〜Ｅ３の夫々を一方の電極ＰＬ
２とし、隣りの走査信号１ｉＡＧＬを他方の電極ＰＬＩ
とする保持容量素子（静電容量素子）Ｃａｄｄを構成す
る。この保持容量素子Ｃａｄｄの誘電体膜は、薄膜トラ
ンジスタＴＰＴのゲート絶縁膜として使用される絶縁膜
ＧＩと同一層で構成されている。 保持容量Ｃａｄｄは、第４図からも明らかなように、ゲ
ート線ＧＬのＩＭ目ｇ１の幅を広げた部分する部分の層
ｇｌはドレイン線との短絡の確率を小さくするため細く
されている。 保持容量素子ＣａｄｄをＷ或するために重ね合わされる
透明画素電極Ｅ１〜Ｅ３の夫々と容量電極線（ｇｌ）と
の間の一部には、前記ソース電極ＳＤ１と同様に、段差
形状を乗り越える際に透明画素電極ＩＴ○１が断線しな
いように、第１導電膜ｄ１及び第２導電膜ｄ２で構成さ
れた島領域が設けられている。この島領域は、透明画素
電極ＩＴＯ１の面積（開口率）を低下しないように、で
きる限り小さく構成する。 （付加容量Ｃａｄｄの等倍回路とその動作）第２Ａ図に
示される画素の等倍回路を第９図に示す、第９図におい
て、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴ
及びソース電極５ＤＩ−間に形成される寄生容量である
。寄生容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。Ｃｐ
ｉｘは透明画素電極ＩＴＯＩ（ＰＩＸ）及び共通透明画
素電極ＩＴ○２（ＣＯＭ）間で形成される液晶容量であ
る。液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜Ｐ
Ｓｖ１及び配向膜０ＲＩＩ、○ＲＩ２である。Ｖｌｃは
中点電位である。 前記保持容量素子Ｃａｄｄは、ＴＰＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖｌｃに対するゲー
ト電位変化ΔＶｇの影響を低減するように働く、この様
子を式で表すと ΔＶ　ｌｃ＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋Ｃ
ｐｉｘ））　ＸΔＶｇとなる。ここでΔＶｌｃはΔＶｇ
による中点電位の変化分を表わす。この変化分ΔＶｉｅ
は液晶に加わる直流成分の原因となるが、保持容量Ｃａ
ｄｄを大きくすればする程その値を小さくすることがで
きる。 また、保持容量Ｃａｄｄは放電時間を長くする作用もあ
り、ＴＰＴがオフした後の映像情報を長く蓄積する。液
晶ＬＣに印加される直流成分の低減は。 液晶ＬＣの寿命を向上し、液晶表示画面の切り替え時に
前の画像が残る所謂焼き付きを低減することができる。 前述したように、ゲート電極ＧＴは半導体ＩＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤ１．ＳＤ２とのオーバラップ面積が増え、従って寄
生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート（走
査）信号Ｖｇの影響を受は易くなるという逆効果が生じ
る。しかし、保持容量Ｃａｄｄを設けることによりこの
デメリットも解消することができる。 前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ＜Ｃａｄｄ＜８・Ｃｐｉｘ）、重ね合せ容量Ｃｇｓ
に対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜　３２
・Ｃｇｓ）程度の値に設定する。 （付加容量Ｃａｄｄ電極線の結線方法）容量電極線とし
てのみ使用される最終段の走査信号線ＧＬ（又は初段の
走査信号線ＧＬ）は、第８図に示すように、共通透明画
素電極（Ｖｃｏｍ）ＩｒＯ２に接続する。共通透明画素
電極ＩＴ○２は、第２Ｂ図に示すように、液晶表示装置
の周縁部において銀ペースト材ＳＬによって外部引出配
線に接続されている。しかも、この外部引出配線の一部
の導電層（ｇｌ及びｇ２）は走査信号、ＩＧＬと同一製
造工程で構成されている。この結果、最終段の容量電極
ＭＯＬは、共通透明画素電極ＩＴＯ２に簡単に接続する
ことができる。 又は、第８図の点線で示すように、最終段（初段）の容
量電極線ＧＬを初段（最終段）の走査信号線ＧＬに接続
しても良い。なお、この接続は液晶表示部内の内部配線
或は外部引出配線によって行うことができる。 （付加容量Ｃａｄｄ走査信号による直流分相殺）本液晶
表示装置は、先に本願出願人によって出願された特願昭
６２−９５１２５号に記載される直流相殺方式（ＤＣキ
ャンセル方式）に基づき、第１０図（タイムチャート）
に示すように、走査信号ａＤＬの開動電圧を制御するこ
とによってさらに液晶ＬＣに加わる直流成分を低減する
ことができる。第１０図において、■ｉは任意の走査信
号ｍＧＬの駐動電圧、Ｖ　ｉ　＋　１はその次段の走査
信号ＩＩＸＧＬの駆動電圧である。Ｖｅａは走査信号Ａ
ＩＧＬに印加されるロウレベルの開動電圧Ｖｄｍ１ｎ、
Ｖｄｄは走査信号ｇＧＬに印加されるハイレベルの開動
電圧Ｖ　ｄ　ｍａｘである。各時刻ｔ＝ｔ１〜ｔ４にお
ける中点電位ｖｌｃ（第９図参照）の電圧変化分ΔＶよ
〜Δｖ４は次のようになる。 １＝１．：ΔＶ　ｘ　＝　　（Ｃｇｓ／　Ｃ）・Ｖ　２
１＝１２：△Ｖ、＝＋（Ｃｇｓ／Ｃ）（Ｖ１＋Ｖ２）−
（Ｃａｄｄ／　Ｃ）・Ｖ　２ １＝１．：ΔＶ、＝−（Ｃｇｓ／Ｃ）・Ｖ１＋（Ｃａｄ
ｄ／Ｃ）・（Ｖ１＋Ｖ２） １＝１４：ΔＶ４＝−（Ｃａｄｄ／Ｃ）・Ｖｌだだし、
画素の合計の容量：　Ｃ＝　Ｃｇ５　＋　Ｃｐｉｘ　＋
ａｄｄ ここで、走査信号線ＧＬに印加される朦動電圧が充分で
あれば（下記

【注］参照）、液晶ＬＣに加わる直流電圧
は、 ΔＶ、＋ΔＶ４＝　（Ｃａｄｄ・Ｖ　２−　Ｃｇｓ−Ｖ
　１　）／　Ｃとなるので、Ｃａｄｄ−Ｖ２＝Ｃｇｓ−
Ｖｌとすると、液晶ＬＣに加わる直流電圧はＯになる。 【注】時刻ｔ□、ｔ２で走査線Ｖｉの変化分が中点電位
Ｖｌｃに影響を及ぼすが、ｔ２〜ｔ３の期間に中点電位
Ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。 液晶にかかる電位はＴＰＴがオフした直後の電位でほぼ
決定される（ＴＰＴオフ期間がオン期間より圧倒的に長
い）、従って、液晶にかかる直流分の計算は、期間ｔ１
〜ｔ、はほぼ無視でき、ＴＰＴがオフ直後の電位、即ち
時刻ｔ３、ｔ４における過渡時の影響を考えれば良い。 なお、映像信号Ｖｉはフレーム毎、或はライン毎に極性
が反転し、映像信号そのものによる直流分は零とされて
いる。 つまり、直流相殺方式は１重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃａｄｄ及び次段の走査信号８ＧＬ（容量電極線）に印
加される岨動電圧によって押し上げ、液晶ＬＣに加わる
直流成分を極めて小さくすることができる。この結果、
液晶表示装置は液晶ＬＣの寿命を向上することができる
。勿論、遮光効果を上げるためにゲートＧＴを大きくし
た場合、それに伴って保持容量Ｃａｄｄの値を大きくす
れば良い。 第１１図は、液晶表示モジュールの一部切断平面図であ
る。 ５は上シールドケース、６は下シールドケース、７は上
シールドケース５に設けられた液晶表示窓、工は液晶表
示窓７に取り付けられた液晶表示パネル、１９は外部か
らの信号を入力するＦＰＣ（フレキシブルプリント配線
基板）、工８は位置決め用穴、１６はリベット、１５は
リベット用孔、エフはリベット取り付は部のシールドケ
ース５．６に設けられた凹部である。上下２枚のシール
ドケース５．６は組み合わされ、複数のリベット１６お
よび半田付けによって固定されている。２は液晶表示パ
ネル１を開動させるための開動ＩＣｌ３は乱動ＩＣ２が
実装されたＴＡＢ（テープオートメイティドボンディン
グ）、４はＴＡＢ３が実装されたプリント配線基板（Ｐ
ＣＢ）　、８は液晶表示パネルｌの入力端子であり、Ｔ
ＡＢ３の出力端子と接続される。 第１図（Ａ）〜（Ｄ）は、それぞれ本発明の液晶表示装
置の実施例を示す平面図である。５ＵＢ１はＴＰＴ等が
形成された下部透明ガラス基板、５ＵＢ２はカラーフィ
ルタ等が形成された上部透明ガラス基板である。下部透
明ガラス基板ＳＵＢ工は上部透明ガラス基板５ＵＢ２よ
り寸法が大きく、上部透明ガラス基板５ＵＢ２の周囲の
下部透明ガラス基板５ＵＢＩ上に液晶表示パネルの各入
力端子が設けられている。その上に第１１図に示したＴ
ＡＢの出力端子が接続される。２１は各画素のゲート線
またはドレイン線に接続された信号電圧供給用端子（ド
レイン信号端子）、２２は共通透明画素電極に接続され
た共通電圧供給用端子、２３は共通透明画素電極の端子
取出し部、２４はダミー端子、２５は基板ナンバーを利
用した検査用パッド、２６は基板ナンバーとは別に設け
られた検査用パッド、２７は全点燈検査用給電プローバ
、２８は下部透明ガラス基板の切断線、２９は切断前の
透明ガラス板に設けられたショート配線、３０は放電部
である。 第１図（Ａ）の実施例では、共通電圧供給用端子２２の
外側に２本、２Ｉと２２の間に１本ダミー端子２４が設
けられている。また、共通電圧供給用端子２２に接続さ
れた検査用パッド２５が設けられている。 この検査用パッド２５は１例えばゲート電極を構成する
Ｃｒを形成するとき同時に形成さ九た基板識別用の基板
ナンバーを利用している６なお、検査用パッド２５は画
素電極形成用のＩＴＯ膜等他の導電膜を利用して形成し
てもよい。 第１図（Ｂ）の実施例は、基板ナンバーと別に新たに検
査用パッド２６を設けた例である。この検査用パッド２
６は、例えば画素電極構成用のＩＴＯ膜を利用して同時
に設ける。なお、検査用パッド２６はゲート電極形成用
のＣｒ膜等他の導電膜を利用して設けてもよい。 第１図（Ｃ）は、２個の検査用給電プローバ２７を信号
電圧供給用端子２１および検査用パッド２６の両者にそ
れぞれ接触させて画素全部を点燈させ、検査を行う様子
を示す。この検査により、ギャップむら、断線およびＴ
ＰＴのチエツク、ゲート線とドレイン線の層間短絡等が
チエツクできる。 第１図（Ｄ）は、下部透明ガラス基板ＳＵＢ↓の切断前
にゲート絶縁膜の静電破壊防止用のショート配線２９を
設けた例である。ショート配線はゲート線とドレイン線
をすべて短絡してもよいが、この状態では全点燈検査が
できない。従って１本実施例のショート配線２９では、
ゲート線を短絡した線、ドレイン線を短絡した線、およ
び検査用パッド２５に接続された線が微細な間隔を隔て
て接近したパターン（避雷針パターンと称す）から成る
放電部３０を設けた。従って、製造工程中大きな静電気
が配線パターンに侵入したとき、この放電部３０で放電
が起き、ゲート絶縁膜の静電破壊が防止される。なお、
上記避雷針パターンの代わりにゲート線を短絡した線、
ドレイン線を短絡した線、および検査用パッド２５に接
続された線を絶縁膜を介して眉間的に接近させた静電容
量パターンを設けてもよい。本実施例では、下部透明ガ
ラス基板５ＵＢ１の切断前、ショート配線２９を有する
状態で全点燈検査可能である。すなわち、検査用給電プ
ローバを用いて共通電圧を検査用パッド２５に供給し、
信号電圧をショート配線２９に供給する。 上記各実施例によれば、共通透明画素電極２２の外側に
ダミー端子２４を設けたので、共通電圧供給上する。ま
た、検査用パッド２５．２６を設けたので容易に検査用
給電プローバ２７を接触させることができ、信号電圧供
給用端子２１と短絡することなく全点燈検査を行うこと
ができる。さらに、信号電圧供給用端子２１と共通電圧
供給用端子２２との間にダミー端子２４を設けると１両
者の間隔が大きくなるので、たとえ検査用パッド２５．
２６を設けなくても信号電圧供給用端子２１と短絡する
ことなく検査用給電プローバ２７を接触させて検査でき
る。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、ダミー端子２４の本数、検査用バンド２５２６
の形状、あるいはどの導電膜を利用して検査用パッド２
５．２６を構成するか等は上記実施例に限定されず１種
々の構成を用いてよい。 また、本実施例ではゲート電極形成→ゲート絶縁膜形成
→半導体層形成→ソース・ドレイン電極形成の逆スタガ
構造を示したが、上下関係又は作る順番がそれと逆のス
タガ構造でも本発明は有効である。 〔発明の効果〕 以上説明したように、本発明の液晶表示装置では、共通
電圧供給用端子の外側または両側にダミー端子を設けた
ので、共通電圧供給用端子の接続信頼性を向上でき、ま
た、共通電圧供給用端子に接続された検査用パッドを設
けたので、点燈検査が信号電圧供給用端子と短絡なく容
易にできる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）は、それぞれ本発明の液晶表示装
置の実施例を示す平面図、 第２Ａ図は、本発明の実施例Ｉであるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の一画
素を示す要部平面図、 第２Ｂ図は、前記第２Ａ図のｎＢ−ＪＩＢ切断線で切っ
た部分とシール部周辺部の断面図、第２Ｃ図は、第２Ａ
図のｎｃ−ｎｃ切断線における断面図、 第３図は、前記第２Ａ図に示す画素を複数配置した液晶
表示部の要部平面図、 第４図乃至第６図は、前記第２Ａ図に示す画素の所定の
層のみを描いた平面図、 第７図は、前記第３図に示す画素電極層とカラーフィル
タ層のみとを重ね合せた状態における要部平面図、 第８図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、第９図は、第２
Ａ図に記載される画素の等価回路図、 第１０図は、直流相殺方式による走査信号線の開動電圧
を示すタイムチャート、 第１１図は、液晶表示モジュールの一部切断平面図であ
る。 図中、２１・・・信号電圧供給用端子、２２・・・共通
電圧供給用端子、２３・・・共通透明画素電極の端子取
出し部、２４・・・ダミー端子、２５・・・基板ナンバ
ー利用の共通電圧供給用端子検査用パッド、２６・・・
共通電圧供給用端子検査用パッド、２７・・・点燈検査
用給電プローバ、ＳＵＢ・・・透明ガラス基板、ＧＬ・
・・走査信号線、ＤＬ・・・映像信号線、ＧＩ・・・絶
縁膜、ＧＴ・・・ゲート電極、ＡＳ・・・ｉ型半導体層
、ＳＤ・・・ソース電極又はドレイン電極、ｐｓｖ・・
・保護膜、ＬＳ・・・遮光膜、ＬＣ・・・液晶、ＴＰＴ
・・・薄膜トランジスタ、ＩＴＯ・・・透明電極、ｇｏ
ｄ・・・導電膜、Ｃａｄｄ・・・保持容量素子、Ｃｇｓ
・・・重ね合せ容量、Ｃｐｉｘ・・・液晶容量である（
英文字の後の数字の添字は省略）。 第３図 第６図 第９図 第１０図 ｌ ｔ２　ｔ、５　ｔ４ 翳１１図 ７−−−−褒晶表示忠

Claims (1)

1. 【特許請求の範囲】 １、共通電圧供給用端子の外側または両側にダミー端子
   が設けられていることを特徴とする液晶表示装置。 ２、共通電圧供給用端子に接続された検査用パッドが設
   けられていることを特徴とする液晶表示装置。