KR100359572B1 - Plasma Display Panel - Google Patents

Abstract

본 발명은 고속 어드레싱을 할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.The present invention relates to a plasma display panel capable of high speed addressing.

본 발명의 플라즈마 디스플레이 패널은 각각의 방전셀 내에 적어도 하나 이상 포함되도록 버스전극으로부터 신장되는 소정모양의 돌기와, 하부기판 상에 24㎛ 이하로 형성되는 유전체층을 구비한다.The plasma display panel of the present invention includes a predetermined shape of protrusion extending from the bus electrode so as to be included in at least one of the discharge cells, and a dielectric layer formed on the lower substrate of 24 μm or less.

본 발명에 의하면, 버스전극라인구조 및 어드레스전극라인구조를 변경함과 아울러 하부 유전체층을 얇게 형성하여 고속 어드레싱을 할 수 있다.According to the present invention, the bus electrode line structure and the address electrode line structure can be changed, and a lower dielectric layer can be formed thinly for high speed addressing.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}Plasma Display Panel

본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 고속 어드레싱을 할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel, and more particularly to a plasma display panel capable of high speed addressing.

플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.Plasma Display Panel (hereinafter referred to as "PDP") is a display device using visible light generated from a phosphor when ultraviolet light generated by gas discharge excites the phosphor. PDP is thinner and lighter than Cathode Ray Tube (CRT), which has been the mainstay of display means, and has the advantage of being able to realize high definition large screen. PDP is composed of a plurality of discharge cells arranged in a matrix form, one discharge cell constitutes a pixel of the screen.

도 1은 일반적인 교류 면방전 PDP의 방전셀 구조를 도시한 사시도이다.1 is a perspective view showing a discharge cell structure of a typical AC surface discharge PDP.

도 1을 참조하면, 전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)은 ITO(Indium Tin Oxide)로 투명하게 형성된 투명전극이다. 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z) 각각의 위에는 버스전극(13)이 나란하게 형성된다. 서스테인전극쌍(12Y,12Z)의 형성물질인 ITO가 높은 저항값을 갖기때문에 버스전극(13)을 통해 교류신호를 공급함으로써 각각의 방전셀에 균일한 전압이 인가되도록 하고 있다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 상부 유전체층(14) 상에 전면 도포되는 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.Referring to FIG. 1, a discharge cell of an electrode AC surface discharge type PDP includes a scan / sustain electrode 12Y and a common sustain electrode 12Z formed on an upper substrate 10, and an address formed on a lower substrate 18. An electrode 20X is provided. The scan / sustain electrode 12Y and the common sustain electrode 12Z are transparent electrodes formed transparently from indium tin oxide (ITO). Bus electrodes 13 are formed in parallel on each of the scan / sustain electrodes 12Y and the common sustain electrodes 12Z. Since ITO, which is a material of the sustain electrode pairs 12Y and 12Z, has a high resistance value, an alternating voltage is applied to each discharge cell by supplying an AC signal through the bus electrode 13. The upper dielectric layer 14 and the passivation layer 16 are stacked on the upper substrate 10 having the scan / sustain electrode 12Y and the common sustain electrode 12Z side by side. In the upper dielectric layer 14, wall charges generated during plasma discharge are accumulated. The passivation layer 16 entirely coated on the upper dielectric layer 14 prevents damage to the upper dielectric layer 14 due to sputtering generated during plasma discharge and increases emission efficiency of secondary electrons. As the protective film 16, magnesium oxide (MgO) is usually used. The lower dielectric layer 22 and the partition wall 24 are formed on the lower substrate 18 on which the address electrode 20X is formed, and the phosphor 26 is coated on the surfaces of the lower dielectric layer 22 and the partition wall 24. The address electrode 20X is formed in the direction crossing the scan / sustain electrode 12Y and the common sustain electrode 12Z. The partition wall 24 is formed in parallel with the address electrode 20X to prevent ultraviolet rays and visible light generated by the discharge from leaking to the adjacent discharge cells. The phosphor 26 is excited by ultraviolet rays generated during plasma discharge to generate visible light of any one of red, green, and blue. Inert gas for gas discharge is injected into the discharge space provided between the upper and lower substrates 10 and 18 and the partition wall 24.

도 2는 종래의 3 전극 교류 면방전형 PDP의 구동장치를 나타내는 도면이다.2 is a view showing a driving apparatus of a conventional three-electrode AC surface discharge type PDP.

도 2를 참조하면, 종래의 3 전극 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 주사/서스테인전극라인들(Y1내지Ym), 공통서스테인전극라인들(Z1내지Zm) 및 어드레스전극라인들(X1내지Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 주사/서스테인전극라인들(Y1내지Ym)을 구동하기 위한 주사/서스테인 구동부(32)와, 공통서스테인전극라인들(Z1내지Zm)을 구동하기 위한 공통서스테인 구동부(34)와, 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)을 분할 구동하기 위한 제 1 및 제 2 어드레스 구동부(36A,36B)를 구비한다. 주사/서스테인 구동부(32)는 주사/서스테인전극라인들(Y1내지Ym)에 스캔펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 공통서스테인 구동부(34)는 공통서스테인전극라인들(Z1내지Zm) 모두에 서스테인 펄스를 공급하게 된다. 제 1 및 제 2 어드레스 구동부(36A,36B)는 스캔펄스에 동기되게끔 영상 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제 1 어드레스 구동부(36A)는 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 영상데이터를 공급하고 제 2 어드레스 구동부(36B)는 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 영상데이터를 공급한다.Referring to FIG. 2, in the conventional three-electrode alternating current surface-discharge type PDP driving apparatus, m × n discharge cells 1 have scan / sustain electrode lines Y1 to Ym and common sustain electrode lines Z1 to Zm. ) And a PDP 30 arranged in a matrix so as to be connected to the address electrode lines X1 to Xn, a scan / sustain driver 32 for driving the scan / sustain electrode lines Y1 to Ym; Common sustain driver 34 for driving common sustain electrode lines Z1 to Zm, odd-numbered address electrode lines X1, X3, ..., Xn-3, Xn-1 and even-numbered address electrode lines First and second address drivers 36A and 36B for dividing and driving (X2, X4, ..., Xn-2, Xn) are provided. The scan / sustain driver 32 sequentially supplies scan pulses and sustain pulses to the scan / sustain electrode lines Y1 to Ym so that the discharge cells 1 are sequentially scanned in line units, and m × n The discharge in each of the four discharge cells 1 is continued. The common sustain driver 34 supplies a sustain pulse to all of the common sustain electrode lines Z1 to Zm. The first and second address drivers 36A and 36B supply image data to the address electrode lines X1 through Xn in synchronization with the scan pulse. The first address driver 36A supplies image data to the odd-numbered address electrode lines X1, X3, ..., Xn-3, Xn-1, and the second address driver 36B supplies the even-numbered address electrode lines ( Image data is supplied to X2, X4, ..., Xn-2, Xn).

이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 도 3과 같이 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드별(SF1내지SF8) 각각은 어드레스 기간과 서스테인기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2ⁿ(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.The three-electrode AC surface discharge type PDP is driven by dividing one frame into several subfields having different discharge times in order to express gray levels of an image. Each subfield is further divided into a reset period for uniformly discharging the discharge, an address period for selecting the discharge cells, and a sustain period for expressing the gray scale according to the number of discharges. For example, when the image is to be displayed with 256 gray levels, the frame period (16.67 ms) corresponding to 1/60 second is divided into eight subfields SF1 to SF8 as shown in FIG. In addition, each of the eight subfields SF1 to SF8 is divided into an address period and a sustain period. Here, the reset period and the address period of each subfield are the same for each subfield, while the sustain period is 2 ⁿ (n = 0,1,2,3,4,5,6,7) in each subfield. Is increased.

도 4는 종래의 3전극 교류 면방전형 PDP의 구동방법에 있어서 서브필드 별로 PDP의 각 전극 라인에 공급되는 구동 파형을 나타낸 파형도이다.4 is a waveform diagram showing a driving waveform supplied to each electrode line of the PDP in each subfield in the conventional method of driving a three-electrode AC surface discharge type PDP.

도 4를 참조하면, 하나의 서브필드는 전 화면을 초기화하는 리셋 기간, 전 화면을 선순차 방식으로 스캔하면서 데이터를 기입하는 어드레스 기간, 데이터가 기입된 셀들의 발광 상태를 유지시키는 서스테인 기간으로 나뉘어진다. 먼저 리셋 기간에는 방전셀들을 초기화하고, 어드레스 방전을 돕기 위해 공통서스테인전극라인(Z)에 공급되는 방전펄스로 주사/서스테인전극라인(Y)과 공통서스테인전극라인(Z) 간에 방전을 일으켜 각 방전셀들에 프라이밍 하전입자 및 벽전하를 형성시킨다. 어드레스 기간에는 PDP의 각 주사/서스테인전극라인(Y)들에 스캔펄스(-Vs)가 순차적으로 인가되고, 스캔펄스(-Vs)에 동기되어 데이터펄스(Vd)가 각 어드레스전극라인(X)에 공급된다. 이때, 공통서스테인전극라인(Z)들에는 소정레벨의 직류전압이 공급되며, 이 직류전압은 어드레스전극라인(X)과 주사/서스테인전극라인(Y) 사이의 어드레스 방전이 안정적으로 일어날 수 있게 한다. 서스테인 기간에는 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)에 서스테인 펄스가 공급되어 어드레스 기간에 선택된 방전셀들을 발광시킨다.Referring to FIG. 4, one subfield is divided into a reset period for initializing the entire screen, an address period for writing data while scanning the entire screen in a linear order manner, and a sustain period for maintaining the light emission state of the cells in which the data is written. Lose. First, during the reset period, the discharge cells are initialized, and discharge is generated between the scan / sustain electrode line (Y) and the common sustain electrode line (Z) by a discharge pulse supplied to the common sustain electrode line (Z) to assist the address discharge. Priming charged particles and wall charges are formed in the cells. In the address period, scan pulses (-Vs) are sequentially applied to the scan / sustain electrode lines (Y) of the PDP, and data pulses (Vd) are synchronized with the scan pulses (-Vs) to each address electrode line (X). Supplied to. At this time, a common level DC voltage is supplied to the common sustain electrode lines Z, and the DC voltage enables stable address discharge between the address electrode line X and the scan / sustain electrode line Y. . In the sustain period, a sustain pulse is supplied to the scan / sustain electrode line Y and the common sustain electrode line Z to emit light of the selected discharge cells in the address period.

이와 같이 구동되는 종래의 교류 면방전 PDP에서는 이전주사라인 방전셀의어드레스방전 여부에 따라 방전셀내의 공간전하양의 편차가 발생되기 때문에 어드레스 방전이 안정되게 이루어지도록 즉, 미스라이팅을 방지하도록 스캔펄스 및 데이터펄스폭이 대략 2.8㎲ 이상이 필요하게 된다. 예를 들어, PDP가 VGA(Video Graphics Array) 급의 해상도를 가지면 총 480 라인의 주사라인들을 가지게 된다. 이 경우, 한 프레임 기간(16.67ms) 내에 8 개의 서브필드를 포함할 때, 한 프레임 내에 필요한 어드레스 기간이 총 11.52ms가 필요하게 된다. 이에 비하여, 서스테인 기간은 수직동기신호(Vsync)를 고려하여 3.05ms가 할당된다. 따라서, 스캔라인수가 늘어나는 고해상도 PDP에서는 서스테인 기간이 너무 짧아지게 되어 디스플레이 자체가 불가능해지게 된다. 이러한 문제를 해결하기 위하여 고속 어드레싱이 필요하게 되는데, 종래에는 패널의 스캔라인을 상하로 분할하여 구동하는 방법을 사용하고 있다. 스캔라인의 분할 구동 방식에서는 각 서브필드에서 어드레스 기간을 짧게 하기 위하여 스캔라인들을 상하로 분할하고 서로 다른 두 개의 스캔 드라이버로써 상부 스캔라인과 하부 스캔라인을 별도로 동시에 스캔하게 된다. 이로써 어드레스 기간을 두 배로 단축시키고, 그 만큼 각 서브필드에서 서스테인 기간을 충분히 확보할 수 있다. 하지만, 종래의 분할 구동 방식에서는 스캔 및 데이터 드라이버 IC의 수가 두 배로 증가함으로써 PDP의 제조 원가가 상승되는 단점이 있다.In the conventional AC surface discharge PDP driven as described above, since the variation of the space charge in the discharge cell occurs depending on whether or not the discharge line of the previous scan line discharge cell is discharged, the scan pulse is made to be stable, that is, to prevent miswriting. And a data pulse width of about 2.8 kHz or more is required. For example, if the PDP has a resolution of VGA (Video Graphics Array) level, the PDP has a total of 480 scan lines. In this case, when eight subfields are included in one frame period (16.67 ms), a total of 11.52 ms of address periods required in one frame are required. In contrast, the sustain period is assigned 3.05 ms in consideration of the vertical synchronization signal (Vsync). Therefore, the sustain period becomes too short in the high-resolution PDP in which the number of scan lines increases so that the display itself becomes impossible. In order to solve this problem, high speed addressing is required, and in the related art, a method of dividing and driving a scan line of a panel up and down is used. In the split driving method of the scan line, scan lines are divided up and down in order to shorten an address period in each subfield, and the upper scan line and the lower scan line are separately scanned simultaneously by two different scan drivers. As a result, the address period can be doubled, and the sustain period can be sufficiently secured in each subfield. However, the conventional split driving method has a disadvantage in that the manufacturing cost of the PDP is increased by doubling the number of scan and data driver ICs.

따라서, 본 발명의 목적은 고속 어드레싱을 할 수 있는 플라즈마 디스플레이 패널을 제공하는데 있다.Accordingly, an object of the present invention is to provide a plasma display panel capable of high speed addressing.

도 1은 종래의 교류 면방전 플라즈마 디스플레이 패널의 방전셀 구조를 도시한 사시도.1 is a perspective view showing a discharge cell structure of a conventional AC surface discharge plasma display panel.

도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 전체적인 전극 라인 및 방전셀의 배치 구조를 도시한 평면도.FIG. 2 is a plan view showing an arrangement of electrode lines and discharge cells of the plasma display panel shown in FIG. 1;

도 3은 도 1에 도시된 플라즈마 디스플레이 패널의 한 프레임의 계조를 나타내는 도면.3 is a diagram illustrating gray levels of one frame of the plasma display panel shown in FIG. 1;

도 4는 도 1에 도시된 플라즈마 디스플레이 패널의 구동방법에 있어서 서브필드 별로 플라즈마 디스플레이 패널의 각 전극 라인에 공급되는 구동 파형을 나타내는 파형도.FIG. 4 is a waveform diagram illustrating driving waveforms supplied to respective electrode lines of the plasma display panel for each subfield in the method of driving the plasma display panel shown in FIG. 1.

도 5는 도 1에 도시된 어드레스전극라인에 흐르는 전류를 나타내는 파형도.FIG. 5 is a waveform diagram illustrating current flowing through an address electrode line shown in FIG. 1; FIG.

도 6a는 종래의 전극구조를 나타내는 도면.Figure 6a is a view showing a conventional electrode structure.

도 6b는 본 발명의 제 1 실시예에 의한 전극구조를 나타내는 도면.6B is a view showing an electrode structure according to the first embodiment of the present invention.

도 6c는 본 발명의 제 2 실시예에 의한 전극구조를 나타내는 도면.6C is a view showing an electrode structure according to a second embodiment of the present invention.

도 6d는 본 발명의 제 3 실시예에 의한 전극구조를 나타내는 도면.6D is a view showing an electrode structure according to a third embodiment of the present invention.

도 7 및 도 8은 도 6a 내지 도 6d의 어드레스전극라인에 흐르는 전류를 나타내는 파형도 및 그래프.7 and 8 are waveform diagrams and graphs showing currents flowing in the address electrode lines of FIGS. 6A to 6D.

도 9 및 도 10은 하부 유전체층의 두께에 따른 어드레스 타임을 나타내는 파형도 및 그래프.9 and 10 are waveform diagrams and graphs showing address time according to the thickness of the lower dielectric layer.

도 11은 본 발명의 제 5 실시예에 의한 어드레스전극라인을 나타내는 도면.11 is a view showing an address electrode line according to a fifth embodiment of the present invention.

도 12는 본 발명의 제 6 실시예에 의한 어드레스전극라인을 나타내는 도면.12 is a view showing an address electrode line according to a sixth embodiment of the present invention.

도 13은 본 발명의 제 7 실시예에 의한 어드레스전극라인을 나타내는 도면.Fig. 13 is a diagram showing an address electrode line according to the seventh embodiment of the present invention.

도 14는 종래의 어드레스전극라인을 나타내는 도면.14 shows a conventional address electrode line;

도 15 내지 도 16은 도 11내지 도 14에 도시된 어드레스전극라인에 흐르는 전류를 나타내는 파형도.15 to 16 are waveform diagrams showing currents flowing in the address electrode lines shown in FIGS. 11 to 14.

도 17은 본 발명의 제 8 실시예에 의한 어드레스전극라인을 나타내는 도면.Fig. 17 is a diagram showing an address electrode line according to the eighth embodiment of the present invention.

도 18은 본 발명의 제 9 실시예에 의한 어드레스전극라인을 나타내는 도면.18 is a view showing an address electrode line according to the ninth embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

1 : 방전셀 10 : 상부기판1: discharge cell 10: upper substrate

12Y : 주사/서스테인전극 12Z : 공통서스테인전극12Y: scan / sustain electrode 12Z: common sustain electrode

13,48,5052,54,56,58 : 버스전극 14,22 : 유전체층13,48,5052,54,56,58: bus electrode 14,22: dielectric layer

16 : 보호막 18 : 하부기판16: protective film 18: lower substrate

20X,88,90,92,96,112,116 : 어드레스전극 24 : 격벽20X, 88, 90, 92, 96, 112, 116 Address electrode 24 Partition wall

26 : 형광체 30 : PDP26 phosphor 30 PDP

32 : 주사/서스테인 구동부 34 : 공통서스테인 구동부32: scan / sustain driver 34: common sustain driver

36 : 어드레스 구동부 60,62,86,94,98,114,118 : 돌기36: address driver 60,62,86,94,98,114,118: projection

상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널은 각각의 방전셀 내에 적어도 하나 이상 포함되도록 버스전극으로부터 신장되는 소정모양의 돌기와, 하부기판 상에 24㎛ 이하로 형성되는 유전체층을 구비한다.In order to achieve the above object, the plasma display panel of the present invention includes a predetermined shape of protrusion extending from the bus electrode to include at least one in each discharge cell, and a dielectric layer formed on the lower substrate of 24 μm or less.

본 발명의 플라즈마 디스플레이 패널은 어드레스전극라인으로부터 신장되는 적어도 하나 이상의 소정모양의 돌기와, 하부기판 상에 24㎛ 이하로 형성되는 유전체층을 구비한다.The plasma display panel of the present invention includes at least one predetermined protrusion extending from the address electrode line and a dielectric layer formed on the lower substrate of 24 μm or less.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 5 내지 도 18을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 5 to 18.

도 5는 어드레스전극라인(X)에 흐르는 전류를 나타내는 파형도이다.5 is a waveform diagram illustrating a current flowing in the address electrode line X. FIG.

도 5를 참조하면, 어드레스전극라인(X)에 약 3.0㎲의 어드레스 펄스(40)가 공급될 때 어드레스전극라인(X)에 흐르는 전류(42)가 도시되어 있다. 어드레스전극라인(X)에 흐르는 전류(42)는 어드레스전극라인(X)에 전류가 공급되는 T1 구간, 어드레스전극라인(X)에 전하가 축적되는 T2 구간, 어드레스방전을 일으키는 T3 구간, 어드레스방전을 소정시간 유지하기 위한 T4 구간으로 나누어진다. T1 구간에 어드레스전극라인(X)에는 소정량의 전하가 축적된다. 소정량의 전하가 축적되는 T1 구간은 0.1㎲정도의 시간이 소요된다. T2 구간에 어드레스전극라인(X)에는 어드레스방전이 일어나기 전까지의 전하, 즉 임계치까지의 전하가 축적된다. 임계치까지의 전하가 축적되는 T2 구간은 0.9㎲정도의 시간이 소요된다. T3 구간에는 T2 구간에 축적된 전하에 의해 어드레스 방전이 일어난다. 어드레스 방전이 일어나는 T3 구간은 1.0㎲정도의 시간이 소요된다. T4 구간은 T3 구간에서의 어드레스 방전을 소정시간 유지시켜 준다. 이와 같이 어드레스전극라인(X)에 흐르는 전류(42)는 전하가 축적되는 T2 구간 및 어드레스 방전이 일어나는 T3 구간에서 약 1.9㎲ 정도의 긴 시간이 소요되고 있다. T2 구간에서 축적되는 전하가 임계치에 도달하는 시간, 즉 애벌런시 방전현상에 필요한 시간은 전계 집중형 전극 구조를 도입함으로써 단축시킬 수 있다. T3 구간에서 어드레스 방전이 일어나는 시간은 점호(點弧) 전압(Firing Voltage)을 낮추어 단축시킬 수 있다. 점호 전압이 낮아지면 지속시간이 단축됨과 아울러 방전량을 늘어나게 된다. 점호 전압을 낮추기 위해서는 전계 집중형 전극구조를 도입함과 아울러 하부 유전체층의 두께를 감소시켜야 한다.Referring to FIG. 5, a current 42 flowing through the address electrode line X when the address pulse 40 of about 3.0 mu s is supplied to the address electrode line X is illustrated. The current 42 flowing in the address electrode line X includes a T1 section in which current is supplied to the address electrode line X, a T2 section in which charge is accumulated in the address electrode line X, a T3 section causing an address discharge, and an address discharge. Is divided into a T4 section for maintaining a predetermined time. A predetermined amount of charge is accumulated in the address electrode line X in the T1 section. The T1 section in which a predetermined amount of charge is accumulated takes about 0.1 ms. In the T2 section, the charge until the address discharge occurs, that is, the charge up to the threshold is accumulated in the address electrode line X. The T2 section in which charge to the threshold is accumulated takes about 0.9 ms. In the T3 section, address discharge occurs due to the charge accumulated in the T2 section. The T3 section in which the address discharge occurs takes about 1.0 ms. In the T4 section, the address discharge in the T3 section is maintained for a predetermined time. As described above, the current 42 flowing in the address electrode line X takes a long time of about 1.9 mA in the T2 section in which the charge is accumulated and the T3 section in which the address discharge occurs. The time for which the charge accumulated in the T2 section reaches the threshold, that is, the time required for avalanche discharge, can be shortened by introducing an electric field concentration electrode structure. The time at which the address discharge occurs in the T3 section can be shortened by lowering the firing voltage. Lower firing voltages shorten the duration and increase the discharge amount. In order to lower the firing voltage, an electric field concentration electrode structure should be introduced and the thickness of the lower dielectric layer should be reduced.

도 6a 는 종래의 전극구조를 나타내는 도면이다.6A shows a conventional electrode structure.

도 6a를 참조하면, 어드레스전극라인(X)과 교차되는 방향으로 형성되는 주사/서스테인전극라인(Y)위에 형성되는 버스전극(48) 및 공통서스테인전극라인(Z)위에 형성되는 버스전극(50)과, 어드레스전극라인(X)과 나란하게 형성되는 격벽(46)이 도시되어 있다.Referring to FIG. 6A, a bus electrode 48 formed on a scan / sustain electrode line Y formed in a direction crossing the address electrode line X and a bus electrode 50 formed on a common sustain electrode line Z are illustrated. ) And a partition wall 46 formed in parallel with the address electrode line X.

도 6c는 본 발명의 제 1 실시예에 의한 전계 집중형 전극구조를 나타내는 도면이다.6C is a view showing the electric field concentration electrode structure according to the first embodiment of the present invention.

본 발명의 제 1 실시예에서는 주사/서스테인전극라인(Y)의 버스전극(52)에 삼각형 돌기(60)를 형성하였다. 삼각형 돌기(60)는 버스전극(52)의 일측에 형성된다. 삼각형 돌기(60)는 도 6e와 같이 수평측이 100㎛, 수직측이 50㎛의 크기로 형성된다. 이와 같은 삼각형 돌기(60)는 버스전극(52) 및 어드레스전극라인(X)의 교차부에 형성된다.In the first embodiment of the present invention, a triangular protrusion 60 is formed on the bus electrode 52 of the scan / sustain electrode line Y. The triangular protrusion 60 is formed on one side of the bus electrode 52. The triangular protrusion 60 is formed to have a size of 100 μm on the horizontal side and 50 μm on the vertical side as shown in FIG. 6E. The triangular protrusion 60 is formed at the intersection of the bus electrode 52 and the address electrode line X.

도 6b는 본 발명의 제 2 실시예에 의한 전계 집중형 전극구조를 나타내는 도면이다.6B is a view showing the electric field concentration electrode structure according to the second embodiment of the present invention.

본 발명의 제 2 실시예에서는 제 1 실시예에와 같이 주사/서스테인전극라인(Y)위에 형성되는 버스전극(52)에 삼각형 돌기(60)를 형성함과 아울러 공통서스테인전극라인(Z)위에 형성되는 버스전극(54)의 일측에 삼각형 돌기(62)를 형성한다. 삼각형 돌기들(60,62)은 서로 대면되도록 버스전극들(52,54) 상에 형성된다. 공통서스테인전극라인(Z)의 버스전극(54)에 형성되는 삼각형 돌기(62)는 도 6e와 같이 수평측이 100㎛, 수직측이 50㎛의 크기로 형성된다.In the second embodiment of the present invention, as in the first embodiment, the triangular projection 60 is formed on the bus electrode 52 formed on the scan / sustain electrode line Y, and on the common sustain electrode line Z. A triangular protrusion 62 is formed on one side of the bus electrode 54 to be formed. The triangular protrusions 60 and 62 are formed on the bus electrodes 52 and 54 to face each other. The triangular protrusion 62 formed on the bus electrode 54 of the common sustain electrode line Z has a horizontal side of 100 μm and a vertical side of 50 μm as shown in FIG. 6E.

도 6d는 본 발명의 제 3 실시예에 의한 전계 집중형 전극구조를 나타내는 도면이다.6D is a view showing the electric field concentration electrode structure according to the third embodiment of the present invention.

본 발명의 제 3 실시예에서는 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)의 버스전극들(56,58)에 다수의 삼각형 돌기(64)가 형성된다. 삼각형 돌기(64)는 버스전극들(56,58)의 일측에 상호 대면되도록 형성된다.In the third embodiment of the present invention, a plurality of triangular protrusions 64 are formed on the bus electrodes 56 and 58 of the scan / sustain electrode line Y and the common sustain electrode line Z. The triangular protrusions 64 are formed to face each other on one side of the bus electrodes 56 and 58.

도 7 및 도 8은 도 6a 내지 도 6d에 도시된 어드레스전극라인에 흐르는 전류를 나타내는 파형도 및 그래프이다.7 and 8 are waveform diagrams and graphs showing currents flowing in the address electrode lines shown in FIGS. 6A to 6D.

도 7 및 도 8을 참조하면, 도 6a에 도시된 종래의 어드레스전극라인(X)에 흐르는 전류(66)의 토털 딜레이(Total delay)는 1.7㎲이다. 또한, 어드레스전극라인(X)에 흐르는 전류(66)가 최고점까지 도달하는데 걸리는 피크 딜레이(Peal Delay)는 1.25㎲이다. 여기서, 토털 딜레이는 어드레스 타임을 나타내며, 피크 딜레이는 방전 딜레이를 나타낸다. 즉, 피크 딜레이는 방전이 일어나기까지의 시간이다. 도 6c에 도시된 본 발명의 제 1 실시예에 의한 어드레스전극라인(X)에 흐르는 전류(68)의 토털 딜레이는 1.6㎲이다. 또한, 어드레스전극라인(X)에 흐르는 전류(68)가 최고점까지 도달하는데 걸리는 피크 딜레이는 1.07㎲이다. 도 6b에 도시된 본 발명의 제 2 실시예에 의한 어드레스전극라인(X)에 흐르는 전류(70)의 토털 딜레이는 1.5㎲이다. 또한, 어드레스전극라인(X)에 흐르는 전류(68)가 최고점까지 도달하는데 걸리는 피크 딜레이는 1.1㎲이다. 도 6d에 도시된 본 발명의 제 3 실시예에 의한 어드레스전극라인(X)에 흐르는 전류(72)의 토털 딜레이는 1.42㎲이다. 또한, 어드레스전극라인(X)에 흐르는 전류(68)가 최고점까지 도달하는데 걸리는 피크 딜레이는 1.0㎲이다. 즉, 본 발명의 제 1 내지 제 3 실시예와 같이 서스테인전극쌍의 버스전극에 삼각형 모양의 돌기를 형성함으로써 어드레싱 타임을 소정시간 단축시킬 수 있다. 특히, 본 발명의 제 3 실시예와 같이 다수의 삼각형 돌기를 형성하는 경우 종래에 비해 약 16% 정도의 어드레싱 타임을 단축시킬 수 있다.Referring to FIGS. 7 and 8, the total delay of the current 66 flowing through the conventional address electrode line X shown in FIG. 6A is 1.7 μs. In addition, the peak delay (Peal Delay) for the current 66 flowing through the address electrode line X to reach the highest point is 1.25 kV. Here, the total delay represents the address time, and the peak delay represents the discharge delay. That is, the peak delay is the time until discharge occurs. The total delay of the current 68 flowing through the address electrode line X according to the first embodiment of the present invention shown in FIG. 6C is 1.6 k ?. In addition, the peak delay that it takes for the current 68 flowing through the address electrode line X to reach the highest point is 1.07 mu s. The total delay of the current 70 flowing in the address electrode line X according to the second embodiment of the present invention shown in FIG. 6B is 1.5 k ?. In addition, the peak delay that it takes for the current 68 flowing through the address electrode line X to reach the highest point is 1.1 mu s. The total delay of the current 72 flowing in the address electrode line X according to the third embodiment of the present invention shown in FIG. 6D is 1.42 mA. The peak delay that it takes for the current 68 flowing through the address electrode line X to reach the highest point is 1.0 kW. That is, as in the first to third embodiments of the present invention, the addressing time can be shortened by forming a triangular protrusion on the bus electrodes of the sustain electrode pair. In particular, in the case of forming a plurality of triangular protrusions as in the third embodiment of the present invention, the addressing time of about 16% can be shortened as compared with the related art.

도 9내지 도 10은 하부 유전체층의 두께에 따른 어드레스 타임을 나타내는 본 발명의 제 4 실시예의 파형도 및 그래프이다.9 to 10 are waveform diagrams and graphs of a fourth embodiment of the present invention showing the address time according to the thickness of the lower dielectric layer.

도 9내지 도 10을 참조하면, 먼저 도 1에 도시된 하부 유전체층(22)이 형성되지 않았을 때 어드레스전극라인(X)에 흐르는 전류(76)의 토털 딜레이는 2.2㎲이다. 여기서, 토털 딜레이는 어드레스 타임을 나타낸다. 또한, 방전이 일어나기까지 걸리는 시간, 즉 피크 딜레이는 1.3㎲이다. 하부 유전체층(22)의 두께가 25㎛로 형성되었을 때 어드레스전극라인(X)에 흐르는 전류(80)의 토털 딜레이는 1.66㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 1.3㎲이다. 종래의 하부 유전체층(22)은 통상 25㎛의 두께로 형성된다. 하부 유전체층(22)의 두께가 15㎛로 형성되었을 때 어드레스전극라인(X)에 흐르는 전류(74)의 토털 딜레이는 1.3㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 0.95㎲이다. 하부 유전체층(22)의 두께가 8㎛로 형성되었을 때 어드레스전극라인(X)에 흐르는 전류(82)의 토털 딜레이는 1.2㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 0,89㎲이다. 즉, 하부 유전체층(22)의 두께가 2㎛ 감소할 경우 어드레싱 타임은 약 4% 정도 감소한다. 하지만, 하부 유전체층(22)이 없는 경우에는 오히려 어드레싱 타임이 증가하게 된다.9 to 10, when the lower dielectric layer 22 shown in FIG. 1 is not formed, the total delay of the current 76 flowing in the address electrode line X is 2.2 kW. Here, the total delay represents the address time. In addition, the time taken until discharge occurs, that is, the peak delay is 1.3 ms. When the thickness of the lower dielectric layer 22 is formed to be 25 탆, the total delay of the current 80 flowing in the address electrode line X is 1.66 k ?. In addition, the time until discharge takes place is 1.3 ms. The conventional lower dielectric layer 22 is usually formed to a thickness of 25 mu m. When the thickness of the lower dielectric layer 22 is 15 mu m, the total delay of the current 74 flowing in the address electrode line X is 1.3 k ?. In addition, the time until discharge takes place is 0.95 ms. When the thickness of the lower dielectric layer 22 is 8 mu m, the total delay of the current 82 flowing in the address electrode line X is 1.2 mu s. In addition, the time until discharge takes place is 0,89 ms. That is, when the thickness of the lower dielectric layer 22 is reduced by 2 μm, the addressing time is reduced by about 4%. However, in the absence of the lower dielectric layer 22, the addressing time is increased.

도 11은 본 발명의 제 5 실시예에 의한 어드레스전극라인을 나타내는 도면이다.11 is a view showing an address electrode line according to a fifth embodiment of the present invention.

도 11을 참조하면, 본 발명의 제 5 실시예에 의한 어드레스전극라인(88)에는삼각형 돌기(86)가 형성된다. 삼각형 돌기(86)는 어드레스전극라인(88)의 일측에 정삼각형 모양으로 형성되어 있다. 어드레스전극라인(88)의 수직측은 80㎛의 폭으로 형성된다. 종래의 어드레스전극라인(90)의 수직폭은 도 14에 도시된 바와 같이 120㎛로 형성되었다. 따라서, 본 발명의 제 5 실시예에서는 어드레스전극라인(88)의 수직폭이 40㎛ 감소되어 형성된다. 어드레스전극라인(88)에 형성되는 삼각형 돌기(86)는 가로 및 세로폭이 80㎛로 형성된다. 삼각형 돌기(86)는 어드레스전극라인(88)의 수평측에 1㎜의 간격마다 형성된다.Referring to FIG. 11, a triangular protrusion 86 is formed in the address electrode line 88 according to the fifth embodiment of the present invention. The triangular protrusion 86 is formed in an equilateral triangle shape on one side of the address electrode line 88. The vertical side of the address electrode line 88 is formed with a width of 80 mu m. The vertical width of the conventional address electrode line 90 is formed to 120㎛ as shown in FIG. Therefore, in the fifth embodiment of the present invention, the vertical width of the address electrode line 88 is reduced by 40 mu m. The triangular projections 86 formed on the address electrode lines 88 are formed to have a width and height of 80 mu m. The triangular protrusions 86 are formed at intervals of 1 mm on the horizontal side of the address electrode line 88.

도 12는 본 발명의 제 6 실시예에 의한 어드레스전극라인을 나타내는 도면이다.12 is a view showing an address electrode line according to a sixth embodiment of the present invention.

도 12를 참조하면, 본 발명의 제 6 실시예에 의한 어드레스전극라인(92)에는 사각형 돌기(94)가 형성된다. 사각형 돌기(94)는 어드레스전극라인(92)의 양측에 상호 대칭적으로 형성된다. 어드레스전극라인(92)의 수직폭은 100㎛로 형성된다. 사각형 돌기(94)의 수직측은 80㎛로 형성되고, 수평측은 100㎛의 폭으로 형성된다. 사각형 돌기(94)는 어드레스전극라인(92)의 수평측에 1㎜의 간격마다 형성된다.12, a rectangular protrusion 94 is formed in the address electrode line 92 according to the sixth embodiment of the present invention. The rectangular protrusions 94 are formed symmetrically on both sides of the address electrode line 92. The vertical width of the address electrode line 92 is formed to 100 mu m. The vertical side of the rectangular projection 94 is formed in 80㎛, the horizontal side is formed in a width of 100㎛. The rectangular protrusions 94 are formed at intervals of 1 mm on the horizontal side of the address electrode line 92.

도 13은 본 발명의 제 7 실시예에 의한 어드레스전극라인을 나타내는 도면이다.13 is a view showing an address electrode line according to a seventh embodiment of the present invention.

도 13을 참조하면, 본 발명의 제 7 실시예에 의한 어드레스전극라인(96)에는 다수의 삼각형 돌기(98)가 형성된다. 삼각형 돌기(98)는 어드레스전극라인(96)의 일측에 형성된다. 어드레스전극라인(96)의 수직폭은 80㎛로 형성된다. 삼각형 돌기(98)는 수직측이 80㎛, 수평측이 60㎛로 형성된다.Referring to FIG. 13, a plurality of triangular protrusions 98 are formed in the address electrode line 96 according to the seventh embodiment of the present invention. The triangular protrusion 98 is formed on one side of the address electrode line 96. The vertical width of the address electrode line 96 is formed to be 80 mu m. The triangular protrusion 98 is formed to have a vertical side of 80 μm and a horizontal side of 60 μm.

도 15a 내지 도 16은 도 11 내지 도 14에 도시된 어드레스전극라인에 흐르는 전류를 나타내는 파형도 및 그래프이다.15A through 16 are waveform diagrams and graphs showing currents flowing in the address electrode lines shown in FIGS. 11 through 14.

먼저, 도 15a는 종래의 어드레스전극라인(90)에 흐르는 전류(100)와 본 발명의 제 5 실시예 및 제 7 실시예에 의한 어드레스전극라인(88,96)에 흐르는 전류(102,104)를 나타낸다. 종래의 어드레스전극라인(90)에 흐르는 전류(100)의 토털 딜레이는 1.3㎲이다. 여기서, 토털 딜레이는 어드레스 타임을 나타낸다. 또한, 방전이 일어나기까지 걸리는 시간, 즉 피크 딜레이는 1.1㎲이다. 본 발명의 제 5 실시예에 의한 어드레스전극라인(88)에 흐르는 전류(102)의 토털 딜레이는 1.1㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 0.83㎲이다. 본 발명의 제 7 실시예에 의한 어드레스전극라인(88)에 흐르는 전류(104)의 토털 딜레이는 1.1㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 0.62㎲이다. 즉, 제 5 실시예 및 제 7 실시예에서는 종래에 비해 소정시간만큼의 어드레스기간을 단축시킬 수 있다.First, FIG. 15A shows a current 100 flowing through the conventional address electrode line 90 and currents 102 and 104 flowing through the address electrode lines 88 and 96 according to the fifth and seventh embodiments of the present invention. . The total delay of the current 100 flowing in the conventional address electrode line 90 is 1.3 k ?. Here, the total delay represents the address time. In addition, the time taken until discharge occurs, that is, the peak delay is 1.1 ms. The total delay of the current 102 flowing through the address electrode line 88 according to the fifth embodiment of the present invention is 1.1 k ?. In addition, the time until discharge takes place is 0.83 ms. The total delay of the current 104 flowing in the address electrode line 88 according to the seventh embodiment of the present invention is 1.1 ㎲. In addition, the time until discharge takes place is 0.62 ms. That is, in the fifth and seventh embodiments, the address period by a predetermined time can be shortened as compared with the conventional one.

도 15b는 종래의 어드레스전극라인(90)에 흐르는 전류(100)와 본 발명의 제 6 실시예에 의한 어드레스전극라인(92)에 흐르는 전류(108)를 나타낸다. 또한, 본 발명의 제 6 실시예와 제 2 실시예에 의해서 흐르는 전류(110)를 나타낸다. 즉, 하부기판에 형성되는 어드레스전극라인(92)에는 제 6 실시예와 같이 사각형 돌기(94)가 형성되고, 상부기판의 버스전극들(52,54)에는 제 2 실시예와 같이 삼각형 돌기(62)를 형성한 후 어드레스전극라인(92)에 흐르는 전류(110)를 나타낸다. 종래의 어드레스전극라인(90)에 흐르는 전류(100)의 토털 딜레이는 1.3㎲이다. 여기서, 토털 딜레이는 어드레스 타임을 나타낸다. 또한, 방전이 일어나기까지 걸리는 시간, 즉 피크 딜레이는 1.1㎲이다. 본 발명의 제 6 실시예에 의한 어드레스전극라인(92)에 흐르는 전류(108)의 토털 딜레이는 1.1㎲이다.0 또한, 방전이 일어나기까지 걸리는 시간은 0.8㎲이다. 본 발명의 제 6 실시예와 제 2 실시예에 의해서 흐르는 전류(110)의 토털 딜레이는 0.9㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 0.6㎲이다. 즉, 본 발명의 실시예들에 의해 어드레스 구간을 소정시간만큼 단축시킬 수 있다. 특히, 제 6 실시예와 제 2 실시예를 동시에 적용하면 종래에 비해 약 29% 정도 어드레스 타임을 단축시킬 수 있다. 또한, 도 17 및 도 18에 도시된 본 발명의 제 8 실시예 및 제 9 실시예와 같이 어드레스전극라인의 구조를 변경해도 소정시간만큼의 어드레스 타임을 단축시킬 수 있다. 도 17의 실시예에서는 어드레스전극라인(112)의 양측에 다수의 삼각형 돌기들(114)을 형성하였다. 삼각형 돌기들(114)은 어드레스전극라인(114)을 사이에 두고 대칭적으로 형성되어 있다. 삼각형 돌기들(114)의 수직폭은 40㎛로 형성되고, 수평폭은 60㎛로 형성된다. 도 17의 어드레스전극라인(112)의 수직폭은 50㎛로 형성된다. 도 18의 실시예에서는 어드레스전극라인(116)의 양측에 다수의 사각형 돌기들(118)을 형성하였다. 사각형 돌기들(118)은 어드레스전극라인(116)을 사이에 두고 지그재그 형태로 배치된다. 사각형 돌기들(118)의 수직폭은 40㎛로 형성되고, 수평폭은 60㎛로 형성된다. 도 18의 어드레스전극라인(112)의 수직폭은 50㎛로 형성된다.15B shows a current 100 flowing through the conventional address electrode line 90 and a current 108 flowing through the address electrode line 92 according to the sixth embodiment of the present invention. In addition, the current 110 flowing in the sixth and second embodiments of the present invention is shown. That is, quadrangular protrusions 94 are formed in the address electrode line 92 formed on the lower substrate as in the sixth embodiment, and triangular protrusions are formed in the bus electrodes 52 and 54 of the upper substrate as in the second embodiment. The current 110 flowing through the address electrode line 92 after the formation of 62 is shown. The total delay of the current 100 flowing in the conventional address electrode line 90 is 1.3 k ?. Here, the total delay represents the address time. In addition, the time taken until discharge occurs, that is, the peak delay is 1.1 ms. The total delay of the current 108 flowing in the address electrode line 92 according to the sixth embodiment of the present invention is 1.1 mu s. 0 In addition, the time taken for the discharge to occur is 0.8 mu s. According to the sixth and second embodiments of the present invention, the total delay of the current 110 flowing is 0.9 Hz. In addition, the time until discharge takes place is 0.6 ms. That is, according to embodiments of the present invention, the address section may be shortened by a predetermined time. In particular, when the sixth embodiment and the second embodiment are applied at the same time, the address time can be shortened by about 29% compared with the conventional method. Also, as in the eighth and ninth embodiments of the present invention shown in Figs. 17 and 18, even if the structure of the address electrode line is changed, the address time by a predetermined time can be shortened. In the embodiment of FIG. 17, a plurality of triangular protrusions 114 are formed on both sides of the address electrode line 112. The triangular protrusions 114 are symmetrically formed with the address electrode line 114 interposed therebetween. The vertical width of the triangular protrusions 114 is formed to 40㎛, the horizontal width is formed to 60㎛. The vertical width of the address electrode line 112 of FIG. 17 is formed to 50 탆. In the embodiment of FIG. 18, a plurality of rectangular protrusions 118 are formed on both sides of the address electrode line 116. The rectangular protrusions 118 are arranged in a zigzag form with the address electrode line 116 interposed therebetween. The vertical width of the rectangular protrusions 118 is formed to 40㎛, the horizontal width is formed to 60㎛. The vertical width of the address electrode line 112 in FIG. 18 is formed to 50 탆.

상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널에 의하면 버스전극라인구조 및 어드레스전극라인구조를 변경함과 아울러 하부 유전체층을 얇게 형성하여 고속 어드레싱을 할 수 있다.As described above, according to the plasma display panel according to the present invention, the bus electrode line structure and the address electrode line structure may be changed, and the lower dielectric layer may be thinly formed to perform high-speed addressing.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (17)

상부기판에 형성되는 제 1 및 제 2유지전극과, 상기 제 1 및 제 2유지전극의 배면에 각각 형성되는 버스전극과, 하부기판에 형성되는 어드레스전극라인과, 상기 제 1 및 제 2유지전극과 어드레스전극라인과의 교차부에 다수의 방전셀이 매트릭스 형태로 배치된 플라즈마 디스플레이 패널에 있어서;First and second holding electrodes formed on the upper substrate, bus electrodes formed on the back of the first and second holding electrodes, respectively, address electrode lines formed on the lower substrate, and the first and second holding electrodes. 10. A plasma display panel comprising: a plurality of discharge cells arranged in a matrix at an intersection portion of an electrode and an address electrode line; 상기 각각의 방전셀 내에 적어도 하나 이상 포함되도록 상기 버스전극으로부터 신장되는 소정모양의 돌기와;A predetermined protrusion extending from the bus electrode to be included in at least one of the discharge cells; 상기 하부기판 상에 24㎛ 이하로 형성되는 유전체층을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.And a dielectric layer formed on the lower substrate at a thickness of 24 μm or less. 제 1 항에 있어서,The method of claim 1, 상기 버스전극에 형성되는 상기 소정모양의 돌기는 삼각형 모양인 것을 특징으로 하는 플라즈마 디스플레이 패널.And said predetermined projection formed on said bus electrode is a triangular shape. 제 2 항에 있어서,The method of claim 2, 상기 삼각형 돌기는 상기 제 1 유지전극과 상기 어드레스전극라인의 교차부에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the triangular protrusion is formed at an intersection of the first sustain electrode and the address electrode line. 제 3 항에 있어서,The method of claim 3, wherein 상기 삼각형 돌기는 상기 제 2 유지전극과 상기 어드레스전극라인의 교차부에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And wherein the triangular protrusion is formed at an intersection of the second sustain electrode and the address electrode line. 제 4 항에 있어서,The method of claim 4, wherein 상기 유지전극쌍에 형성되는 삼각형 돌기는 마주보는 방향으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the triangular protrusions formed on the sustain electrode pairs face each other. 제 2 항에 있어서,The method of claim 2, 상기 버스전극에 적어도 둘 이상의 삼각형 돌기가 연속적으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And at least two triangular protrusions are continuously formed on the bus electrode. 제 1 항에 있어서,The method of claim 1, 상기 유전체층은 8㎛로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And said dielectric layer is formed to 8 mu m. 상부기판에 형성되는 제 1 및 제 2유지전극과, 상기 제 1 및 제 2유지전극의 배면에 각각 형성되는 버스전극과, 하부기판에 형성되는 어드레스전극라인과, 상기 제 1 및 제 2유지전극과 어드레스전극라인과의 교차부에 다수의 방전셀이 매트릭스 형태로 배치된 플라즈마 디스플레이 패널에 있어서,First and second holding electrodes formed on the upper substrate, bus electrodes formed on the back of the first and second holding electrodes, respectively, address electrode lines formed on the lower substrate, and the first and second holding electrodes. 10. A plasma display panel in which a plurality of discharge cells are arranged in a matrix at an intersection portion of an electrode and an address electrode line. 상기 어드레스전극라인으로부터 신장되는 적어도 하나 이상의 소정모양의 돌기와,At least one predetermined protrusion extending from the address electrode line; 상기 하부기판 상에 24㎛ 이하로 형성되는 유전체층을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.And a dielectric layer formed on the lower substrate at a thickness of 24 μm or less. 제 8 항에 있어서,The method of claim 8, 상기 소정모양의 돌기는 삼각형 모양인 것을 특징으로 하는 플라즈마 디스플레이 패널.And said predetermined projection is triangular in shape. 제 9 항에 있어서,The method of claim 9, 상기 삼각형 돌기는 상기 어드레스전극라인의 일측에 소정간격만큼 이격되어 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.The triangle protrusion is formed on one side of the address electrode line spaced apart by a predetermined interval. 제 9 항에 있어서,The method of claim 9, 상기 어드레스전극라인의 일측에 적어도 둘 이상의 삼각형 돌기가 연속적으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And at least two triangular protrusions are continuously formed at one side of the address electrode line. 제 9 항에 있어서,The method of claim 9, 상기 어드레스전극라인을 사이에 두고 상호 대칭적으로 형성되는 적어도 둘 이상의 삼각형 돌기를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.And at least two triangular protrusions symmetrically formed with the address electrode line therebetween. 제 8 항에 있어서,The method of claim 8, 상기 소정모양의 돌기는 사각형 모양인 것을 특징으로 하는 플라즈마 디스플레이 패널.And said predetermined projection is rectangular in shape. 제 13 항에 있어서,The method of claim 13, 상기 사각형 돌기는 상기 어드레스전극라인의 양측에 소정간격만큼 이격되어 상호 대칭적으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.And the quadrangle protrusions are symmetrically formed on both sides of the address electrode line by a predetermined interval. 제 13 항에 있어서,The method of claim 13, 상기 사각형 돌기는 상기 어드레스전극라인의 양측에 지그재그 형태로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.The rectangular projections are formed in a zigzag form on both sides of the address electrode line. 삭제delete 삭제delete