KR100579332B1 - Electrode Structure Plasma Display Panel - Google Patents

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KR100579332B1
KR100579332B1 KR1020040027377A KR20040027377A KR100579332B1 KR 100579332 B1 KR100579332 B1 KR 100579332B1 KR 1020040027377 A KR1020040027377 A KR 1020040027377A KR 20040027377 A KR20040027377 A KR 20040027377A KR 100579332 B1 KR100579332 B1 KR 100579332B1
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Abstract

본 발명은 플라즈마 디스플레이 패널의 전극구조에 관한 것으로, 특히 방전지연 현상에 의한 휘도단차를 개선하도록 하여 고속 구동을 가능하게 하는 플라즈마 디스플레이 패널의 전극구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrode structure of a plasma display panel, and more particularly, to an electrode structure of a plasma display panel which enables high speed driving by improving a luminance step caused by a discharge delay phenomenon.

본 발명에 따른 플라즈마 디스플레이 패널의 전극구조는 상부기판 상에 형성되어진 주사/유지전극 및 공통유지전극과, 하부기판 상에 형성되어진 어드레스전극이 구비되고, 상기 주사/유지전극 및 공통유지전극은 ITO전극과 버스전극으로 구성되는 플라즈마 디스플레이 패널의 전극구조에 있어서,The electrode structure of the plasma display panel according to the present invention includes a scan / hold electrode and a common sustain electrode formed on an upper substrate, and an address electrode formed on a lower substrate, wherein the scan / hold electrode and the common sustain electrode are formed of ITO. In the electrode structure of the plasma display panel composed of an electrode and a bus electrode,

상기 공통유지전극의 폭과 주사/유지전극 폭을 비대칭으로 형성하고, 상기 공통유지전극의 폭과 주사/유지전극의 폭 비율이 40~45%:60~65%인 것을 특징으로 한다.The width of the common holding electrode and the width of the scanning / holding electrode are formed asymmetrically, and the ratio of the width of the common holding electrode and the width of the scanning / holding electrode is 40 to 45%: 60 to 65%.

본 발명은 주사/유지전극에 비해 공통유지전극의 폭을 넓게 형성함으로서, 방전지연 현상에 의한 휘도단차를 개선하여 고속 구동을 가능하게 하는 효과가 있고, 또, 방전 특성이 안정됨에 따라 풀 화이트 및 피크 휘도가 향상되는 효과가 있다.According to the present invention, the width of the common holding electrode is wider than that of the scanning / holding electrode, thereby improving the luminance step caused by the discharge delay phenomenon, thereby enabling high-speed driving, and as the discharge characteristics are stabilized, full white and There is an effect that the peak brightness is improved.

Description

플라즈마 디스플레이 패널의 전극구조{Electrode Structure Plasma Display Panel}Electrode Structure of Plasma Display Panel {Electrode Structure Plasma Display Panel}

도 1은 종래의 3전극 교류 면방전 플라즈마 디스플레이 패널의 방전 셀 구조를 도시한 사시도.1 is a perspective view showing a discharge cell structure of a conventional three-electrode AC surface discharge plasma display panel.

도 2는 도 1에 도시된 방전 셀들을 포함하는 플라즈마 디스플레이 패널의 구동장치를 나타낸 도면.FIG. 2 is a view showing a driving device of a plasma display panel including the discharge cells shown in FIG.

도 3은 통상의 서브필드 구동방법을 설명하기 위한 한 프레임 구성도.3 is a frame configuration diagram for explaining a conventional subfield driving method.

도 4는 종래의 플라즈마 디스플레이 패널 구동방법에서의 구동파형도.4 is a driving waveform diagram of a conventional plasma display panel driving method.

도 5의 (a)내지 (d)는 본 발명의 실시 예에 따른 ITO전극이 있는 경우의 유지전극 구조를 보인 도면.5 (a) to (d) is a view showing the structure of the sustain electrode when the ITO electrode according to an embodiment of the present invention.

도 6은 본 발명의 실시 예로서, 본 발명의 실시 예에 따른 ITO전극이 없는 경우의 유지전극 구조를 보인 도면.6 is a view showing a sustain electrode structure when there is no ITO electrode according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 상부기판 12Y : 주사/유지 전극10: upper substrate 12Y: scanning / holding electrode

12Z : 공통 유지전극 14 : 상부 유전층12Z: common sustain electrode 14: upper dielectric layer

16 : 보호막 18 : 하부기판16: protective film 18: lower substrate

20X : 어드레스전극 22 : 하부 유전층20X: address electrode 22: lower dielectric layer

24 : 격벽 26 : 형광체24: partition 26: phosphor

1 : 방전셀 30 : PDP1: discharge cell 30: PDP

32 : 주사/유지 구동부 34 : 공통유지 구동부32: scan / hold driver 34: common hold drive

36A: 제1 어드레스 구동부 36B : 제2 어드레스 구동부36A: first address driver 36B: second address driver

본 발명은 플라즈마 디스플레이 패널의 전극구조에 관한 것으로, 특히 방전지연 현상에 의한 휘도단차를 개선하도록 하여 고속 구동을 가능하게 하는 플라즈마 디스플레이 패널의 전극구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrode structure of a plasma display panel, and more particularly, to an electrode structure of a plasma display panel which enables high speed driving by improving a luminance step caused by a discharge delay phenomenon.

최근, 평판 디스플레이 장치로서 대형패널의 제작이 용이한 플라즈마 디스플레이 패널(이하 'PDP'라 함)이 주목받고 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.Recently, a plasma display panel (hereinafter referred to as a 'PDP'), which is easy to manufacture a large panel, has attracted attention as a flat panel display device. As a PDP, a three-electrode AC surface discharge type PDP having three electrodes and driven by an alternating voltage is typical.

도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/유지전극(12Y) 및 공통유지전극(12Z)과, 하부기판(18)상에 형성되어진 어드레스전극(20X)을 구비한다.Referring to FIG. 1, a discharge cell of a three-electrode AC surface discharge type PDP is formed on a scan / hold electrode 12Y and a common sustain electrode 12Z formed on an upper substrate 10, and a lower substrate 18. An address electrode 20X is provided.

주사/유지전극(12Y)과 공통유지전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다.The upper dielectric layer 14 and the passivation layer 16 are stacked on the upper substrate 10 having the scan / suspension electrode 12Y and the common sustain electrode 12Z side by side.

상기 상부 유전층(14)에는 플라즈마 방전 시 발생된 벽전하가 축적된다. 보 호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.Wall charges generated during plasma discharge are accumulated in the upper dielectric layer 14. The protective layer 16 prevents damage to the upper dielectric layer 14 due to sputtering generated during plasma discharge and increases emission efficiency of secondary electrons. As the protective film 16, magnesium oxide (MgO) is usually used.

어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22), 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/유지전극(12Y) 및 공통유지전극(12Z)과 교차되는 방향으로 형성된다.The lower dielectric layer 22 and the partition wall 24 are formed on the lower substrate 18 on which the address electrode 20X is formed, and the phosphor 26 is coated on the surfaces of the lower dielectric layer 22 and the partition wall 24. The address electrode 20X is formed in the direction crossing the scan / sustain electrode 12Y and the common sustain electrode 12Z.

격벽(24)은 어드레스전극(20)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.The partition wall 24 is formed in parallel with the address electrode 20 to prevent the ultraviolet rays and the visible light generated by the discharge from leaking to the adjacent discharge cells. The phosphor 26 is excited by ultraviolet rays generated during plasma discharge to generate visible light of any one of red, green, and blue. Inert gas for gas discharge is injected into the discharge space provided between the upper and lower plates and the partition wall.

도 2를 참조하면, 3전극 교류 면방전형 PDP의 구동장치는 ｍ×ｎ 개의 방전 셀들(1)이 주사/유지 전극라인들(Y1 내지 Ym), 공통유지전극라인들(Z1 내지 Zm) 및 어드레스 전극라인들(X1 내지 Xn)의 교차부에 매트릭스 형태로 배치된 PDP(30)와, 주사/유지 전극라인들(Y1 내지 Ym)을 구동하기 위한 주사/유지 구동부(32)와, 공통유지 전극라인들(Z1 내지 Zm)을 구동하기 위한 공통유지 구동부(34)와, 기수번째 어드레스전극라인들(X1, X3, …, Xn-3, Xn-1)과 우수 번째 어드레스전극라인들(X2, X4, …, Xm-2, Xm)로 분할 구동하기 위한 제1 및 제2 어드레스 구동부(36A,36B)를 구비한다.Referring to FIG. 2, a driving apparatus of a three-electrode alternating surface discharge type PDP has m × n discharge cells 1 having scan / hold electrode lines Y1 to Ym, common sustain electrode lines Z1 to Zm, and an address. A PDP 30 arranged in a matrix at the intersection of the electrode lines X1 to Xn, a scan / hold driver 32 for driving the scan / hold electrode lines Y1 to Ym, and a common sustain electrode; The common holding driver 34 for driving the lines Z1 to Zm, the odd-numbered address electrode lines X1, X3, ..., Xn-3, Xn-1 and the even-numbered address electrode lines X2, First and second address drivers 36A, 36B for divided driving to X4, ..., Xm-2, Xm) are provided.

주사/유지 구동부(32)와 공통유지 구동부(34)는 도 3에 도시된 바와 같이 주사/유지전극라인들(Y1 내지 Ym)과 공통유지 전극라인들(Z1 내지 Zm)에 공통적으로 라이팅 펄스(RPy, RPz)를 공급하여 모든 방전 셀들에서 방전이 발생되게 함으로써 모든 방전 셀들을 초기화하게 된다.As illustrated in FIG. 3, the scan / sustain driver 32 and the common sustain driver 34 have a writing pulse in common with the scan / sustain electrode lines Y1 to Ym and the common sustain electrode lines Z1 to Zm. RPy and RPz) are supplied to cause discharge to occur in all discharge cells, thereby initializing all discharge cells.

이러한, 리셋기간에 이어 주사/유지 구동부(32)는 주사/유지 전극라인들(Y1 내지 Ym)에 순차적으로 주사펄스(SP)를 공급함과 아울러 제1 및 제2 어드레스 구동부(36A, 36B)는 그 주사펄스(SP)에 동기 되는 데이터펄스(DP)를 어드레스전극라인들(X1 내지 Xn)에 공급함으로써 선택적인 어드레스방전이 발생되게 한다.After the reset period, the scan / sustain driver 32 sequentially supplies the scan pulse SP to the scan / sustain electrode lines Y1 to Ym, and the first and second address drivers 36A and 36B By supplying the data pulse DP synchronized with the scan pulse SP to the address electrode lines X1 to Xn, a selective address discharge is generated.

이러한, 어드레스 방전기간에 이어 주사/유지 구동부(32)와 공통유지 구동부(34)는 주사/유지 전극라인들(Y1 내지 Ym)과 공통유지 전극라인들(Z1 내지 Zm)에 교번적으로 유지펄스(SUSP)를 공급함으로써, 상기 어드레스방전이 발생된 방전 셀들에서 방전이 소정의 기간동안 유지되게 한다. Following the address discharge period, the scan / sustain driver 32 and the common sustain driver 34 alternately hold sustain pulses between the scan / sustain electrode lines Y1 to Ym and the common sustain electrode lines Z1 to Zm. By supplying (SUSP), the discharge is maintained for a predetermined period in the discharge cells in which the address discharge has occurred.

이러한, 3전극 교류 면방전형 PDP는 상기 리셋기간과 어드레스기간 및 방전유지기간을 가지는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드 기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 실례로, 8비트의 비디오 데이터를 이용하여 256 계조로 화상이 표시되는 경우 각 방전셀(1)에서의 1 프레임 표시 기간(예를 들면, 1/60초=약 16.7msec)은 도 4에 도시된 바와 같이 8개의 서브 필드(SF1 내지 SF8)로 분할하게 된다.The three-electrode AC surface discharge type PDP is driven by being divided into a plurality of subfields having the reset period, the address period, and the discharge sustain period, and in each subfield period, the number of times of light emission proportional to the weight of the video data is performed. The display is made. For example, when an image is displayed in 256 gray scales using 8-bit video data, one frame display period (for example, 1/60 second = about 16.7 msec) in each discharge cell 1 is shown in FIG. 4. As shown in the figure, the data is divided into eight subfields SF1 to SF8.

각 서브 필드(SF1 내지 SF8)에서 리셋 기간 및 어드레스 기간은 동일하게 할당되는 반면에 방전유지 기간에는 1:2:4:8:…:128의 비율로 가중치를 부여하여 할 당되게 된다.In each of the subfields SF1 to SF8, the reset period and the address period are allocated equally, while in the discharge sustain period, 1: 2: 4: 8:... The weight is assigned at the ratio of: 128.

이러한, 서브필드 구동방법에서는 휘도에 기여하지 않는 리셋기간과 어드레스 기간이 차지하는 시간에 의해 방전유지기간이 그 만큼 줄어들게 되므로 휘도가 낮은 문제점이 있다.In the subfield driving method, the discharge sustain period is reduced by the time occupied by the reset period and the address period which do not contribute to the luminance, thereby causing a problem of low luminance.

예를 들어, 480개의 주사라인을 싱글 스캔(single scan) 하는 경우 한 프레임 내에서 필요한 어드레스 기간은 1라인 주사시간(즉, 주사펄스의 폭)×480 주사라인×8 서브필드를 필요로 하게 된다.For example, in a single scan of 480 scan lines, an address period required in one frame requires one line scan time (ie, width of the scan pulse) x 480 scan lines x 8 subfields. .

확실한 어드레스 방전을 위해 3μs 정도의 펄스폭을 가지는 주사펄스를 사용하는 경우, 어드레스기간으로는 총 11.52ms가 소요되고 리셋기간까지 포함한다면 13ms 이상이 소요되므로 한 프레임 내에서 방전유지기간에 할당될 수 있는 시간은 16.67ms-13ms로 절대적으로 부족하여 휘도가 낮은 문제점이 있다.When using a scanning pulse with a pulse width of about 3μs for sure address discharge, a total of 11.52ms is required for the address period and 13ms or more for including the reset period, so that it can be allocated to the discharge sustain period within one frame. The existing time is 16.67ms-13ms, which is absolutely insufficient, resulting in low luminance.

나아가, 주사라인 수가 늘어나는 고해상도의 PDP에 종래의 PDP 구동방법을 이용하는 경우 어드레스기간의 증가에 의해 방전유지기간이 더욱 부족하게 되어 디스플레이 자체가 불가능해지게 된다. 여기서, 어드레스기간의 단축을 위해 주사펄스의 폭을 줄이는 방법을 고려할 수 있으나 주사펄스의 폭을 2.5μs 이하로 줄이는 경우 PDP 고유의 특성인 방전 지연 현상에 의해 오방전이 발생할 우려가 있다. Furthermore, when the conventional PDP driving method is used for a high-resolution PDP in which the number of scan lines is increased, the discharge sustaining period becomes shorter due to the increase in the address period, thereby making the display itself impossible. In this case, a method of reducing the width of the scanning pulse may be considered to shorten the address period. However, when the width of the scanning pulse is reduced to 2.5 μs or less, there is a possibility that erroneous discharge may occur due to a discharge delay phenomenon inherent to PDP.

이러한 PDP의문제점을 해결하기 위하여, 고속 어드레싱으로 어드레스기간을 줄이기 위한 방법들이 제안되고 있다. 종래의 고속 어드레싱 방법들 중 패널을 상하로 분할하여 더블 스캔 함으로써 어드레스 기간을 1/2로 단축하는 방법이 있다.In order to solve this problem of PDP, methods for reducing the address period by fast addressing have been proposed. Among the conventional high speed addressing methods, there is a method of dividing a panel up and down and double scanning to shorten an address period by 1/2.

그러나, 이 화면분할 구동방법에서는 주사/유지 전극라인들 및 어드레스 전 극라인들을 상하로 분할하여 구동해야 하므로 구동 드라이버 IC의 수가 두배로 증가함으로써 PDP의 제조 원가가 상승되는 단점이 있다.However, in this screen division driving method, the scan / suspension electrode lines and the address electrode lines must be divided up and down to drive, so that the manufacturing cost of the PDP is increased by doubling the number of driving driver ICs.

따라서, 구동 드라이버 IC의 수를 증가시키지 않고도 어드레스 기간을 단축시켜 휘도를 향상하도록 하는 플라즈마 디스플레이 패널의 전극구조가 시급히 요구되고 있다.Therefore, there is an urgent need for an electrode structure of a plasma display panel to shorten an address period and increase luminance without increasing the number of driving driver ICs.

본 발명은 상기와 같은 문제점을 해결하고자 제안된 것으로서, 본 발명의 목적은 특히 방전지연 현상에 의한 휘도단차를 개선하도록 하여 고속 구동을 가능하게 하는 플라즈마 디스플레이 패널의 전극구조를 제공하는데 있다.The present invention has been proposed to solve the above problems, and an object of the present invention is to provide an electrode structure of a plasma display panel that enables high-speed driving by improving the luminance step caused by the discharge delay phenomenon.

상기의 목적을 달성하기 위한 본 발명에 따른 플라즈마 디스플레이 패널의 전극구조는 상부기판 상에 형성되어진 주사/유지전극 및 공통유지전극과, 하부기판 상에 형성되어진 어드레스전극이 구비되고, 상기 주사/유지전극 및 공통유지전극은 ITO전극과 버스전극으로 구성되는 플라즈마 디스플레이 패널의 전극구조에 있어서,The electrode structure of the plasma display panel according to the present invention for achieving the above object is provided with a scan / sustain electrode and a common holding electrode formed on the upper substrate, and an address electrode formed on the lower substrate, The electrode and the common sustain electrode in the electrode structure of the plasma display panel composed of ITO electrode and bus electrode,

상기 공통유지전극의 폭과 주사/유지전극 폭을 비대칭으로 형성하는 것을 특징으로 한다.The width of the common holding electrode and the width of the scanning / holding electrode may be asymmetrically formed.

여기서, 상기 공통유지전극의 폭을 주사/유지전극 폭보다 넓게 형성하는 것을 특징으로 한다.The width of the common sustaining electrode may be wider than that of the scan / sustaining electrode.

여기서, 상기 공통유지전극의 폭과 주사/유지전극의 폭 비율이 40~45% : 60~55%인 것을 특징으로 한다.Here, the width ratio of the common holding electrode and the width of the scan / hold electrode is 40 to 45%: 60 to 55%.

여기서, 상기 공통유지전극 및 주사/유지전극을 구성하는 ITO전극의 폭을 비대칭으로 형성하는 것을 특징으로 한다.Here, the width of the ITO electrode constituting the common holding electrode and the scanning / holding electrode is asymmetrically formed.

여기서, 상기 ITO전극 구조는 사각형 구조인 것을 특징으로 한다.Here, the ITO electrode structure is characterized in that the rectangular structure.

여기서, 상기 ITO전극 구조는 얼라인 프리(Align Free)형 구조인 것을 특징으로 한다.Here, the ITO electrode structure is characterized in that the alignment free (Align Free) structure.

여기서, 상기 ITO전극 구조는 T형 구조인 것을 특징으로 한다.Here, the ITO electrode structure is characterized in that the T-type structure.

그리고, 본 발명의 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 플라즈마 디스플레이 패널의 전극구조는 상부기판 상에 형성되어진 주사/유지전극 및 공통유지전극과, 하부기판상에 형성되어진 어드레스전극이 구비되고, 상기 주사/유지전극 및 공통유지전극은 버스전극만으로 구성되는 플라즈마 디스플레이 패널의 전극구조에 있어서, In addition, the electrode structure of the plasma display panel according to another embodiment of the present invention for achieving the object of the present invention is a scan / sustain electrode and the common holding electrode formed on the upper substrate, the address electrode formed on the lower substrate In the electrode structure of the plasma display panel, wherein the scan / sustain electrode and the common sustain electrode is composed of only a bus electrode,

상기 공통유지전극의 폭과 주사/유지전극 폭을 비대칭으로 형성하는 것을 특징으로 한다.The width of the common holding electrode and the width of the scanning / holding electrode may be asymmetrically formed.

여기서, 상기 공통유지전극의 폭을 주사/유지전극 폭보다 넓게 형성하는 것을 특징으로 한다.The width of the common sustaining electrode may be wider than that of the scan / sustaining electrode.

여기서, 상기 공통유지전극의 폭과 주사/유지전극의 폭 비율이 40~45% : 60~55%인 것을 특징으로 한다.Here, the width ratio of the common holding electrode and the width of the scan / hold electrode is 40 to 45%: 60 to 55%.

여기서, 상기 공통유지전극 및 주사/유지전극을 구성하는 버스전극구조는 펜스(fence)형 구조인 것을 특징으로 한다.Here, the bus electrode structure constituting the common holding electrode and the scan / hold electrode is a fence type structure.

여기서, 상기 버스전극의 폭은 펜스 간격에 의해 조절되는 것을 특징으로 한 다.Here, the width of the bus electrode is characterized in that it is adjusted by the fence interval.

이하, 본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 자세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도면의 설명에 앞서 종래와 동일한 구성 부분에 대해서는 동일한 부호를 사용하도록 한다.Prior to the description of the drawings, the same reference numerals are used for the same components as in the prior art.

도 5의 (a)내지 (d)는 본 발명의 실시 예에 따른 ITO전극이 있는 경우의 유지전극 구조를 보인 도면이다. 5A to 5D illustrate a structure of a sustain electrode when an ITO electrode is present according to an exemplary embodiment of the present invention.

동 도면에서 보여지는 바와 같이 본 발명의 플라즈마 디스플레이 패널의 전극구조는 상부기판 상에 주사/유지전극(12Y) 및 공통유지전극(12Z)이 형성되고, 하부기판 상에 어드레스전극이 구비된다.As shown in the figure, the electrode structure of the plasma display panel according to the present invention has a scan / hold electrode 12Y and a common sustain electrode 12Z formed on an upper substrate, and an address electrode provided on a lower substrate.

이때, 상기 주사/유지전극(12Y) 및 공통유지전극(12Z)은 투명전극인 ITO전극과 버스전극으로 구성된다.In this case, the scan / sustain electrode 12Y and the common sustain electrode 12Z include an ITO electrode and a bus electrode, which are transparent electrodes.

그리고, 상기 공통유지전극(12Z)의 폭과 주사/유지전극(12Y) 폭을 비대칭으로 형성하는데, 공통유지전극(12Z)의 폭을 주사/유지전극(12Y) 폭보다 넓게 형성하도록 한다.The width of the common holding electrode 12Z and the width of the scanning / holding electrode 12Y are asymmetrically formed so that the width of the common holding electrode 12Z is wider than that of the scanning / holding electrode 12Y.

이때, 상기 공통유지전극(12Z) 및 주사/유지전극(12Y)의 폭은 ITO전극의 폭으로 결정된다.At this time, the width of the common sustain electrode 12Z and the scan / sustain electrode 12Y are determined by the width of the ITO electrode.

상기와 같이 공통유지전극(12Z)의 폭을 주사/유지전극(12Y)의 폭보다 넓게 형성하게 되면, 주사/유지전극(12Y)가 (+)극성일 때, 불안정한 벽전하 분포를 보이는데 반해, 공통유지전극(12Z)이 (+)극성일 때 안정적인 벽전하 분포를 갖게 되어 안정적인 방전 모드를 형성할 수 있게 된다.As described above, when the width of the common sustain electrode 12Z is formed to be wider than the width of the scan / hold electrode 12Y, an unstable wall charge distribution appears when the scan / hold electrode 12Y is positive. When the common holding electrode 12Z has a positive polarity, it has a stable wall charge distribution, thereby forming a stable discharge mode.

하지만, 반대로 주사/유지전극(12Y)의 폭이 공통유지전극(12Z)의 폭 보다 넓게 형성되면, 주사/유지전극 회로의 출력이 공통유지전극 회로의 출력보다 복잡해지고, 파형에 대한 왜곡이 발생하여 방전특성이 불안하게 된다.However, on the contrary, if the width of the scan / hold electrode 12Y is formed wider than the width of the common sustain electrode 12Z, the output of the scan / hold electrode circuit becomes more complicated than the output of the common sustain electrode circuit, and distortion of the waveform occurs. As a result, the discharge characteristics become unstable.

상기와 같은 본 발명은 특히, 상기 공통유지전극(12Z)의 폭과 주사/유지전극(12Y)의 폭 비율을 40~45% : 60~55%로 유지했을 때 가장 안정된 방전 특성을 보이는 반면, 공통유지전극(12Z)의 폭 비율이 60% 이상이 되면 오히려 서스테인 시, 챠지(charge) 부족으로 인한 휘도저하 및 전압 상승의 원인이 될 수 있다.In particular, the present invention exhibits the most stable discharge characteristics when the width ratio of the common holding electrode 12Z and the width of the scanning / holding electrode 12Y are maintained at 40 to 45%: 60 to 55%. When the width ratio of the common holding electrode 12Z is 60% or more, it may cause a decrease in luminance and a voltage increase due to insufficient charge during sustain.

상기 본 발명에 따른 ITO전극 구조는 도 5에서 보여지는 바와 같이 사각형 구조(b), T형 구조(c), 얼라인 프리(Align Free)형 구조(d)에 적용될 수 있다.The ITO electrode structure according to the present invention can be applied to the rectangular structure (b), T-type structure (c), alignment free (Align Free) structure (d) as shown in FIG.

도 6은 본 발명의 실시 예로서, 본 발명의 실시 예에 따른 ITO전극이 없는 경우의 유지전극 구조를 보인 도면이다.6 is a view illustrating a structure of a sustain electrode when there is no ITO electrode according to an embodiment of the present invention.

동 도면에서 보여지는 바와 같이 본 발명의 다른 실시 예에 따른 플라즈마 디스플레이 패널의 전극 구조는 상부기판 상에 주사/유지전극(12Y) 및 공통유지전극(12Z)이 형성되고, 하부기판 상에 어드레스전극(20X)이 형성되는데, 상기 공통유지전극 및 주사/유지전극은 버스전극만으로 형성된다.As shown in the figure, the electrode structure of the plasma display panel according to another embodiment of the present invention has a scan / hold electrode 12Y and a common sustain electrode 12Z formed on an upper substrate, and an address electrode on a lower substrate. 20X is formed, and the common sustain electrode and the scan / sustain electrode are formed of only the bus electrode.

이때, 상기 버스전극의 구조는 펜스(fence)형 구조로 형성되고, 전극 폭은 펜스 간격에 의해 조절된다.At this time, the structure of the bus electrode is formed of a fence (fence) structure, the electrode width is adjusted by the fence spacing.

상기와 같은 구성의 본 발명은 공통유지전극(12Z)의 폭과 주사/유지전극(12Y) 폭을 비대칭으로 형성하는데, 상기 공통유지전극(12Z)의 폭과 주사/유지전극(12Y)의 폭 비율이 40~45% : 60~55%가 되도록 하는 것이 바람직하다.According to the present invention, the width of the common holding electrode 12Z and the width of the scanning / holding electrode 12Y are formed asymmetrically. The width of the common holding electrode 12Z and the width of the scanning / holding electrode 12Y are asymmetric. The ratio is preferably 40 to 45%: 60 to 55%.

본 발명은 주사/유지전극에 비해 공통유지전극의 폭을 넓게 형성함으로서, 방전지연 현상에 의한 휘도단차를 개선하여 고속 구동을 가능하게 하는 효과가 있다.According to the present invention, the width of the common holding electrode is wider than that of the scanning / holding electrode, thereby improving the luminance step caused by the discharge delay phenomenon, thereby enabling high-speed driving.

또, 안정된 방전 특성에 의해 풀 화이트 및 피크 휘도가 향상되는 효과가 있다.Moreover, there is an effect that full white and peak luminance are improved by stable discharge characteristics.

Claims (12)

상부기판 상에 형성되어진 주사/유지전극 및 공통유지전극과, 하부기판 상에 형성되어진 어드레스전극이 구비되고, 상기 주사/유지전극 및 공통유지전극은 ITO전극과 버스전극으로 구성되는 플라즈마 디스플레이 패널의 전극구조에 있어서,The plasma display panel includes a scan / hold electrode and a common sustain electrode formed on an upper substrate, and an address electrode formed on a lower substrate, wherein the scan / hold electrode and the common sustain electrode are formed of an ITO electrode and a bus electrode. In the electrode structure, 상기 공통유지전극의 폭과 주사/유지전극 폭을 비대칭으로 형성하고, 상기 공통유지전극의 폭과 주사/유지전극의 폭 비율이 40~45%:60~65%인 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극구조.The width of the common holding electrode and the width of the scanning / holding electrode are formed asymmetrically, and the ratio of the width of the common holding electrode and the width of the scanning / holding electrode is 40 to 45%: 60 to 65%. Electrode structure. 삭제delete 삭제delete 제 1항에 있어서,The method of claim 1, 상기 공통유지전극 및 주사/유지전극을 구성하는 ITO전극의 폭을 비대칭으로 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극구조.The electrode structure of the plasma display panel, characterized in that the width of the ITO electrode constituting the common holding electrode and the scanning / holding electrode asymmetrically formed. 제 4항에 있어서,The method of claim 4, wherein 상기 ITO전극 구조는 사각형 구조인 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극구조.The electrode structure of the plasma display panel, characterized in that the ITO electrode structure is a rectangular structure. 제 4항에 있어서,The method of claim 4, wherein 상기 ITO전극 구조는 얼라인 프리(Align Free)형 구조인 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극구조.The electrode structure of the plasma display panel, characterized in that the ITO electrode structure is an alignment free (Align Free) structure. 제 4항에 있어서,The method of claim 4, wherein 상기 ITO전극 구조는 T형 구조인 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극구조.The electrode structure of the plasma display panel, characterized in that the ITO electrode structure is a T-type structure. 상부기판 상에 형성되어진 주사/유지전극 및 공통유지전극과, 하부기판상에 형성되어진 어드레스전극이 구비되고, 상기 주사/유지전극 및 공통유지전극은 버스전극만으로 구성되는 플라즈마 디스플레이 패널의 전극구조에 있어서,The scan / sustain electrode and the common sustain electrode formed on the upper substrate and the address electrode formed on the lower substrate are provided, and the scan / sustain electrode and the common sustain electrode are formed on the electrode structure of the plasma display panel which is composed of only bus electrodes. In 상기 공통유지전극의 폭과 주사/유지전극 폭을 비대칭으로 형성하고, 상기 공통유지전극의 폭과 주사/유지전극의 폭 비율이 40~45%:60~65%인 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극구조.The width of the common holding electrode and the width of the scanning / holding electrode are formed asymmetrically, and the ratio of the width of the common holding electrode and the width of the scanning / holding electrode is 40 to 45%: 60 to 65%. Electrode structure. 삭제delete 삭제delete 제 8항에 있어서,The method of claim 8, 상기 공통유지전극 및 주사/유지전극을 구성하는 버스전극구조는 펜스(fence)형 구조인 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극구조.And a bus electrode structure constituting the common holding electrode and the scan / holding electrode is a fence type structure. 제 11항에 있어서,The method of claim 11, 상기 버스전극의 폭은 펜스 간격에 의해 조절되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극구조.The electrode structure of the plasma display panel, characterized in that the width of the bus electrode is adjusted by the fence interval.
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