KR100359572B1 - 플라즈마 디스플레이 패널 - Google Patents

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Abstract

본 발명은 고속 어드레싱을 할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널은 각각의 방전셀 내에 적어도 하나 이상 포함되도록 버스전극으로부터 신장되는 소정모양의 돌기와, 하부기판 상에 24㎛ 이하로 형성되는 유전체층을 구비한다.
본 발명에 의하면, 버스전극라인구조 및 어드레스전극라인구조를 변경함과 아울러 하부 유전체층을 얇게 형성하여 고속 어드레싱을 할 수 있다.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 고속 어드레싱을 할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 일반적인 교류 면방전 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)은 ITO(Indium Tin Oxide)로 투명하게 형성된 투명전극이다. 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z) 각각의 위에는 버스전극(13)이 나란하게 형성된다. 서스테인전극쌍(12Y,12Z)의 형성물질인 ITO가 높은 저항값을 갖기때문에 버스전극(13)을 통해 교류신호를 공급함으로써 각각의 방전셀에 균일한 전압이 인가되도록 하고 있다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 상부 유전체층(14) 상에 전면 도포되는 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
도 2는 종래의 3 전극 교류 면방전형 PDP의 구동장치를 나타내는 도면이다.
도 2를 참조하면, 종래의 3 전극 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 주사/서스테인전극라인들(Y1내지Ym), 공통서스테인전극라인들(Z1내지Zm) 및 어드레스전극라인들(X1내지Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 주사/서스테인전극라인들(Y1내지Ym)을 구동하기 위한 주사/서스테인 구동부(32)와, 공통서스테인전극라인들(Z1내지Zm)을 구동하기 위한 공통서스테인 구동부(34)와, 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)을 분할 구동하기 위한 제 1 및 제 2 어드레스 구동부(36A,36B)를 구비한다. 주사/서스테인 구동부(32)는 주사/서스테인전극라인들(Y1내지Ym)에 스캔펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 공통서스테인 구동부(34)는 공통서스테인전극라인들(Z1내지Zm) 모두에 서스테인 펄스를 공급하게 된다. 제 1 및 제 2 어드레스 구동부(36A,36B)는 스캔펄스에 동기되게끔 영상 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제 1 어드레스 구동부(36A)는 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 영상데이터를 공급하고 제 2 어드레스 구동부(36B)는 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 영상데이터를 공급한다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 도 3과 같이 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드별(SF1내지SF8) 각각은 어드레스 기간과 서스테인기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 4는 종래의 3전극 교류 면방전형 PDP의 구동방법에 있어서 서브필드 별로 PDP의 각 전극 라인에 공급되는 구동 파형을 나타낸 파형도이다.
도 4를 참조하면, 하나의 서브필드는 전 화면을 초기화하는 리셋 기간, 전 화면을 선순차 방식으로 스캔하면서 데이터를 기입하는 어드레스 기간, 데이터가 기입된 셀들의 발광 상태를 유지시키는 서스테인 기간으로 나뉘어진다. 먼저 리셋 기간에는 방전셀들을 초기화하고, 어드레스 방전을 돕기 위해 공통서스테인전극라인(Z)에 공급되는 방전펄스로 주사/서스테인전극라인(Y)과 공통서스테인전극라인(Z) 간에 방전을 일으켜 각 방전셀들에 프라이밍 하전입자 및 벽전하를 형성시킨다. 어드레스 기간에는 PDP의 각 주사/서스테인전극라인(Y)들에 스캔펄스(-Vs)가 순차적으로 인가되고, 스캔펄스(-Vs)에 동기되어 데이터펄스(Vd)가 각 어드레스전극라인(X)에 공급된다. 이때, 공통서스테인전극라인(Z)들에는 소정레벨의 직류전압이 공급되며, 이 직류전압은 어드레스전극라인(X)과 주사/서스테인전극라인(Y) 사이의 어드레스 방전이 안정적으로 일어날 수 있게 한다. 서스테인 기간에는 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)에 서스테인 펄스가 공급되어 어드레스 기간에 선택된 방전셀들을 발광시킨다.
이와 같이 구동되는 종래의 교류 면방전 PDP에서는 이전주사라인 방전셀의어드레스방전 여부에 따라 방전셀내의 공간전하양의 편차가 발생되기 때문에 어드레스 방전이 안정되게 이루어지도록 즉, 미스라이팅을 방지하도록 스캔펄스 및 데이터펄스폭이 대략 2.8㎲ 이상이 필요하게 된다. 예를 들어, PDP가 VGA(Video Graphics Array) 급의 해상도를 가지면 총 480 라인의 주사라인들을 가지게 된다. 이 경우, 한 프레임 기간(16.67ms) 내에 8 개의 서브필드를 포함할 때, 한 프레임 내에 필요한 어드레스 기간이 총 11.52ms가 필요하게 된다. 이에 비하여, 서스테인 기간은 수직동기신호(Vsync)를 고려하여 3.05ms가 할당된다. 따라서, 스캔라인수가 늘어나는 고해상도 PDP에서는 서스테인 기간이 너무 짧아지게 되어 디스플레이 자체가 불가능해지게 된다. 이러한 문제를 해결하기 위하여 고속 어드레싱이 필요하게 되는데, 종래에는 패널의 스캔라인을 상하로 분할하여 구동하는 방법을 사용하고 있다. 스캔라인의 분할 구동 방식에서는 각 서브필드에서 어드레스 기간을 짧게 하기 위하여 스캔라인들을 상하로 분할하고 서로 다른 두 개의 스캔 드라이버로써 상부 스캔라인과 하부 스캔라인을 별도로 동시에 스캔하게 된다. 이로써 어드레스 기간을 두 배로 단축시키고, 그 만큼 각 서브필드에서 서스테인 기간을 충분히 확보할 수 있다. 하지만, 종래의 분할 구동 방식에서는 스캔 및 데이터 드라이버 IC의 수가 두 배로 증가함으로써 PDP의 제조 원가가 상승되는 단점이 있다.
따라서, 본 발명의 목적은 고속 어드레싱을 할 수 있는 플라즈마 디스플레이 패널을 제공하는데 있다.
도 1은 종래의 교류 면방전 플라즈마 디스플레이 패널의 방전셀 구조를 도시한 사시도.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 전체적인 전극 라인 및 방전셀의 배치 구조를 도시한 평면도.
도 3은 도 1에 도시된 플라즈마 디스플레이 패널의 한 프레임의 계조를 나타내는 도면.
도 4는 도 1에 도시된 플라즈마 디스플레이 패널의 구동방법에 있어서 서브필드 별로 플라즈마 디스플레이 패널의 각 전극 라인에 공급되는 구동 파형을 나타내는 파형도.
도 5는 도 1에 도시된 어드레스전극라인에 흐르는 전류를 나타내는 파형도.
도 6a는 종래의 전극구조를 나타내는 도면.
도 6b는 본 발명의 제 1 실시예에 의한 전극구조를 나타내는 도면.
도 6c는 본 발명의 제 2 실시예에 의한 전극구조를 나타내는 도면.
도 6d는 본 발명의 제 3 실시예에 의한 전극구조를 나타내는 도면.
도 7 및 도 8은 도 6a 내지 도 6d의 어드레스전극라인에 흐르는 전류를 나타내는 파형도 및 그래프.
도 9 및 도 10은 하부 유전체층의 두께에 따른 어드레스 타임을 나타내는 파형도 및 그래프.
도 11은 본 발명의 제 5 실시예에 의한 어드레스전극라인을 나타내는 도면.
도 12는 본 발명의 제 6 실시예에 의한 어드레스전극라인을 나타내는 도면.
도 13은 본 발명의 제 7 실시예에 의한 어드레스전극라인을 나타내는 도면.
도 14는 종래의 어드레스전극라인을 나타내는 도면.
도 15 내지 도 16은 도 11내지 도 14에 도시된 어드레스전극라인에 흐르는 전류를 나타내는 파형도.
도 17은 본 발명의 제 8 실시예에 의한 어드레스전극라인을 나타내는 도면.
도 18은 본 발명의 제 9 실시예에 의한 어드레스전극라인을 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 방전셀 10 : 상부기판
12Y : 주사/서스테인전극 12Z : 공통서스테인전극
13,48,5052,54,56,58 : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X,88,90,92,96,112,116 : 어드레스전극 24 : 격벽
26 : 형광체 30 : PDP
32 : 주사/서스테인 구동부 34 : 공통서스테인 구동부
36 : 어드레스 구동부 60,62,86,94,98,114,118 : 돌기
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널은 각각의 방전셀 내에 적어도 하나 이상 포함되도록 버스전극으로부터 신장되는 소정모양의 돌기와, 하부기판 상에 24㎛ 이하로 형성되는 유전체층을 구비한다.
본 발명의 플라즈마 디스플레이 패널은 어드레스전극라인으로부터 신장되는 적어도 하나 이상의 소정모양의 돌기와, 하부기판 상에 24㎛ 이하로 형성되는 유전체층을 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5 내지 도 18을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 어드레스전극라인(X)에 흐르는 전류를 나타내는 파형도이다.
도 5를 참조하면, 어드레스전극라인(X)에 약 3.0㎲의 어드레스 펄스(40)가 공급될 때 어드레스전극라인(X)에 흐르는 전류(42)가 도시되어 있다. 어드레스전극라인(X)에 흐르는 전류(42)는 어드레스전극라인(X)에 전류가 공급되는 T1 구간, 어드레스전극라인(X)에 전하가 축적되는 T2 구간, 어드레스방전을 일으키는 T3 구간, 어드레스방전을 소정시간 유지하기 위한 T4 구간으로 나누어진다. T1 구간에 어드레스전극라인(X)에는 소정량의 전하가 축적된다. 소정량의 전하가 축적되는 T1 구간은 0.1㎲정도의 시간이 소요된다. T2 구간에 어드레스전극라인(X)에는 어드레스방전이 일어나기 전까지의 전하, 즉 임계치까지의 전하가 축적된다. 임계치까지의 전하가 축적되는 T2 구간은 0.9㎲정도의 시간이 소요된다. T3 구간에는 T2 구간에 축적된 전하에 의해 어드레스 방전이 일어난다. 어드레스 방전이 일어나는 T3 구간은 1.0㎲정도의 시간이 소요된다. T4 구간은 T3 구간에서의 어드레스 방전을 소정시간 유지시켜 준다. 이와 같이 어드레스전극라인(X)에 흐르는 전류(42)는 전하가 축적되는 T2 구간 및 어드레스 방전이 일어나는 T3 구간에서 약 1.9㎲ 정도의 긴 시간이 소요되고 있다. T2 구간에서 축적되는 전하가 임계치에 도달하는 시간, 즉 애벌런시 방전현상에 필요한 시간은 전계 집중형 전극 구조를 도입함으로써 단축시킬 수 있다. T3 구간에서 어드레스 방전이 일어나는 시간은 점호(點弧) 전압(Firing Voltage)을 낮추어 단축시킬 수 있다. 점호 전압이 낮아지면 지속시간이 단축됨과 아울러 방전량을 늘어나게 된다. 점호 전압을 낮추기 위해서는 전계 집중형 전극구조를 도입함과 아울러 하부 유전체층의 두께를 감소시켜야 한다.
도 6a 는 종래의 전극구조를 나타내는 도면이다.
도 6a를 참조하면, 어드레스전극라인(X)과 교차되는 방향으로 형성되는 주사/서스테인전극라인(Y)위에 형성되는 버스전극(48) 및 공통서스테인전극라인(Z)위에 형성되는 버스전극(50)과, 어드레스전극라인(X)과 나란하게 형성되는 격벽(46)이 도시되어 있다.
도 6c는 본 발명의 제 1 실시예에 의한 전계 집중형 전극구조를 나타내는 도면이다.
본 발명의 제 1 실시예에서는 주사/서스테인전극라인(Y)의 버스전극(52)에 삼각형 돌기(60)를 형성하였다. 삼각형 돌기(60)는 버스전극(52)의 일측에 형성된다. 삼각형 돌기(60)는 도 6e와 같이 수평측이 100㎛, 수직측이 50㎛의 크기로 형성된다. 이와 같은 삼각형 돌기(60)는 버스전극(52) 및 어드레스전극라인(X)의 교차부에 형성된다.
도 6b는 본 발명의 제 2 실시예에 의한 전계 집중형 전극구조를 나타내는 도면이다.
본 발명의 제 2 실시예에서는 제 1 실시예에와 같이 주사/서스테인전극라인(Y)위에 형성되는 버스전극(52)에 삼각형 돌기(60)를 형성함과 아울러 공통서스테인전극라인(Z)위에 형성되는 버스전극(54)의 일측에 삼각형 돌기(62)를 형성한다. 삼각형 돌기들(60,62)은 서로 대면되도록 버스전극들(52,54) 상에 형성된다. 공통서스테인전극라인(Z)의 버스전극(54)에 형성되는 삼각형 돌기(62)는 도 6e와 같이 수평측이 100㎛, 수직측이 50㎛의 크기로 형성된다.
도 6d는 본 발명의 제 3 실시예에 의한 전계 집중형 전극구조를 나타내는 도면이다.
본 발명의 제 3 실시예에서는 주사/서스테인전극라인(Y) 및 공통서스테인전극라인(Z)의 버스전극들(56,58)에 다수의 삼각형 돌기(64)가 형성된다. 삼각형 돌기(64)는 버스전극들(56,58)의 일측에 상호 대면되도록 형성된다.
도 7 및 도 8은 도 6a 내지 도 6d에 도시된 어드레스전극라인에 흐르는 전류를 나타내는 파형도 및 그래프이다.
도 7 및 도 8을 참조하면, 도 6a에 도시된 종래의 어드레스전극라인(X)에 흐르는 전류(66)의 토털 딜레이(Total delay)는 1.7㎲이다. 또한, 어드레스전극라인(X)에 흐르는 전류(66)가 최고점까지 도달하는데 걸리는 피크 딜레이(Peal Delay)는 1.25㎲이다. 여기서, 토털 딜레이는 어드레스 타임을 나타내며, 피크 딜레이는 방전 딜레이를 나타낸다. 즉, 피크 딜레이는 방전이 일어나기까지의 시간이다. 도 6c에 도시된 본 발명의 제 1 실시예에 의한 어드레스전극라인(X)에 흐르는 전류(68)의 토털 딜레이는 1.6㎲이다. 또한, 어드레스전극라인(X)에 흐르는 전류(68)가 최고점까지 도달하는데 걸리는 피크 딜레이는 1.07㎲이다. 도 6b에 도시된 본 발명의 제 2 실시예에 의한 어드레스전극라인(X)에 흐르는 전류(70)의 토털 딜레이는 1.5㎲이다. 또한, 어드레스전극라인(X)에 흐르는 전류(68)가 최고점까지 도달하는데 걸리는 피크 딜레이는 1.1㎲이다. 도 6d에 도시된 본 발명의 제 3 실시예에 의한 어드레스전극라인(X)에 흐르는 전류(72)의 토털 딜레이는 1.42㎲이다. 또한, 어드레스전극라인(X)에 흐르는 전류(68)가 최고점까지 도달하는데 걸리는 피크 딜레이는 1.0㎲이다. 즉, 본 발명의 제 1 내지 제 3 실시예와 같이 서스테인전극쌍의 버스전극에 삼각형 모양의 돌기를 형성함으로써 어드레싱 타임을 소정시간 단축시킬 수 있다. 특히, 본 발명의 제 3 실시예와 같이 다수의 삼각형 돌기를 형성하는 경우 종래에 비해 약 16% 정도의 어드레싱 타임을 단축시킬 수 있다.
도 9내지 도 10은 하부 유전체층의 두께에 따른 어드레스 타임을 나타내는 본 발명의 제 4 실시예의 파형도 및 그래프이다.
도 9내지 도 10을 참조하면, 먼저 도 1에 도시된 하부 유전체층(22)이 형성되지 않았을 때 어드레스전극라인(X)에 흐르는 전류(76)의 토털 딜레이는 2.2㎲이다. 여기서, 토털 딜레이는 어드레스 타임을 나타낸다. 또한, 방전이 일어나기까지 걸리는 시간, 즉 피크 딜레이는 1.3㎲이다. 하부 유전체층(22)의 두께가 25㎛로 형성되었을 때 어드레스전극라인(X)에 흐르는 전류(80)의 토털 딜레이는 1.66㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 1.3㎲이다. 종래의 하부 유전체층(22)은 통상 25㎛의 두께로 형성된다. 하부 유전체층(22)의 두께가 15㎛로 형성되었을 때 어드레스전극라인(X)에 흐르는 전류(74)의 토털 딜레이는 1.3㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 0.95㎲이다. 하부 유전체층(22)의 두께가 8㎛로 형성되었을 때 어드레스전극라인(X)에 흐르는 전류(82)의 토털 딜레이는 1.2㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 0,89㎲이다. 즉, 하부 유전체층(22)의 두께가 2㎛ 감소할 경우 어드레싱 타임은 약 4% 정도 감소한다. 하지만, 하부 유전체층(22)이 없는 경우에는 오히려 어드레싱 타임이 증가하게 된다.
도 11은 본 발명의 제 5 실시예에 의한 어드레스전극라인을 나타내는 도면이다.
도 11을 참조하면, 본 발명의 제 5 실시예에 의한 어드레스전극라인(88)에는삼각형 돌기(86)가 형성된다. 삼각형 돌기(86)는 어드레스전극라인(88)의 일측에 정삼각형 모양으로 형성되어 있다. 어드레스전극라인(88)의 수직측은 80㎛의 폭으로 형성된다. 종래의 어드레스전극라인(90)의 수직폭은 도 14에 도시된 바와 같이 120㎛로 형성되었다. 따라서, 본 발명의 제 5 실시예에서는 어드레스전극라인(88)의 수직폭이 40㎛ 감소되어 형성된다. 어드레스전극라인(88)에 형성되는 삼각형 돌기(86)는 가로 및 세로폭이 80㎛로 형성된다. 삼각형 돌기(86)는 어드레스전극라인(88)의 수평측에 1㎜의 간격마다 형성된다.
도 12는 본 발명의 제 6 실시예에 의한 어드레스전극라인을 나타내는 도면이다.
도 12를 참조하면, 본 발명의 제 6 실시예에 의한 어드레스전극라인(92)에는 사각형 돌기(94)가 형성된다. 사각형 돌기(94)는 어드레스전극라인(92)의 양측에 상호 대칭적으로 형성된다. 어드레스전극라인(92)의 수직폭은 100㎛로 형성된다. 사각형 돌기(94)의 수직측은 80㎛로 형성되고, 수평측은 100㎛의 폭으로 형성된다. 사각형 돌기(94)는 어드레스전극라인(92)의 수평측에 1㎜의 간격마다 형성된다.
도 13은 본 발명의 제 7 실시예에 의한 어드레스전극라인을 나타내는 도면이다.
도 13을 참조하면, 본 발명의 제 7 실시예에 의한 어드레스전극라인(96)에는 다수의 삼각형 돌기(98)가 형성된다. 삼각형 돌기(98)는 어드레스전극라인(96)의 일측에 형성된다. 어드레스전극라인(96)의 수직폭은 80㎛로 형성된다. 삼각형 돌기(98)는 수직측이 80㎛, 수평측이 60㎛로 형성된다.
도 15a 내지 도 16은 도 11 내지 도 14에 도시된 어드레스전극라인에 흐르는 전류를 나타내는 파형도 및 그래프이다.
먼저, 도 15a는 종래의 어드레스전극라인(90)에 흐르는 전류(100)와 본 발명의 제 5 실시예 및 제 7 실시예에 의한 어드레스전극라인(88,96)에 흐르는 전류(102,104)를 나타낸다. 종래의 어드레스전극라인(90)에 흐르는 전류(100)의 토털 딜레이는 1.3㎲이다. 여기서, 토털 딜레이는 어드레스 타임을 나타낸다. 또한, 방전이 일어나기까지 걸리는 시간, 즉 피크 딜레이는 1.1㎲이다. 본 발명의 제 5 실시예에 의한 어드레스전극라인(88)에 흐르는 전류(102)의 토털 딜레이는 1.1㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 0.83㎲이다. 본 발명의 제 7 실시예에 의한 어드레스전극라인(88)에 흐르는 전류(104)의 토털 딜레이는 1.1㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 0.62㎲이다. 즉, 제 5 실시예 및 제 7 실시예에서는 종래에 비해 소정시간만큼의 어드레스기간을 단축시킬 수 있다.
도 15b는 종래의 어드레스전극라인(90)에 흐르는 전류(100)와 본 발명의 제 6 실시예에 의한 어드레스전극라인(92)에 흐르는 전류(108)를 나타낸다. 또한, 본 발명의 제 6 실시예와 제 2 실시예에 의해서 흐르는 전류(110)를 나타낸다. 즉, 하부기판에 형성되는 어드레스전극라인(92)에는 제 6 실시예와 같이 사각형 돌기(94)가 형성되고, 상부기판의 버스전극들(52,54)에는 제 2 실시예와 같이 삼각형 돌기(62)를 형성한 후 어드레스전극라인(92)에 흐르는 전류(110)를 나타낸다. 종래의 어드레스전극라인(90)에 흐르는 전류(100)의 토털 딜레이는 1.3㎲이다. 여기서, 토털 딜레이는 어드레스 타임을 나타낸다. 또한, 방전이 일어나기까지 걸리는 시간, 즉 피크 딜레이는 1.1㎲이다. 본 발명의 제 6 실시예에 의한 어드레스전극라인(92)에 흐르는 전류(108)의 토털 딜레이는 1.1㎲이다.0 또한, 방전이 일어나기까지 걸리는 시간은 0.8㎲이다. 본 발명의 제 6 실시예와 제 2 실시예에 의해서 흐르는 전류(110)의 토털 딜레이는 0.9㎲이다. 또한, 방전이 일어나기까지 걸리는 시간은 0.6㎲이다. 즉, 본 발명의 실시예들에 의해 어드레스 구간을 소정시간만큼 단축시킬 수 있다. 특히, 제 6 실시예와 제 2 실시예를 동시에 적용하면 종래에 비해 약 29% 정도 어드레스 타임을 단축시킬 수 있다. 또한, 도 17 및 도 18에 도시된 본 발명의 제 8 실시예 및 제 9 실시예와 같이 어드레스전극라인의 구조를 변경해도 소정시간만큼의 어드레스 타임을 단축시킬 수 있다. 도 17의 실시예에서는 어드레스전극라인(112)의 양측에 다수의 삼각형 돌기들(114)을 형성하였다. 삼각형 돌기들(114)은 어드레스전극라인(114)을 사이에 두고 대칭적으로 형성되어 있다. 삼각형 돌기들(114)의 수직폭은 40㎛로 형성되고, 수평폭은 60㎛로 형성된다. 도 17의 어드레스전극라인(112)의 수직폭은 50㎛로 형성된다. 도 18의 실시예에서는 어드레스전극라인(116)의 양측에 다수의 사각형 돌기들(118)을 형성하였다. 사각형 돌기들(118)은 어드레스전극라인(116)을 사이에 두고 지그재그 형태로 배치된다. 사각형 돌기들(118)의 수직폭은 40㎛로 형성되고, 수평폭은 60㎛로 형성된다. 도 18의 어드레스전극라인(112)의 수직폭은 50㎛로 형성된다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널에 의하면 버스전극라인구조 및 어드레스전극라인구조를 변경함과 아울러 하부 유전체층을 얇게 형성하여 고속 어드레싱을 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (17)

  1. 상부기판에 형성되는 제 1 및 제 2유지전극과, 상기 제 1 및 제 2유지전극의 배면에 각각 형성되는 버스전극과, 하부기판에 형성되는 어드레스전극라인과, 상기 제 1 및 제 2유지전극과 어드레스전극라인과의 교차부에 다수의 방전셀이 매트릭스 형태로 배치된 플라즈마 디스플레이 패널에 있어서;
    상기 각각의 방전셀 내에 적어도 하나 이상 포함되도록 상기 버스전극으로부터 신장되는 소정모양의 돌기와;
    상기 하부기판 상에 24㎛ 이하로 형성되는 유전체층을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 버스전극에 형성되는 상기 소정모양의 돌기는 삼각형 모양인 것을 특징으로 하는 플라즈마 디스플레이 패널.
  3. 제 2 항에 있어서,
    상기 삼각형 돌기는 상기 제 1 유지전극과 상기 어드레스전극라인의 교차부에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  4. 제 3 항에 있어서,
    상기 삼각형 돌기는 상기 제 2 유지전극과 상기 어드레스전극라인의 교차부에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  5. 제 4 항에 있어서,
    상기 유지전극쌍에 형성되는 삼각형 돌기는 마주보는 방향으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  6. 제 2 항에 있어서,
    상기 버스전극에 적어도 둘 이상의 삼각형 돌기가 연속적으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  7. 제 1 항에 있어서,
    상기 유전체층은 8㎛로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  8. 상부기판에 형성되는 제 1 및 제 2유지전극과, 상기 제 1 및 제 2유지전극의 배면에 각각 형성되는 버스전극과, 하부기판에 형성되는 어드레스전극라인과, 상기 제 1 및 제 2유지전극과 어드레스전극라인과의 교차부에 다수의 방전셀이 매트릭스 형태로 배치된 플라즈마 디스플레이 패널에 있어서,
    상기 어드레스전극라인으로부터 신장되는 적어도 하나 이상의 소정모양의 돌기와,
    상기 하부기판 상에 24㎛ 이하로 형성되는 유전체층을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  9. 제 8 항에 있어서,
    상기 소정모양의 돌기는 삼각형 모양인 것을 특징으로 하는 플라즈마 디스플레이 패널.
  10. 제 9 항에 있어서,
    상기 삼각형 돌기는 상기 어드레스전극라인의 일측에 소정간격만큼 이격되어 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  11. 제 9 항에 있어서,
    상기 어드레스전극라인의 일측에 적어도 둘 이상의 삼각형 돌기가 연속적으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  12. 제 9 항에 있어서,
    상기 어드레스전극라인을 사이에 두고 상호 대칭적으로 형성되는 적어도 둘 이상의 삼각형 돌기를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  13. 제 8 항에 있어서,
    상기 소정모양의 돌기는 사각형 모양인 것을 특징으로 하는 플라즈마 디스플레이 패널.
  14. 제 13 항에 있어서,
    상기 사각형 돌기는 상기 어드레스전극라인의 양측에 소정간격만큼 이격되어 상호 대칭적으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  15. 제 13 항에 있어서,
    상기 사각형 돌기는 상기 어드레스전극라인의 양측에 지그재그 형태로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  16. 삭제
  17. 삭제
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