KR100351927B1

KR100351927B1 - 반도체 집적회로

Info

Publication number: KR100351927B1
Application number: KR1020000009367A
Authority: KR
Inventors: 마시코고이치로우; 우에다기미오; 스즈끼히로아끼; 모리나까히로유끼
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 1995-08-21
Filing date: 2000-02-25
Publication date: 2002-09-12
Also published as: JPH0964715A; DE19615413C2; KR970013751A; JP2931776B2; DE19615413A1; US5781062A

Abstract

논리회로(Li)는 PMOS 트랜지스터(Q1)를 통하여 실제 전원(VDD)에 접속된 가상 전원선(VDDV)과 NMOS 트랜지스터(Q2)를 통하여 실제 접지(GND)에 접속된 가상 접지선(GNDV)과의 사이에 접속되어 있다.

액티브 기간 동안, 트랜지스터(Q1, Q2)는 상시 도통하고, 가상 전원선(VDDV) 및 가상 접지선(GNDV)은 각각 전원전위(VDD) 및 접지전위(GND)로 된다. 스탠바이 기간동안, 트랜지스터(Q1, Q2)는 주기적으로 도통/비도통을 되풀이하여, 가상 전원선(VDDV) 및 가상 접지선(GNDV)을 충방전하여, 논리회로(L_i)에 의해 유지되는 정보의 손실을 방지하여, 소비전력을 억제한다.

Description

반도체 집적회로{Semiconductor Integrated Circuit}

본 발명은 반도체 집적회로에 관한 것으로, 특히, 전원선이나 접지선과의 논리회로부를 전기적으로 차단하여, 스탠바이시의 누설 전류의 감소를 도모하는 반도체 집적회로에 있어서, 스탠바이 기간이 길어지더라도 논리회로부의 래치회로나 레지스터 회로 등의 순서회로에 기억된 논리상태의 손실이 없는 반도체 집적회로에 관한 것이다.

최근에, 반도체 집적회로의 고집적화와 고성능화가 진전하여, 그 응용분야가 광범위하게 됨에 따라서, 반도체 집적회로 혹은 반도체 칩 본체의 소비 전력을 저감하는 방법이 중요한 기술적 과제로 되어 왔다.

즉, 전화, 전자수첩 및 소형 퍼스널 컴퓨터 등을 혼합한 휴대 정보기기는, 내장된 밧테리의 수명을 증가시키는 것이 요구되고, 또한 고성능의 정보처리 장치로는 냉각 장치나 전원장치의 소형화를 요하며, 또한 에너지 자원의 효과적인 사용에 의한 지구환경 보호 등의 사회적 요청으로, 반도체 집적 회로의 저 소비 전력화는 고성능화와 함께 반도체 집적회로의 고 부가치화가 중요한 기술요소로 되어 왔다.

반도체 장치의 소비전력을 저감하는데에 있어서 가장 효과적인 것은 이하 설명하는 바와 같이, 반도체 장치의 동작에 필요한 전압을 감소시키는 것이다. CMOS(Complementary Metal-Oxide-Semiconductor)및 LSI(Large Scale Integration)에 있어서, 소비전력은

P= Idc·VDD + C_T·f · VDD²

으로 결정된다.

여기에서, Idc는 직류성분, C_T는 LSI 회로의 총 용량, f는 평균 동작 주파수, VDD는 전원전압을 나타낸다. 아키텍쳐(achitecture) 설계의 다른 접근으로서, 예컨대, 어떤 정보 처리에 필요 없는 회로블럭의 동작을 정보 처리 동안 잠시 멈추는 것에 의해, 효율적으로 C_T및 f 값을 작게하여, 전류 I를 저감하는 것도 제안되었다.

그러나, 최근 전반적인 경향은 반도체 집적회로의 고집적화와 고성능화가 진전됨에 따라, 상기 식의 C_T와 f 값은 앞으로도 계속 증가할 것으로 예상 된다. 한편, 전원 전압(VDD)은 기술의 진보에 따라서 감소될 가능성이 크고, 또한 대략 2승의 전원전압(VDD)이 전력소비에 대하여 영향을 미친다.

이와 같이, 전원전압(VDD)은 소비전력에 큰 영향을 준다. 따라서, 저 소비 전력화가 저 전압화와 같은 정도로, 저 전압회로의 개발에 대하여 요구되고 있다. 예컨대, 5V의 전원전압의 반도체 장치를 1.5V에서 동작시킨 경우에는, 소비전력은 거의 1/10(보다 자세하게는 [1.5/5.0]²)로 저감된다. 한편, 전원 전압을 저하시키는 것에 수반하는 바람직하지 못한 두번째 영향은, 이하 설명되는 바와 같이, 트랜지스터의 전류공급 능력의 저하와, 그 결과로서 생기는 동작속도의 저하를 들 수 있다.

정상적인 회로동작을 보장하기 위해서는 트랜지스터의 온 상태와 오프 상태에서의 전류차가 7배 정도의 크기가 되어야 한다. 그 차이를 확보하기 위해서는 문턱값 전압(Vth)을 무분별하게 감소 시킬 수 없다.

예컨대, 문턱값 전압(Vth)을 0.1V 저하시키면, 현재의 전형적인 트랜지스터의 누설전류(트랜지스터가 오프 상태일 때, 흐르는 전류)는 배 이상 증가한다. 이 때문에, 문턱값 전압(Vth)의 저하는 스탠바이시의 전류(이하, 스탠바이 전류라 한다)를 급증시켜, 휴대 정보기기의 전지수명을 대폭 열화시켜 버린다. 이 방식에 있어서는, 스탠바이 전류를 억제하여야할 필요성 때문에, 전원전압(VDD)을 저감하더라도 문턱값 전압(Vth)이 상응하게 저감될 수 없다.

한편, 전류 공급능력은 (VDD-Vth)²에 비례하기 때문에, 전원전압(VDD)을 저하시키면, (VDD-Vth)²값이 작게되어, 트랜지스터의 전류 구동능력과 회로 동작속도가 열화하여 버린다. 이와 같이, 종래의 기술로서는, 전원전압을 저하하는 것으로, 또전력소비를 억제하는 것으로, 동작속도의 저하를 피하는 것은 상당히 곤란하다.

이러한 문제점을 해결하기 위해서, 복수의 문턱값 전압을 사용한 반도체 장치, 소위 멀티-드레숄드(multi-threshold) CMOS(이하, MTCMOS라 칭함)라고 불리는 것이 제안되었다.

이러한 기술은 예컨대 "일간공업 니이마사 발행의 전자기술", 1994년 9월호의 제 29페이지 내지 제 32페이지에 개시되어 있다. 제 9 도는 MTCMOS 회로의 개념적 구성을 나타내는 회로도이다.

MTCMOS 회로는, 높은 문턱값을 갖는 트랜지스터(HT)와, 낮은 문턱값을 갖는 트랜지스터(LT)와의 2종류의 CMOS 트랜지스터로 구성되어 있다. 높은 문턱값을 갖는 트랜지스터(HT)는 일반적인 프로세스로 사용되는 트랜지스터이다.

한편, 낮은 문턱값을 가지는 트랜지스터(LT)에서는, 제조공정에 변동이 있는 경우에도 정상-온 조건(게이트 전압이 0인 경우 트랜지스터가 오프가 되지않은 상태)을 방지하는 문턱값 전압으로서 Vth = 0. 2∼0. 3V가 설정되어 있다. 이 경우에 있어서는, 트랜지스터(LT)의 누설전류는 트랜지스터(HT)의 누설전류의 1000배이상으로 된다.

트랜지스터(LT)만으로 구성되어 있는 회로의 경우에는, 스탠바이 전류가 심각하게 증가하게 된다. MTCMOS 회로는 이러한 스탠바이 전류의 증대를 억제하도록 설계되어 있다. 복수의 논리회로 L_i(i=1,2, …)는 가상 전원선(VDDV)과, 가상 접지선(GNDV)에 접속되어 있다. 가상 전원선(VDDV)은 높은 문턱값을 갖는 트랜지스터(HT)인 PMOS 트랜지스터 (Q1)를 통하여 실제 전원(VDD)에 접속되어 있다.

마찬가지로, 가상 접지선(GNDV)은 높은 문턱값을 갖는 트랜지스터(HT)인 NMOS 트랜지스터(Q2)를 통하여 실제 접지(GND)에 접속되어 있다.

트랜지스터(Q1)의 게이트에는 신호(SL)가, 트랜지스터(Q2)의 게이트에는 반전신호()가 각각 인가되어 있다. 도 10 도는 도 9 도의 MTCMOS 회로의 동작을 나타내는 파형도 이다. 액티브 기간에는, 신호(SL)는 접지전위(GND)(동일 참조부호는 접지(GND)와 접지전위(GND)에 사용된다)로 되고, 신호()는 이 전원전위(VDD)로 된다(마찬가지로, 동일 참조부호는 전원(VDD)과 전원전위(VDD)에 사용 된다).

따라서, 액티브 기간에 있어서는 PMOS 트랜지스터(Q1) 및 NMOS 트랜지스터(Q2)는 온하여, 가상 전원선(VDDV) 및 가상 접지선(GNDV)은 각기 전원(VDD) 및 접지(GND)에 접속된다. 따라서, 가상 전원선(VDDV), 가상 접지선(GNDV), 및 논리 회로(Li)는 저 저항의 전류경로를 통하여 전류를 받기 때문에, 낮은 전원전압 이더라도 고속동작이 가능하게 된다.

한편, 스탠바이 기간에서는 신호(SL)는 전원전위(VDD)로 되고, 신호()는 접지전위(GND)로 된다. 따라서, 트랜지스터(Q1, Q2)는 양쪽 모두 오프된다. 따라서, 전원(VDD) 및 접지(GND)는 트랜지스터(LT)로 구성된 논리회로(L_i)와는 전기적으로 단절되고, 회로 전체의 누설전류을 트랜지스터(HT)인 트랜지스터(Q1, Q2)에서만 발생시킨다.

상술한 바와 같이, 트랜지스터(LT)가 더 전력을 소비하기 때문에, 트랜지스터(LT)만으로 구성된 회로보다 MTCMOS 회로는 스탠바이시의 소비전력을 대폭 저감할 수가 있다. 종래의 저 전압동작을 목적으로한 반도체 장치는 이상와 같이 구성되어 있다. 스탠바이 기간에 있어서는 가상 전원선(VDDV)및 가상 접지선(GNDV)이 각각 실제 전원(VDD) 및 실제 접지(GND)와 전기적으로 단절되어, 고 임피던스 상태가 된다.

이 때문에, 스탠바이 기간이 장기간 지연되는 경우에는, 논리회로(L_i)를 구성하는 트랜지스터(LT)를 통하여, 가상 전원선(VDDV) 및 가상접지선(GNDV)에서 전류가 누설된다. 그리고, 상술한 바와 같이, 트랜지스터(LT)의 큰 누설전류는 시간과 동시에 가상 전원선(VDDV) 및 가상 접지선(GNDV)의 전위가 서로 근접하는 것을 야기시킨다.

이 경우에, 특히 논리회로(L_i)에 포함된 레지스터 회로, 래치회로, 플립플롭 회로 등의 논리상태를 기억하는 순서회로(기억회로를 포함하는)가 그 논리 상태를 더 이상 유지할 수 없게되어, 그것에 기억하고 있는 정보를 상실할 위험성이 커진다. 이것은 스탠바이 기간이 액티브 기간으로 변경된 경우, 반도체 장치가 원래의 상태로 복귀할 수 없게되어, 실질적인 사용이 대단히 불편하다.

본 발명의 제 1 관점에 의한 반도체 집적회로는 제 1 전원과, 제 1 전원선과, 상기 제 1 전원에 접속된 제 1 단과 상기 제 1 전원선에 접속된 제 2 단을 가지는 제 1 스위치와, 상기 제 1 전원선을 통하여 상기 제 1 스위치의 상기 제 2 단에 접속된 순서회로를 가지는 적어도 하나의 논리 회로를 구비하며, 상기 제 1 스위치는 상기 논리회로가 액티브 상태인 제 1 기간 동안 상시 도통하고, 상기 논리회로가 스탠바이 상태인 제 2 기간 동안 간헐적으로 도통하며, 상기 제 1 전원선의 전위를 제 1 전위로 검출하여, 상기 제 1 전위가 상기 제 2 기간동안 소정의 전위로부터 벗어날 때, 그의 출력에 의거하여 상기 제 1 스위치를 도통시키는 전위 검출회로와, 상기 전위 검출회로의 출력에 의거하여 제 1 스위치를 간헐적으로 동작시키는 발진기를 더 구비하며, 상기 제 1 스위치의 도통시에는 상기 제 1의 전원선의 전위가 상기 제 1 의 전원의 전위까지 도달하는 것을 특징으로 한다.

본 발명의 제 2 관점에 따른 반도체 집적회로는 제 2 전원과, 제 2 전원선과, 상기 제 2 전원에 접속된 제 1 단과 상기 제 2 전원선에 접속된 제 2 단을 가지는 제 2 스위치를 더욱 구비하고, 상기 순서회로는 상기 제 2 전원선을 통하여 상기 제 2 스위치의 제 2 단에 접속되며, 상기 제 2 스위치의 도통/비도통은 상기 제 1 스위치의 도통/비도통과 일치하는 것을 특징으로 한다.

본 발명의 제 3 관점에 따른 반도체 집적회로는, 상기 논리회로는 편성회로를 더욱 구비하고, 상기 반도체 집적회로는 상기 제 1 전원에 접속된 제 1 단과 상기 편성 회로에 접속된 제 2 단을 가지는 제 2 스위치 회로를 더욱 포함하며, 상기 제 2 스위치는 상기 제 1 기간동안 상시 도통하고, 상기 제 2 기간 동안 상시 비도통하는 것을 특징으로 한다.

본 발명의 제 1 관점에 따른 반도체 집적회로에 의하면, 제 2 기간에 논리회로는구동될 필요는 없지만, 제 2 기간 전의 제 1 기간에 있어서 논리회로의 순서회로가 오동작하지 않도록, 제 2 기간 전의 제 1 기간에 생긴 상태를 유지해야 한다.

제 2 기간에는 제 1 전원이 간헐적으로 순서회로에 접속되기 때문에, 전력 소비가 억제되어, 제 1 전원선에 전하를 공급하는 것에 의해 순서회로의 상태를 유지한다.

본 발명의 제 2 관점에 따른 반도체 집적회로에 있어서는, 제 2 기간에 간헐적인 제 1 스위치의 도통을 자동적으로 할 수 있다.

본 발명의 제 3 관점에 따른 반도체 집적회로에 있어서, 편성회로는 그 시점에서 주어지는 신호의 상태에 의해서만 그 출력이 결정되기 때문에, 제 2 기간에 있어서 그 이전의 제 1 기간의 신호상태를 유지할 필요가 없고, 또한 전하를 공급할 필요가 없다.

상기 반도체 집적회로는 제 2 기간에 논리회로에 대하여 무분별하게 전하를 확보할 필요가 없고, 편성회로에는 전하를 공급하지 않기 때문에, 더욱 전력소비를 억제할 수가 있다.

본 발명은 스탠바이 기간이 장기간 동안 유지된 후에, 액티브 기간에서 순서회로가 원래의 상태로 더 이상 복귀할 수 없게되는 문제점을 해소하기 위해 고안되었다.

따라서, 본 발명의 목적은 액티브 기간에는 저 전압으로 고속 동작하고, 스탠바이 기간에는 누설전류를 억제할뿐만아니라, 그 후의 액티브 기간에서는 확실한 동작을 실현하는 반도체 장치를 제공하는 것이다.

본 발명의 목적, 특징, 관점 및 이점은 첨부한 도면을 참조한 본 발명의 상세한설명으로 부터 더욱 명백해진다.

도 1은 본 발명의 제 1 실시예의 동작 타이밍을 나타내는 파형도.

도 2는 본 발명의 제 2 실시예의 회로도.

도 3은 본 발명의 제 3 실시예의 회로도.

도 4는 본 발명의 제 3 실시예의 동작 타이밍을 나타내는 파형도.

도 5는 본 발명의 제 4 실시예의 회로도.

도 6은 본 발명의 제 4 실시예의 동작 타이밍을 나타내는 파형도.

도 7은 본 발명의 제 5 실시예의 회로도.

도 8은 본 발명의 제 6 실시예의 회로도.

도 9는 MTCMOS 회로의 개념 회로도.

도 10은 MTCMOS 회로의 동작을 나타내는 파형도.

* 도면의 주요부분에 대한 부호설명

11 : 타이머회로 21 : 전위검출회로

12∼15 : 인버터 VDD : 전원

VDDV,VDDV1,VDDV2 : 가상전원선 GND : 접지

GNDV,GNDV1,GNDV2 : 가상접지선

Q1,Q11,Q12 : PMOS 트랜지스터

Q2,Q21,Q22 : NMOS 트랜지스터 논리회로 L_i: 논리회로

M_i: 순서회로 N_i: 편성회로

[실시예 1]

도 1은 본 발명의 제 1 실시예의 동작 타이밍을 나타내는 파형도이다.

제 1 실시예는 도 9에 나타낸 MTCMOS 회로, 즉, 전원전위(VDD)를 공급 하는 전원(VDD)과, 접지전위(GND)를 공급하는 접지(GND)와, 가상 전원선(VDDV)과, 가상 접지선(GNDV)과, 전원(VDD)에 접속된 소스 및 가상 전원선(VDDV)에 접속된 드레인을 갖는 문턱값 전압이 높은 PMOS 트랜지스터 (Q1)와, 접지(GND)에 접속된 소스 및 가상 접지선(GNDV)에 접속된 드레인을 갖는 문턱값 전압이 높은 NMOS 트랜지스터(Q2)와, 가상 전원선(VDDV)을 통하여 PMOS 트랜지스터(Q1)의 드레인에, 가상 접지선(GNDV)을 통하여 NMOS 트랜지스터(Q2)의 드레인에, 각각 접속된 복수의 논리회로(L_i(i = 1, 2, …))를 구비하는 MTCMOS 회로에 대하여 적용된다. 논리회로(L_i)는 문턱값 전압이 낮은 트랜지스터(LT)로 구성된다.

여기서, 논리회로(L_i)는 현재의 논리상태를 결정하기 위해서 이전의 논리상태가 필요한 순서회로를 포함하고 있다.

또한, 가상 전원선(VDDV)에는 용량(C_V)이, 가상 전원선(GNDV)에는 용량(C_G)이, 각각 기생하고 있다.

액티브 기간은 실제로 논리회로(L_i)가 논리처리를 하지 않으면 않되는 기간이고, 스탠바이 기간은 논리회로(L_i)가 논리처리를 할 필요가 없는 기간이다. MTCMOS 회로를 포함하는 반도체 집적회로를 구동하는 시스템은 반도체 집적회로에 제어신호를 공급하기 위해 그 시스템의 동작상태(예컨대, 퍼스널 컴퓨터의 키입력 대기시간, 휴대전화의 대기상태 등)을 결정하여, 액티브와 스탠바이 기간중의 하나를 결정한다.

이 제어신호에 응답하여, 반도체 집적회로에 신호(SL 및)가 발생된다. 스탠바이 기간에는 트랜지스터(Q1, Q2)가 오프하여 논리회로(L_i)의 누설전류가 억제된다. 종래에는 시스템측이 지정하는 스탠바이 기간중에는 반도체 집적회로내의 신호(SL/)는 각각 항상 전위(VDD, GND)를 유지할 수 있었기 때문에, 트랜지스터(Q1, Q2)는 오프하고 있어, 가상 전원선(VDDV) 및 가상 접지선(GNDV)은 각각 실제 전원(VDD) 및 실제 접지(GND)와는 전기적으로 단절되어 있다.

그 때문에, 시스템측이 지정하는 스탠바이 기간이 장기간에 미치면, 시간과 동시에 가상 전원선(VDDV)의 전위가 저하하여, 가상 접지선(GNDV)의 전위가 상승해 가고, 최종적으로는 양자의 전위차가 대단히 작게되어, 래치, 레지스터, 플립플롭 등에 의해 유지되어 있는 전위정보(논리상태)의 손실이 발생된다.

그러나, 이 실시의 형태로서는, 시스템측이 지정하는 스탠바이 기간 이더 라도, 간헐적으로 신호(SL/)를 액티브 기간의 전위, 즉 각각 전위(GND, VDD)로 설정하여, 실제 전원(VDD)과 가상 전원선(VDDV)과의 사이에, 그리고 실제 접지(GND)와 가상 접지선(GNDV)과의 사이를 각각 트랜지스터(Q1, Q2)로 간헐적인 도통상태로 한다.

이에 의해서, 제 1 도에 나타낸 바와 같이, 스탠바이 기간에서 가상 전원선(VDDV)의 전위를 저하하여 가상 접지선(GNDV)의 전위를 상승하는 도중에 멈춰, 원래의 전위로 되돌아간다. 이것은 가상 전원선(VDDV)에 기생하는 용량(C_V)에 전하를 공급하여(충전하여), 가상 접지선(GNDV)에 기생하는 용량(C_G)에 전하를 방출한다(방전하는)는 것을 의미한다.

따라서, 누설전류가 큰 트랜지스터(LT)로 구성되어 있는 논리회로(L_i)에 대하여, 특히 그 순서회로에 대하여, 가상 전원선(VDDV) 및 가상접지선(GNDV)은 논리상태의 기억에 필요한 전하를 공급할 수가 있다. 또한, 가상 전원선(VDDV) 및 가상 접지선(GNDV)에 복수의 논리회로(L_i)가 접속되어 있기 때문에, 스탠바이 기간에 있어서의 간헐적인 전하의 보충은 트랜지스터(Q1, Q2)를 스위치로서 기능시키는 데만 필요할뿐, 복수의 논리회로(L_i)의 각각에 대하여서는 전하를 보충할 필요가 없다.

따라서, 스탠바이 기간이 장시간 지연된 후에는, 논리회로(L_i)의 상태는 액티브 기간의 상태로 복귀한다. 액티브 상태와 스탠바이 상태를 빈번히 되풀하는 반도체 집적회로를 사용하는 경우에도 사용상의 편리성 및 성능을 악화시키지 않는다.

[실시예 2]

도 2는 본 발명의 제 2 실시예의 회로도이다.

반도체 집적회로(칩)(101)는 (실제) 전원(VDD), (실제) 접지(GND)에 접속되어, 도시되지 않은 시스템측에서 스탠바이 제어신호(SB)가 공급된다.

칩(101)에는 가상 전원선(VDDV), 가상 접지선(GNDV), 트랜지스터(Q1, Q2), 및 논리회로(L_i)가 제 1 실시예와 같은 방법으로 도 9의 배열을 형성한다. 더욱이, 칩(101)은 타이머 회로(11), 인버터(12, 13)를 구비한다. 스탠바이 기간을 설정하도록 시스템측이 스탠바이 제어신호(SB)를 사용하여 칩(101)에 지시한다. 타이머 회로(11)는 스탠바이 제어신호(SB)를 받아, 초기 상태의 고 레벨(예컨대, 전위(VDD))을 인버터(12)에 공급한다.

인버터(12)는 입력된 신호의 논리를 반전하여 신호()을 출력하기 때문에, 초기 상태에 있어서는 전위(GND)에 있다. 한편, 인버터(13)는 입력된 신호의 논리를 반전하여 신호(SL)를 출력하기 때문에, 초기 상태에서 신호(SL)는 전위(VDD)에 있다.

제 1 실시예에서 설명된 것과 같이, 트랜지스터(Q1, Q2)는 스탠바이시에 프한다. 타이머 회로(11)는 그 후에 카운트(計時)를 개시하여, 소정의 기간이 경과한 후에, 소정의 구동 기간에만 저 레벨(예컨대, 전위(GND))을 인버터(12)에 공급한다. 따라서, 인버터(12)는 전위(VDD)에 있는 신호()를 출력하고, 인버터(13)는 전위(GND)에 있는 신호(SL)을 출력한다. 이에 의해, 트랜지스터(Q1, Q2)는 온하여, 그 전위가 저하한 가상 전원선(VDDV)을 전위(VDD)로 충전하고, 그 전위가 상승한 가상 접지선(GNDV)을 전위(GND)로 방전시킨다.

타이머 회로(11)는 구동기간이 경과한 후에, 초기 상태로 되돌아가서, 다시 소정의 기간에서 고 레벨을 출력한다. 이렇게 하여, 스탠바이 기간이더라도 간헐적으로칩(101)을 액티브 상태로 하는 것으로, 논리회로(L_i)의 순서회로의 논리상태의 손실을 방지한다. 시스템이 다시 액티브 기간에 들어가도록 스탠바이 제어신호(SB)를 사용하여 칩(101)에 지시한다.

스탠바이 제어신호(SB)를 받아, 타이머 회로(11)는 상기 저 레벨의 출력을 인버터(12)에 공급하고, 신호(SL/)는 각각 전위(GND, VDD)에 있다. 따라서, 트랜지스터(Q1, Q2)는 온하고, 가상 전원선(VDDV) 및 가상 접지선(GNDV)은 저 임피던스의 전원선 및 접지선으로서 기능하기 때문에, 칩(101)은 고속 회로동작을 한다.

상술한 동작에 있어서, 타이머 회로(11)는 액티브일 때 중지상태로 되어도 좋고, 다른 용도로 사용되어도 좋다. 타이머 회로(11)는 지연소자를 사용함으로써 용이하게 구성될 수 있다.

[제 3 실시예]

도 3은 본 발명의 제 3 실시예의 회로도이다.

칩(102)은 제 2 실시예에 있어서의 도 2를 참조하여 설명된 칩(101)의 타이머 회로(11)를 전위 검출회로(21) 및 단안정 멀티바이브레이터(22)와 치환한 구성을 갖고 있다.

제 2 실시예와 같이, 스탠바이 기간에 가상 전원선(VDDV)이나, 가상접지선(GNDV)을 간헐적으로 충방전하는 타이밍을 타이머 회로(11)로 결정하는 방식은 회로구성이 간단하여 좋다. 그러나, 미리 타이머 회로(11)에 의해 타이밍을 설정하기 위해서는 전압, 온도 등의 동작조건이 변동되거나, 칩의 제조 조건의 변동에 의한 반도체집적회로의 동작 여유를 고려하지 않으면 않된다.

구체적으로는, 논리회로(L_i)의 래치, 레지스터, 플립플롭 등에 기억되어 있는 논리상태를 유지할 수 있는 가상 전원선(VDDV)의 전위가 저하하는 최저 레벨과 가상 접지선(GNDV)의 전위가 상승하는 최고레벨을 고려하지 않으면 않된다. 이러한 고려는 모든 논리회로(L_i)마다 하지 않으면 않된다.

더욱이, 가상 전원선(VDDV) 및 가상 접지선(GNDV)은 모든 논리회로(L_i)에 대하여 전하를 공급하기 때문에, 스탠바이 기간에서는, 최악의 조건하에 있는 논리회로에 대응하여 가상 전원선(GDDV)이나 가상 접지선(GNDV)에 대하여 간헐적으로 충방전을 하지 않으면 않된다.

최악의 조건으로 되는 논리회로에 대응하는 간헐적인 충방전은 그 이외의 많은 논리회로에서 불필요하게 빈번히 행하여 진다.

따라서, 이러한 경우에는 충방전에 요하는 전력 때문에 스탠바이 기간의 소비전력이 증대하여 버린다. 한편, 제 3 실시예에서는, 전위 검출회로(21)가 가상 전원선(VDDV)의 전위와 가상 접지선(GNDV)의 전위를 검출하여, 양자간의 전위차 (△V)를 감시하는 것에 의해, 간헐적인 충방전에 알맞은 타이밍을 얻을 수 있다.

도 4는 본 발명의 제 3 실시예의 동작 타이밍을 나타내는 파형도이다.

이하, 도 3 및 도 4를 사용하여 칩(102)의 동작을 구체적으로 설명한다.

도시되지 않은 시스템측이 스탠바이 제어신호(SB)에 의해 스탠바이 기간에 들어가도록 칩(102)에 지시하면, 전위 검출회로(21)가 활성화 된다.

스탠바이 상태에 들어간 직후에는, 전위차(△V)는 (VDD-GND)이다. 전위차(△V)가 소정의 최소치(δV(<VDD-GND))보다도 큰 시점에서는 안정조건 으로 전위 검출회로(21)는 고레벨(예컨대, 전위(VDD))을 출력하고, 단안정 멀티바이브레이터(22)는 고레벨(예컨대, 전위(VDD))을 출력한다.

따라서, 신호(SL/)가 각각 전위(VDD, GND)로 되고, 트랜지스터(Q1, Q2)는 비도통으로 된다. 전위 검출회로(21)는 전위차(△V)가 최소치(δV)이하로 되면, 저레벨(예컨대, 전위(GND))을 출력한다. 이 전위 검출회로(21)의 출력의 저하에 의해, 단안정 멀티바이브레이터(22)는 소정기간(τ)이상 불안정측인 저 레벨(예컨대, 전위(GND))을 출력한다. 이에 의해, 신호(SL/)는 각각 접지전위(GND) 및 전원전위(VDD)로 되고, 트랜지스터(Q1, Q2)는 도통상태로 된다. 가상 접지선(GNDV)은 접지전위(GND)로 방전되고, 가상 전원선(VDDV)은 전원전위(VDD)로 충전된다.

여기서, 소정기간(τ)은 이러한 충방전이 행하여지는데 충분한 기간으로 설정된다. 스탠바이 기간이 계속되는 한, 전위차(△V)가 최소치(δV)이하로 작게되면, 다시 전위 검출회로(21)의 출력은 저하하고, 소정기간(τ)동안 가상 접지선(GNDV)이나 가상 전원선(VDDV)의 간헐적 충방전이 행하여진다.

여기서, 최소치(δV)는 스탠바이 상태에서의 전위차(△V)의 감소에 의해 가장 영향을 받는 논리회로(L_i)의 래치, 레지스터 및 플립플롭중의 하나의 논리상태를 유지하는데 필요한 전압보다 다소 높은 전압이, 논리상태를 유지하기 위해 요구되는 더미(dummy) 논리회로의 논리상태를 검출함으로써 사실상 설정된다.

구체적으로, 전위 검출회로(21)는 상기 더미 논리회로를 갖고 있고, 이것에 대하여 전위차(△V)를 공급하여, 더미 논리회로의 논리상태가 유지될 수 없을 때에 저 레벨을 출력한다. 시스템측에서 다시 액티브 기간에 들어가도록 스탠바이 제어신호(SB)를 사용하여 칩(102)에 지시한다.

상기 스탠바이 제어신호(SB)에 응답하여, 전위 검출회로(21)는 비활성화하여, 그 기능을 정지한다. 여기서, 단안정 멀티바이브레이터(22)는 전위 검출회로(21)가 비활성 상태인 경우, 상시 저 레벨의 출력을 인버터(12)에 인가하고, 트랜지스터(Q1, Q2)를 온으로 하도록 제어된다. 이러한 제어는 종래에 잘 알려진 기술에 의해서 실현된다. 상기 상태와 같은 제 3 실시예를 채택하여, 칩(102)내에서 가상 전원선(VDDV)과 가상 접지선(GNDV)과의 전위차(△V)를 감시해서, 전위차가 래치, 레지스터, 플립 플롭 등의 순서회로에 기억되어 있는 논리상태를 더 이상 유지할 수 없게되는 값으로 되기 전에, 가상 전원선(VDDV)이나, 가상 접지선(GNDV)을 간헐적으로 충방전한다.

[제 4 실시예]

반도체 집적회로 칩내의 논리회로 규모가 커짐에 따라서, 가상 전원선이나 가상 접지선의 부하용량은 증대하여, 스탠바이 기간에 간헐적으로 충방전을 한다 하더라도 그 때의 소비전력은 무시할 수 없다.

한편, 논리회로에는 그 시점에서 주어지는 신호의 상태에 의해서만 출력이 정해지는 편성회로와, 그 이전의 상태를 고려하지 않으면 출력이 정해지지 않는 순서회로가 있다. 그리고, 편성회로는 거기에 신호상태를 기억할 필요가 없다. 제 4 실시예에 있어서는, 가상 전원선과 가상 접지선를 2쌍씩 설치 하여, 편성회로와 순서회로용으로 1쌍씩 사용한다. 상기 신호상태를 기억하는데 필요한 순서회로용 가상 전원선과 가상 접지선만 간헐적으로 충방전을 하는 것이다.

도 5는 본 발명의 제 4 실시예의 회로도이다.

도 6은 제 4 실시예의 동작 타이밍을 나타내는 파형도이다.

칩(103)은 (실제) 전원 VDD, (실제) 접지(GND)에 접속된다. 전원(VDD)에는 PMOS 트랜지스터(Q11)를 통하여 가상 전원선(VDDV1)이 PMOS 트랜지스터(Q12)를 통하여 가상 전원선(VDDV2)이 각각 접속되어 있다. 또한, 접지(GND)에는 NMOS 트랜지스터(Q21)를 통하여 가상 접지선(GNDV1)이 NMOS 트랜지스터(Q22)를 통하여 가상 접지선(GNDV2)이 각각 접속되어 있다. 트랜지스터(Q11, Q12, Q21, Q22)에는 높은 문턱값을 갖는 트랜지스터(HT)가 사용되고 있다.

가상 전원선(VDDV1)과 가상 접지선(GNDV1)과의 사이에는 복수의 순서 회로(M_i(i=1,2, …))가, 가상 전원선(VDDV2)과 가상 접지선(GNDV2)과의 사이에는 복수의 편성회로(N_i(i=1,2, …))가, 각각 접속되어 있다.

순서회로(M_i)와 편성회로(N_i)는 각각 논리회로(L_i)를 구성하고 있다. 환언 하면, 각 논리회로(L_i)는 기본적으로 2개의 부분, 즉, 가상 전원선(VDDV1)과 가상 접지선(GNDV1)에서 전력을 받는 순서회로(M_i)와, 가상 전원선(VDDV2)과 가상 접지선(GNDV2)에서 전력을 받는 편성회로(N_i)로 구성되어 있다. 상술한 바와 같이,논리회로(Li)로서 낮은 문턱값을 갖는 트랜지스터(LT)를 사용한다. 트랜지스터(Q11, Q12, Q21, Q22)의 각각의 게이트에는 신호(SL1,, SL2,)가 공급되어 있다. 이 신호(SL1,, SL2,)의 변화와 가상 전원선(VDDV1, VDDV2) 및 가상 접지선(GNDV1, GNDV2)의 변화와의 관계는 도 6에 나타나 있다.

신호(SL1,), 가상 전원선(VDDV1), 및 가상 접지선(GNDV1)의 파형은, 도 1의신호(SL,), 가상 전원선(VDDV), 및 가상 접지선(GNDV)의 파형과 같은 모양이다. 그리고, 신호(SL2,), 가상 전원선(VDDV2), 및 가상 접지선(GNDV2)의 파형은, 도 10의 신호(SL,)및 가상 전원선(VDDV) 및 가상 접지선(GNDV)의 파형과 같다.

따라서, 순서회로(M_i)의 상태는 제 1 실시예와 같은 모양으로, 스탠바이 기간이 장시간에 걸린 후에 순서회로(M_i)의 상태를 액티브 기간의 상태로 복귀할 수 있게 된다. 한편, 편성회로(N_i)에서는 스탠바이 기간중에 가상 전원선(VDDV2)과 가상 접지선(GNDV2)의 간헐적 충방전을 하지 않는다.

[제 5 실시예]

도 7은 본 발명의 제 5 실시예의 구성을 나타내는 회로도이다.

칩(104)은 도 5에 나타낸 제 4 실시예의 칩(103)의 구성요소에 부가하여 타이머 회로(11) 및 인버터(12)∼(15)를 가지고 있다. 타이머 회로(11)는 칩(104)의 외부에서 스탠바이 제어신호(SB)를 입력한다. 인버터(12)는 타이머 회로(11)의 출력을반전하여 신호()를 출력한다. 인버터(13)는 인버터(12)의 출력을 반전하여 신호(SL1)를 출력한다.

또한, 인버터(14)는 스탠바이 제어신호(SB)를 반전하여 신호()를 출력한다. 인버터(15)는 인버터(14)의 출력을 반전하여 신호(SL2)를 출력한다. 액티브 기간에서 스탠바이 제어신호(SB)는 저 레벨(예컨대, 접지전위(GND))로 된다. 때로는, 타이머 회로(11)는 비활성 상태이므로, 저 레벨을 출력한다.

따라서, 신호(SL1,, SL2,)는 각각 저 레벨, 고 레벨(예컨대, 전원전위 VDD), 저 레벨, 고 레벨로 되어 트랜지스터(Q11, Q12, Q21, Q22)는 모두 도통한다. 이러한 상태는 도 6에 도시되어 있다.

가상 전원선(VDDV1, VDDV2)의 전위는 전원전위(VDD)으로 되고, 가상 접지선(GNDV1, GNDV2)의 전위는 접지전위(GND)로 된다. 스탠바이 기간을 설정하도록 칩(104)에 지시하는 경우에는, 스탠바이 제어신호(SB)는 고 레벨로 되어, 타이머 회로(11)를 활성화한다.

제 2 실시예와 같이하여, 타이머 회로(11)는 우선 소정의 정지기간에 있어서 고레벨을, 그 후 소정의 구동기간에 있어서 저 레벨을 각각 출력한다.

이에 의해, 트랜지스터(Q11, Q21)는 정지 기간에서는 오프하고, 구동기간에서는 온한다. 이 트랜지스터(Q11, Q21)의 온·오프 동작은 스탠바이 기간이 계속 되는한 주기적으로 실행된다. 이와 같이, 스탠바이 기간에 정보(상태)를 유지하는데 필요로 하는 순서회로(M_i)에 대해서는 칩(104)의 내부에서 자발적으로 간헐적인 가상 전원선과 가상 접지선의 충방전을 한다.

한편, 정보유지를 필요로 하지 않은 편성회로(N_i)에 대하여서는, 스탠바이 제어신호(SB)의 논리반전인 신호()는 저 레벨을 채용하기 때문에, 트랜지스터 (Q22)를 오프하고, 신호(SL2)는 고 레벨을 갖기 때문에 트랜지스터(Q12)를 오프한다. 따라서, 가상 전원선(VDDV2)과 가상 접지선(GNDV2)은 각각 전원(VDD) 및 접지(GND)에서 절연된다.

이 상태는 상기 시스템이 스탠바이 제어신호(SB)에 의해 스탠바이 기간의 종료가 지시될 때까지 계속된다. 이와 같이, 제 5 실시예는 스탠바이 기간에 정보를 유지하는데 필요한 순서회로에는 칩의 내부에 포함된 타이머 회로에 의해서, 자발적으로 가상 전원선 및 가상 접지선을 간헐적으로 충방전 하는 한편, 정보유지를 필요로 하지 않은 편성회로에 대해서는 스탠바이 기간을 통해서, 가상 전원선 및 가상 접지선을 각기 전원선 및 접지선으로부터 절연하기 위해 채택된다.

[제 6 실시예]

도 8은 본 발명의 제 6 실시예의 구성을 나타내는 회로도이다.

칩(105)은 제 5 실시예에서 도 7에 나타낸 칩(104)의 타이머 회로(11)를 전위 검출회로(21) 및 단안정 멀티바이브레이터(22)와 치환한 구성을 가지고 있다. 전위 검출회로(21) 및 단안정 멀티바이브레이터(22)의 동작은 제 3 실시예와 같다. 전위 검출회로(21)는 가상 전원선(VDDV1)과 가상 접지선(GNDV1)의 전위를 검출하여, 양자의 전위차(△V)를 얻는다.

스탠바이 기간에 있어서, 시간의 경과와 동시에 가상 전원선(VDDV1)과 가상접지선(GNDV1)과의 전위차가 보다 작게된다. 상기 전위차가 래치, 레지스터, 플립플롭에 기억되어 있는 논리상태를 유지할 수 없게 되는 최소치(δV)이하가 되면, 전위검지회로(21)는 저 레벨을 출력한다.

그 후, 신호(SL1)는 접지전위(GND)를, 신호()는 전원전위(VDD)를, 각각 채용한다. 따라서, 순서회로용 가상 전원선(VDDV1) 및 가상 접지선(GNDV1)은, 각각 전원전위(VDD)로 충전되고, 순서회로용 가상전원선(VDDV1) 및 가상 접지선(GNDV1)은 접지전위(GND)로 방전된다.

따라서, 정보유지를 필요로 하는 순서회로(M_i)에 대하여서는, 스탠바이 기간에서 칩(105)내부로 자발적으로 간헐적인 충방전이 행하여진다. 한편, 정보유지를 필요로 하지 않은 편성회로(N_i)에 관하여서는, 제 5 실시예와 같은 모양으로 가상 전원선(VDDV2) 및 가상 접지선(GNDV2)이 각각 전원(VDD) 및 접지(GND)에서 절연된다.

본 발명의 제 1 실시예에 따르면, 스탠바이 기간이 장시간 지연된 후에는, 논리회로(L_i)의 상태가 액티브 기간의 상태로 복귀하므로, 액티브 상태와 스탠바이 상태를 빈번히 되풀하는 반도체 집적회로를 사용하는 경우에도 사용상의 편리성 및 성능을 악화시키지 않는다.

본 발명의 제 2 실시예에 따르면, 상기한 제 1 실시예의 효과를 얻기 위한 신호(SL/)의 생성을 구현할 수 있다.

본 발명의 제 3 실시예에 따르면, 동작조건이나 칩 고유의 동작여부에 의해 규정된 한계까지 스탠바이 기간에 있어서의 간헐적 충방전의 시간 간격을 연장할 수 있으므로, 스탠바이 기간의 소비전력을 현저히 저감시킬 수 있다.

본 발명의 제 4 실시예에 따르면, 소비전력을 더욱 저감하여, 스탠바이 기간이 장시간 걸려도, 논리회로(Li)의 상태를 액티브 기간의 상태로 복귀할 수 있다.

본 발명의 제 5 실시예에 따르면, 스탠바이 기간의 소비전력을 저감하여, 회로내부의 정보 유지를 실현할 수 있다.

본 발명의 제 6 실시예에 따르면, 정보유지를 필요로 하는 순서회로에서는, 스탠바이 기간에 칩(105)내부의 전위 검지회로(21)가 최소치(δV)보다 작은 전위차(△V)를 검출할 때 충방전 하고, 정보유지를 필요로 하지 않는 편성 회로에 대해서는 스탠바이 기간을 통하여, 가상 전원선(VDDV2) 및 가상 접지선(GNDV2)을 각기 전원(VDD) 및 접지(GND)에서 절연하는 구성으로 하였다. 이것은 칩(105)의 고유의 변동요인에 대하여, 회로내부의 정보유지와 스탠바이 기간에 있어서 저 소비전력을 최적화하여 실현된다.

Claims

제 1 전원과,

제 1 전원선과,

상기 제 1 전원에 접속된 제 1 단과 상기 제 1 전원선에 접속된 제 2 단을 가지는 제 1 스위치와,

상기 제 1 전원선을 통하여 상기 제 1 스위치의 상기 제 2 단에 접속된 순서회로를 가지는 적어도 하나의 논리회로를 구비하며,

상기 제 1 스위치는 상기 논리회로가 액티브 상태인 제 1 기간 동안 상시 도통하고, 상기 논리회로가 스탠바이 상태인 제 2 기간 동안 간헐적으로 도통하며,

상기 제 1 전원선의 전위를 제 1 전위로 검출하여 상기 제 1 전위가 상기 제 2 기간동안 소정의 전위로부터 벗어날 때, 그의 출력에 의거하여 상기 제 1 스위치를 도통시키는 전위 검출회로와,

상기 전위 검출회로의 출력에 의거하여 제 1 스위치를 간헐적으로 동작시키는 발진기를 더 구비하며,

상기 제 1 스위치의 도통시에는 상기 제1의 전원선의 전위가 상기 제1의 전원의 전위까지 도달하는 것을 특징으로 하는 반도체 집적회로.
제 1 항에 있어서,

제 2 전원과,

제 2 전원선과,

상기 제 2 전원에 접속된 제 1 단과 상기 제 2 전원선에 접속된 제 2 단을 가지는 제 2 스위치를 더욱 구비하고,

상기 순서회로는 상기 제 2 전원선을 통하여 상기 제 2 스위치의 제 2 단에 접속되며,

상기 제 2 스위치의 도통/비도통은 상기 제 1 스위치의 도통/비도통과 일치하는 것을 특징으로 하는 반도체 집적회로.
제 1 항에 있어서,

상기 논리회로는 편성회로를 더욱 구비하고,

상기 반도체 집적회로는 상기 제 1 전원에 접속된 제 1 단과 상기 편성회로에 접속된 제 2 단을 가지는 제 2 스위치 회로를 더욱 포함하며,

상기 제 2 스위치는 상기 제 1 기간동안 상시 도통하고, 상기 제 2 기간 동안 상시 비도통하는 것을 특징으로 하는 반도체 집적회로.