KR100347683B1

KR100347683B1 - 촬상장치와컴퓨터기기간의인터페이스를구비한촬상시스템

Info

Publication number: KR100347683B1
Application number: KR1019960044106A
Authority: KR
Inventors: 요시나리 기리야마; 히로미쯔 니와
Original assignee: 산요 덴키 가부시키가이샤
Priority date: 1995-10-05
Filing date: 1996-10-05
Publication date: 2002-12-18
Also published as: KR970024934A; US6493025B1

Abstract

본 발명의 컴퓨터 기기와의 인터페이스에 적합한 촬상 시스템은,

피사체로부터의 반사광을 받아서, 정보 전하를 생성하고 유지하기 위한 복수의 화소를 갖는 고체 촬상 소자(10) - 복수의 화소는 행열로 배치됨 -; 상기 고체 촬상 소자를 수직 및 수평 방향의 주사 타이밍에 따라서 구동시키기 위한 드라이버 회로(12) - 상기 드라이버 회로에 의해 구동되는 상기 고체 촬상 소자는 상기 각 화소에 유지된 정보 전하에 따라서 아날로그 화상 신호를 생성하여, 이 아날로그 화상 신호를 1행 단위로 출력함 -; 상기 드라이버 회로(12)에 접속되며, 해당 드라이버 회로에 의해 구동되어야 할 상기 고체 촬상 소자의 상기 수직 및 수평 방향의 주사 타이밍을 설정하기 위한 타이밍 제어 회로(23); 상기 고체 촬상 소자에 접속되며, 상기 아날로그 화상 신호의 신호 처리를 행하여, 신호 처리된 아날로그 화상 신호를 생성하기 위한 아날로그 신호 처리 회로(21); 상기 아날로그 신호 처리 회로에 접속되며, 상기 신호 처리된 아날로그 화소 신호의 아날로그-디지탈 변화를 행하여 디지탈 화상 신호를 생성하기 위한 A/D 변환 회로(22); 상기 A/D 변환 회로(22)에 접속되며, 상기 디지탈 화상 신호의 신호 처리를 행하여, 각 화소에 대해서의 화상 데이타 신호를 생성하기 위한 디지탈 신호 처리 회로(31); 상기 디지탈 신호 처리 회로에 접속되며, 상기 화상 데이타 신호를 1행 단위로 연속적으로 기억하기 위한 라인 메모리 회로(32); 및 상기 라인 메모리 회로(32)에 접속되며, 상기 라인 메모리 회로로부터 상기 화상 데이타 신호를 판독하여 그의 상기 화상데이타 신호를 출력하기 위한 인터페이스 제어 회로(33)를 포함하며, 상기 고체 촬상 소자, 상기 드라이버 회로, 상기 아날로그 신호 처리 회로 및 A/D 변환 회로는 카메라 유닛을 형성하고, 상기 디지탈 신호 처리 회로, 상기 라인 메모리 회로 및 상기 인터페이스 회로는 상기 카메라 유닛과 접속가능하게 상기 컴퓨터 기기 내에 내장되어 있는 것을 특징으로 한다.

Description

촬상 장치와 컴퓨터 기기간의 인터페이스를 구비한 촬상 시스템{IMAGE PICK UP SYSTEM COMPRISING INTERFACE BETWEEN IMAGE PICK UP DEVICE AND COMPUTER APPARATUS}

본 발명은 화상 정보를 생성하는 촬상 장치와, 화상 정보를 수신하는 컴퓨터 기기간의 인터페이스를 구비한 촬상 시스템에 관한 것이다. 특히 본 발명은 촬상 시스템에 관련한 비용의 저감화에 관한 것이다.

퍼스널 컴퓨터나 워드프로세서 등을 포함하는 컴퓨터 기기에는, 화상 데이타를 얻기 위해, 이미징 스캐너 또는 비디오 카메라와 같은 촬상 장치가 접속되어 있다. 이미징 스캐너는, 피사체가 되는 원고상을 주사함으로써 화상 데이타를 읽어 들인다. 촬상 장치는 복수의 수광 화소를 갖는 CCD(charge coupled device) 고체 촬상 소자를 구비하고 있으므로, 동화의 획득이 가능하다. 촬상 장치와 컴퓨터 기기와의 사이의 접속에는 비디오 캡쳐 보드라고 일컬어지는 확장 보드가 사용된다.이 비디오 캡쳐 보드는 컴퓨터 기기에 장착되고, 촬상 장치에서 출력된 화상 데이타 신호를 컴퓨터 기기에 적합한 데이타 신호로 변환한다. 이렇게 변환된 데이타 신호는 컴퓨터 기기에 내장된 메모리에 격납된다.

도 1에 도시한 바와 같이, 촬상 장치(100)와 퍼스널 컴퓨터(120)과의 사이에는 비디오 캡쳐 보드(110)가 설치되어 있다. 비디오 캡쳐 보드(110)는, A/D 변환 회로(111), 프레임 메모리(112), 동기 검파 회로(113), 타이밍 제어 회로(114) 및 인터페이스 회로(115)를 갖추고 있다.

A/D 변환 회로(111)는, CCD의 신호 출력 동작에 동기하여, 촬상 장치(100)으로부터의 아날로그 화소 신호 Y1(t)의 아날로그/디지탈 변환을 행하여, 디지탈 화상 데이타 신호를 생성한다. 이 화상 데이타 신호는 CCD의 각 수광 화소에 대응하여 생성된다. 프레임 메모리(112)는 A/D 변환 회로(111)로부터의 화상 데이타 신호를 1화면 단위로 기억한다. 이 프레임 메모리(112)에는 화상 데이타 신호의 기입과 판독을 동시에 행하는 것이 가능한 듀얼 포트 타입의 RAM이 채용되고 있다. 동기 검파 회로(113)는, 촬상 장치(100)으로부터의 화상 신호 Y1(t)에 포함되는 동기 신호를 검출하여, 수직 및 수평 주사에 따른 타이밍 펄스 신호를 생성한다.

타이밍 제어 회로(114)는 동기 검파 회로(113)로부터의 타이밍 펄스 신호와 퍼스널 컴퓨터(120)로부터 인터 페이스(115)를 개재하여 공급되는 판독 표시 신호를 받아들인다. 타이밍 제어 회로(114)는 타이밍 펄스 신호에 응답하여 제어 신호를 A/D 변환 회로(111)로 출력한다. A/D 변환 회로(111)는 제어 신호에 따라 CCD에 동기하도록 동작한다. 이 제어에 의해, 촬상 장치(100)로부터 1화면 단위로 공급되는 화상 신호 Y1(t)가 1화소마다 화상 데이타 신호로 변환된다.

타이밍 제어 회로(114)는 더욱 타이밍 펄스 신호 및 판독 지시 신호에 따라, 화상 데이타에 대해서의 기입 및 판독 타이밍 제어 신호를 프레임 메모리(112)에 공급한다. 타이밍 제어 신호(114)는 프레임 메모리(112)에 격납된 화상 데이타의 퍼스널 컴퓨터(120)로의 전송 지시 신호를 인터페이스(115)에 공급한다. 이러한 제어에 의해, 화상 데이타 신호는 1화면 단위로 프레임 메모리(112)에 기억된다. 동시에 인터페이스(115)에 의해 화상 데이타 신호는 프레임 메모리(112)로부터 1화면 단위로 판독되어, 퍼스널 컴퓨터(120)로 전송된다. 타이밍 제어 회로(114)는 개입 지시 신호를 인터페이스 회로(115)에 공급한다. 인터페이스 회로(115)는 개입 지시 신호를 퍼스널 컴퓨터(120)로 공급한다.

퍼스널 컴퓨터(120)는 키보드로부터 공급되는 코맨드 및 동작 프로그램에 따른 코맨드에 따라, 화상 데이타의 획득, 각종의 연산, 내장된 메모리로의 억세스 및 화면의 표시 제어 등의 처리를 시분할적으로 반복한다. 이와 같이 복잡한 처리를 행하는 퍼스널 컴퓨터(120)에 있어서, 촬상 장치(100)의 동작에 추종하여 화상 데이타를 연속적이며, 동시에 고속으로 얻을 수 있는 일은 곤란한다. 예를 들면, NTSC 방식, PAL 방식들의 일반적인 텔레비젼 방식에 따른 촬상 장치는 화상 데이타를 매초 수십 프레임씩 출력한다. 이것에 대해서 통상의 퍼스널 컴퓨터는 화상 데이타를 매초당 수 프레임 밖에 얻을 수가 없다.

비디오 캡쳐 보드(110)는 프레임 메모리(112)로부터 화상 데이타의 일부가 판독되어, 퍼스널 컴퓨터(120)로 전송되도록 프레임 메모리(112)의 기입 제어를 행한다. 이 기입 제어를 위해 비디오 캡쳐 보드(110)는 고속의 A/D 변환 회로(111) 및 대용량의 프레임 메모리(112)를 필요로 한다. 이러한 것은 비디오 캡쳐 보드(110)에 드는 비용을 높게 하여, 이 결과 비디오 캡쳐 보드(110)를 사용한 촬상 시스템에 관한 비용도 높게 된다.

이러한 촬상 시스템에 드는 비용을 저감시키기 위해, 촬상 장치의 동작을 컴퓨터 기기의 동작에 맞추는 일을 생각할 수 있다. 예를 들면, 특개평 7-87404호 공보는 촬상 소자의 수직 및 수평 주사에 따른 각 동작 타이밍이 컴퓨터 기기에 의해 제어되는 촬상 시스템을 개시하고 있다. 이 촬상 시스템에서는 비디오 캡쳐 보드를 사용하는 일 없이 촬상 장치로부터 컴퓨터 기기로 화상 데이타를 직접 얻는 것이 가능하다. 그러나, 촬상 소자의 동작 타이밍을 제어하는 컴퓨터 기기에서의 부담이 커서, 이것은 화상 데이타의 전송 속도의 고속화를 곤란하게 한다.

일반적으로 본 발명은 컴퓨터 기기와 촬상 장치와의 접속에 관한 비용을 저감하는 것이 가능한 촬상 시스템에 관한 것이다.

본 발명은 더우기 컴퓨터 기기와 촬상 장치와의 접속에 관한 비용을 저감함과 동시에 화상 데이타의 전송 속도의 고속화를 도모하는 일이 가능한 촬상 시스템에도 관한 것이다. 본 발명은 장치 및 방법을 포함하는 여러가지 수단에 의해 구현될 수 있다.

본 발명의 다른 이점 및 특징은 본 발명의 원리를 예로서 나타내고 있는 첨부한 도면과 연계한 다음의 설명으로부터 명백해질 것이다.

본 발명은 발명의 목적 및 장점과 더불어, 첨부한 도면에 따른 양호한 실시예의 다음의 설명에 의해 보다 잘 이해될 수 있을 것이다.

도 1은 촬상 장치와 컴퓨터 기기간에 접속된 종래예의 비디오 캡쳐 보드를 나타내는 블럭도.

도 2∼도 8B는 본 발명에 따른 제1 실시예로서, 도 2는 촬상 시스템을 나타내는 블럭도.

도 3은 촬상 시스템에 포함되는 카메라 유닛 내에 내장된 CCD 고체 촬상 소자 및 드라이버 회로를 나타내는 블럭도.

도 4는 카메라 유닛의 동작을 나타내는 타이밍챠트.

도 5는 CCD 고체 촬상 소자에 장착된 컬러 필터를 나타내는 평면도.

도 6A는 컬러 필터가 장착된 고체 촬상 소자로부터 출력된 기수행의 화소 데이타에서의 색성분 배열을 도시한 도면.

도 6B는 컬러 필터가 장착된 고체 촬상 소자로부터 출력된 우수행의 화소 데이타에서의 색성분 배열을 도시한 도면.

도 7은 퍼스널 컴퓨터 내에 설치된 제2 제어 유닛 내의 디지탈 신호 처리 회로를 나타내는 블럭도.

도 8A는 기수행의 화소 데이타의 판독시에, 디지탈 신호 처리 회로 내의 라인 메모리로부터 출력된 제1∼제3 화소 데이타에서의 색성분의 배열을 도시한 도면.

도 8B는 우수행의 화소 데이타의 판독시에, 디지탈 신호 처리 회로 내의 라인 메모리로부터 출력된 제1∼제3 화소 데이타에서의 색성분의 배열을 나타내는 도면.

도 9는 본 발명에 따른 제2 실시예의 촬상 시스템을 나타낸 블럭도.

도 10은 본 발명에 따른 제2 실시예의 촬상 시스템에 포함되는 카메라 유닛의 동작을 표시하는 타이밍챠트.

도 11은 본 발명에 따른 제3 실시예의 촬상 시스템을 나타내는 블럭도.

도 12는 라인 메모리에 기입되어야 할 화상 데이타의 기입 제어를 행하는 메모리 제어 회로의 동작을 나타내는 타이밍챠트.

<도면의 주요 부분에 대한 부호의 설명>

10 : CCD

12 : 드라이버 회로

21 : 아날로그 신호 처리 회로

22 : A/D

23 : 타이밍 제어 회로

24 : 노광 제어 회로

25 : 제1 코맨드 레지스터

31 : 디지탈 신호 처리 회로

32 : 라인 메모리

33 : 인터페이스 제어 회로

34 : 제2 코맨드 레지스터

35 : 메모리 제어 회로

202 : 콘트롤 버스

204 : 데이타 버스

206 : 마이크로프로세서

본 발명에 따른 제1 실시예의 촬상 시스템을 도면을 참조하면서 설명한다. 도 2에 도시한 바와 같이, 제1 실시예의 촬상 시스템에서는 퍼스널 컴퓨터(300)에 카메라 유닛(200)이 접속되어 있다. 카메라 유닛(200)은 프레임 전송 방식에 따른 CCD 고체 촬상 소자(10), 드라이버 회로(12) 및 제1 제어 유닛(20)을 포함한다. 퍼스널 컴퓨터(300)는 마이크로프로세서(206), 콘트롤 버스(202), 데이타 버스(204), 및 콘트롤 버스(202) 및 데이타 버스(204)에 접속된 제2 제어 유닛(30)을 포함한다. CCD(10), 드라이버 회로(12), 및 제1 및 제2 제어 유닛(20, 30)은 각각 하나의 IC 칩으로 형성되어, 동일의 반도체 기판(도시 생략) 상에 탑재되어 있다. CCD(10), 드라이버 회로(12), 제1 및 제2 제어 유닛(20, 30)은 촬상 장치를 구성한다.

도 3에 도시한 바와 같이, 프레임 전송 방식의 CCD 고체 촬상 소자(10)는 수광부(10i), 축적부(10s), 수평 전송부(10h) 및 출력부(10d)를 포함한다. 수광부(10i)는, 수평 방향으로 서로 평행하게 배열되고, 동시에 수직 방향으로 연속하는 복수의 시프트 레지스터에 의해 형성되어 있다. 이들 복수의 시프트 레지스터의 각 비트는 각각이 피사체로부터의 반사광에 따라 생성되는 정보 전하를 축적(유지)하는 복수의 수광 화소를 형성한다. 축적부(10s)는 수광부(10i)의 각 시프트 레지스터에 대하여 연속하는 복수의 시프트 레지스터에 의해 형성되어 있다.축적부(10s)의 각 시프트 레지스터의 비트수는 수광부(10i)의 각 시프트 레지스터의 비트 수와 일치하도록 설정되어 있다. 이와 같이 하여 축적부(10s)는 수광부(10i)로부터 전송된 1화면분의 정보 전하를 일시적으로 축적한다.

수평 전송부(10h)는 각각이 축적부(10s)의 복수의 레지스터의 각 출력에 각각 접속된 복수의 비트를 갖는 단일의 시프트 레지스터에 의해 형성되어 있다. 수평 전송부(10h)는 축적부(10s)에 축적된 1화면분의 정보 전하를 1행 단위로 받아들여, 이것을 출력부(10d)로 순차적으로 출력한다. 출력부(10d)는 수평 전송부(10h)로부터의 정보 전하를 1화면 단위로 받아들이기 위한 전기적으로 독립된 용량과 그 용량의 전위 변화를 검출해서 전압값 신호 즉, 아날로그 화상 신호 Y0(t)를 생성하기 위한 앰프를 포함한다.

드라이버 회로(12)는 수직 클럭 발생부(12v), 축적 클럭 발생부(12s), 수평 클럭 발생부(12h) 및 기판 클럭 발생부(12b)를 포함한다. 이하의 설명은 도 3 및 도 4를 참조한 것이다. 수직 클럭 발생부(12v)는 타이밍 제어 회로(23)로부터의 수직 타이밍 신호 VT에 응답하여 수직 클럭 신호 φv를 생성하고, 이것을 수광부(10i)에 공급한다. 수광부(10i)는 수직 클럭 신호 φv에 응답하여 정보 전하를 축적부(10s)로 전송한다. 축적 클럭 발생부(12s)는 타이밍 제어 회로(23)로부터의 축적 타이밍 신호 ST에 응답하여 축적 클럭 신호 φs를 생성하고, 이것을 축적부(10s)에 공급한다. 축적부(10s)는 축적 클럭 신호 φs에 응답하여, 수광부(10i)로부터 정보 전하를 받아들여, 받아들인 1화면분의 정보 전하를 1행분씩 수평 전송부(10b)로 전송한다.

수평 클럭 발생부(10h)는 타이밍 제어 회로(23)로부터의 수평 타이밍 신호(HT)에 응답하여 수평 클럭 신호 φh를 생성하고, 이것을 수평 전송부(10h)에 공급한다. 수평 전송부(10h)는 수평 클럭 신호 φh에 응답하여, 축적부(10s)로부터 전송된 1행분의 정보 전하를 받아들여, 이것을 순차 출력부(10d)로 전송한다. 그리고, 출력부(10d)로부터 CCD(10)의 출력으로서 아날로그 화소 신호 Y0(t)가 아날로그 신호 처리 회로(21)로 공급된다.

기판 클럭 발생부(12b)는 타이밍 제어 회로(23)로부터의 배출 타이밍 신호 DT에 응답하여 파형의 상승을 표시하는 기판 클럭 신호 φb를 생성하고, 이것을 수광부(10i)에서의 드레인 영역(도시 생략)에 공급한다. 배출 타이밍 신호 DT는 CCD(10)의 전하의 배출 타이밍을 결정하는 신호이다. 수광부(10i)는 기판 클럭 신호 φb에 응답하여 축적된 정보 전하를 배출한다.

따라서, 도 4에 도시하듯이 수광부(10i)의 정보 전하의 축적 시간은 기판 클럭 신호 φb에 의한 정보 전하의 배출 동작이 완료된 후, 수직 클럭 신호 φv에 의한 정보 전하의 전송 시간이 개시될 때까지의 기간 L로 표시된다. 이 기판 클럭 신호 φb의 공급 타이밍의 변경은 정보 전하의 축적기만, 즉 셔터 속도의 제어를 가능하게 한다. 환원하면, 기간 L은 CCD(10)가 항상 적정한 노광 상태로 유지되도록 가변적으로 설정된다. 특개평 3-22768호 및 특개평 3-48586호 공보는 정보 전하의 배출 방법을 개시하고 있다.

다시 도 2에서 제1 제어 유닛(20)은 아날로그 신호 처리 회로(21) A/D 변환 회로(22), 타이밍 제어 회로(23), 노광 제어 회로(24) 및 제1 코맨드 레지스터(25)를 포함한다.

아날로그 신호 처리 회로(21)는 CCD(10)로부터의 아날로그 화상 신호 Y0(t)를 받아들여, 샘플 홀드, AGC(자동 이득 제어) 등의 신호 처리를 실시하여 파형 정형된 아날로그 화상 신호 Y1(t)를 생성한다. 아날로그 화상 신호 Y0(t)는 CCD(10)의 출력 동작에 동기하면서 서로 반복되는 기준 전위와 신호 전위를 갖는다. 예를 들면, 샘플 홀드 처리에서는 아날로그 화상 신호 Y0(t)의 기준 전위와 신호 전위가 샘플링되어, 양전위차가 추출된다. AGC 처리에서는 샘플 홀드 처리된 화상 신호에 대하여 1수직 주사 기간 내에서의 화상 신호의 평균 레벨에 대응하는 이득을 제공한다. 이로써, 각 수직 주사 기간 내에서의 화상 신호의 평균 레벨이 거의 균일하게 된다.

A/D 변환 회로(22)는 아날로그 신호 처리 회로(21)로부터 출력되는 화상 신호 Y1(t)를 CCD(10)의 출력 동작에 동기하여 디지탈 화상 데이타 신호 D(n)으로 변환한다. 이 디지탈 화상 데이타 신호 D(n)는 퍼스널 컴퓨터(300)의 제2 제어 유닛(30)으로 전송된다.

타이밍 제어 회로(23)는 일정 주기를 갖는 기준 클럭 신호에 따라 수직 타이밍 신호 VT를 생성하고, 이것을 드라이버 회로(12)의 수직 클럭 발생부(12v)에 공급한다. 도 4에 도시한 바와 같이, 이 수직 타이밍 신호 VT의 펄스 주기 V는 CCD(10)의 수직 주사의 동기에 대응하고 있다. 이 펄스 주기 V는 후술하는 제1 코맨드 레지스터(25)에 격납된 코맨드에 따라 퍼스널 컴퓨터(300)로 1화면분의 화소 데이타 D(n)를 전송하는데 충분한 시간으로 설정된다. 타이밍 제어 회로(23)는 수직 타이밍 신호 VT의 공급과 동시에, CCD(10)가 1화면분의 정보 전하의 출력이 가능한 것을 표시하는 개입 신호 IT를 제2 제어 유닛(30)에 공급한다. 이와 같이, CCD(10)의 수직 주사의 타이밍은 타이밍 제어 회로(23)에 의해 결정된다.

타이밍 제어 회로(23)는 더욱 마이크로프로세서(206)으로부터 제2 제어 유닛(30)을 개재하여 공급된 라인 이송 트리거(HS)에 응답하여 수평 타이밍 신호(HT)를 생성하고, 이것을 드라이버 회로(12)의 수평 클럭 발생부(12h)에 공급한다. 이와 같이, CCD(10)의 수평 주사의 타이밍은 퍼스널 컴퓨터(300)에 의해 결정된다. 타이밍 제어 회로(23)는 기준 클럭 신호 및 라인 이송 트리거에 응답하여 축적 타이밍 신호 ST를 생성하고, 이것을 드라이버 회로(12)의 축적 클럭 발생부(12s)로 공급한다.

노광 제어 회로(24)는 A/D 변환 회로(22)로부터 출력된 디지탈 화상 데이타 D(n)를 1화면 단위로 적분해서, 얻어진 적분값을 노광 데이타 신호로서 타이밍 제어 회로(23)에 공급한다. 이 노광 제어 회로(24)는 아날로그 신호 처리 회로(21)로부터 출력된 아날로그 화소 신호 Y1(t)로부터 적분값을 얻도록 해도 좋다. 타이밍 제어 회로(23)는 노광 제어 회로(23)로부터 공급된 노광 데이타 신호에 응답하여 배출 타이밍 신호 DT를 생성하고, 이것을 드라이버 회로(12)의 기판 클럭 발생부(12b) 및 수직 클럭 발생부(12v)로 공급한다. 이로서, CCD(10)의 정보 전하의 축적 기간이 신축 제어된다.

제1 코맨드 레지스터(25)는 제2 제어 유닛(30)[마이크로프로세서(206)]로부터 공급된 각종 코맨드를 격납하고 있다. 각종 코맨드 중에는 예를 들면 마이크로프로세서(206)의 화상 데이타 D(n)의 수취 능력에 따라, CCD(10)의 수직 주사 기간, 즉, 1화면분의 화상 데이타 D(n)의 출력 주기를 지정하는 코맨드가 있다. 타이밍 제어 회로(23)는 제1 코맨드 레지스터(25)로부터 각종 코맨드를 받아들여, 이것에 기초하여 자기의 동작 주기를 결정함과 동시에 아날로그 신호 처리 회로(21) 및 디지탈 신호 처리 회로(31)의 동작 기간이 CCD(10)의 동작 기간과 동일하게 되도록 이들 회로(21, 31)를 제어한다. 더우기, 아날로그 신호 처리 회로(21)는 제1 코맨드 레지스터(25)로부터 각종 코맨드를 받아서 화상 데이타 신호의 처리 조건을 결정한다.

제2 제어 유닛(30)은 디지탈 신호 처리 회로(31), 라인 메모리(32), 인터페이스 제어 회로(33) 및 제2 코맨드 레지스터(34)를 포함한다. 디지탈 신호 처리 회로(31)는 제1 제어 유닛(20)에 의해 생성된 디지탈 화상 데이타 D(n)의 색분리, 매트릭스 연산, 화이트 밸런스 조정 등의 디지탈 처리를 실시해서, 휘도 데이타 Y(n) 및 색차 데이타 U(n), 및 V(n)으로 된 화상 데이타를 생성한다. 예를 들면, 매트릭스 연산에 있어서는 휘도 데이타 Y(n)을 생성하기 위해 색 분리 처리에 의해 얻어진 각 색성분이 합성된다. 더우기 소정의 색성분(R, G, B)에 대응하는 색성분 데이타 R(n), G(n), B(n)을 생성하기 위해, 각 색성분이 감산 또는 가산된다. 색성분 데이타 R(n), B(n)과 휘도 데이타 Y(n)과의 차를 계산함으로써 색차 데이타 U(n), V(n)이 생성된다. 디지탈 신호 처리 회로(31)는 색성분 데이타 R(n), G(n), B(n)을 그대로 출력해도 좋다.

라인 메모리(32)는 디지탈 신호 처리 회로(31)로부터 공급된 1행 분의 화상데이타[휘도 데이타 Y(n) 및 색차 데이타 U(n), V(n) 또는, 색성분 데이타 R(n), G(n), B(n)]을 기억한다. 이 라인 메모리(32)는 예를 들면 FIFO(first-in-first-out) 방식에 따른 버퍼로 이루어진다. 라인 메모리(32)는 후술하는 제2 코맨드 레지스터(34)에 격납된 코맨드를 수신하여, 이것들의 코맨드에 기초하여 데이타의 기입 및 판독 동작을 행한다. 즉, 데이타의 기입 타이밍은 디지탈 신호 처리 회로(31)의 처리 동작에 동기하도록 제어되고, 판독 타이밍은 마이크로프로세서(206)의 데이타의 수취 주파수에 동기하도록 제어된다.

라인 메모리(32)는 데이타 출력 형식에 따라 설정된 소정의 비트수를 갖고 있다. 통상, 퍼스널 컴퓨터가 수취가능한 데이타 형식으로서는 1) 16 비트 구성(휘도 데이타 Y(n) : 8 비트, 시분할에 의해 추출된 색차 데이타 U(n), V(n) : 8 비트), 2) 15 비트 구성(색성분 데이타 R(n), G(n), B(n) : 각 5 비트)가 있다. 제1 실시예의 라인 메모리(32)의 비트수는 16 비트이다. 퍼스널 컴퓨터는 휘도 데이타 Y(n) 및 색차 데이타 U(n), V(n) 중 일부를 사용하는 것이 가능하다. 일부의 데이타를 사용하는 퍼스널 컴퓨터에 대하여, 라인 메모리(32)로 데이타가 기입되는 시점에서 휘도 데이타 Y(n) 및 색차 데이타 U(n), V(n)을 1화소 단위 혹은 행단위로 추출하는 것은 데이타량의 축소를 가능하게 한다.

인터페이스 제어 회로(33)는 라인 메모리(32)에 기억된 1행분의 화상 데이타[휘도 데이타 Y(n) 및 색차 데이타 U(n), V(n)]을 마이크로프로세서(206)의 수취 주파수에 따른 주기에서 판독해 데이타 버스(204)로 송출한다. 동시에, 인터페이스 제어 회로(33)는 카메라 유닛(200)의 제1 제어 유닛(20)에서 공급된 개입신호 IT를 수취하고, 이 신호를 콘트롤 버스(202)로 송출한다. 인터페이스 제어 회로(33)는 더욱 콘트롤 버스를 개재하여 마이크로프로세서(206)로부터 공급된 라인 이송 트리거 HS를 수취하여 이 신호를 제1 제어 유닛(20)의 타이밍 제어 회로(23)에 공급한다. 인터페이스 제어 회로(33)는 마이크로프로세서(206)로부터 콘트롤 버스(202)를 개재하여 공급된 각종 코맨드를 수령하여, 이들의 코맨드를 제1 코맨드 레지스터(25) 및 제2 코맨드 레지스터(34)에 공급한다. 제2 코맨드 레지스터(34)는 제1 코맨드 레지스터(25)와 동일하게, 인터페이스 제어 회로(33)으로부터의 코맨드를 격납한다. 라인 메모리(32)는 이들의 코맨드에 기초하여 기입 주파수를 결정한다. 디지탈 신호 처리 회로(31)는 제2 코맨드 레지스터(34)로부터 코맨드를 수취하여, 화소 데이타 신호의 처리 조건을 결정한다. 이들의 코맨드가 퍼스널 컴퓨터(300)로부터 제1 및 제2 코맨드(25, 34)로 전송되는 빈도를 낮다. 이 때문에, 화소 데이타 D(n)의 전송 라인을 사용함으로써, 이들의 코맨드가 퍼스널 컴퓨터(300)로부터 카메라 유닛(200)으로 시분할적으로 전송되도 좋다.

제2 제어 유닛(30)은 제1 제어 유닛(20)과 소정의 케이블을 개재하여 접속되어 있다. 이 접속 케이블은 아날로그 신호 처리된 아날로그/디지탈 변환된 화상 데이타 D(n), 타이밍 신호(라인 이송 트리거 HS, 개입 신호 IT 및 각종 코맨드)의 전송에 사용된다. 이것은 접속 케이블이 디지탈 신호 처리된 화상 데이타[휘도 데이타 Y(n) 및 색차 데이타 U(n), V(n) 또는 색성분 데이타 R(n), G(n), B(n)]을 전송하는 접속 케이블과 비교해, 적은 라인수를 갖는 것을 허용한다. 환언하면, 디지탈 신호 처리(31)를 퍼스널 컴퓨터(300) 내에 배치하는 것은 카메라 유닛(200)으로부터 퍼스널 컴퓨터(300)로 적은 비트수의 화상 데이타 신호의 공급을 허용한다. 이 결과, 카메라 유닛(200)과 퍼스널 컴퓨터(300)와의 사이의 접속 라인이 간략화 된다.

이와 같이 본 발명의 제1 실시예에서는 카메라 유닛(200)의 제1 제어 유닛(20)은 화상 데이타 신호의 아날로그 신호 처리를 행하고, 퍼스널 컴퓨터(300)의 제2 제어 유닛(30)은 화상 데이타 신호의 디지탈 신호 처리를 행한다. 이것은 카메라 유닛(200)과 퍼스널 컴퓨터(300)과의 사이에 간략화된 접속을 가능하게 하여, 이 결과 컴퓨터 기기와 촬상 장치와의 접속에 관한 비용이 저가된다. 환언하면, 대용량의 프레임 메모리를 사용하는 일없이, 카메라 유닛과 컴퓨터 기기와의 사이의 인터페이스가 가능하게 되어 카메라 유닛과 컴퓨터 기기와의 사이의 접속이 간략화된다.

더우기, 촬상 장치가 CCD(10), 드라이버 회로(12), 및 제1 그리고 제2 제어 유닛(20, 30)으로 이루어진 4개의 IC 칩으로 구성되는 것은 더욱 비용의 저감이 가능하게 된다. 더우기, 카메라 유닛(200)과 퍼스널 컴퓨터(300)과의 사이의 접속 라인이 디지탈화 됨으로, 전송 경로에 생긴 노이즈에 의한 S/N비의 열화가 방지된다.

도 5는 CCD(10)의 수광부(10i)에 장착된 모자이크형 컬러 필터를 나타내는 평면도이다. 컬러 필터(400)는 수광부(10i)의 각 화소에 대응하는 복수의 세그먼트를 구비하고, 각 세그먼트에는 복수의 색성분이 예를 들면 Ye(황색), Cy(시안), W(흰색) 및 G(녹색)에 의해 하나의 그룹이 형성되면서 할당되어 있다. 제1 실시예에서는 W 및 G 성분이 기수행에 교대로 할당되고, Ye 및 Cy 성분이 우수행에 교대로 할당되어 있다. CCD(10)의 데이타 판독에 있어서, 수직 방향으로 인접하는 2개의 화소의 데이타가 혼합된다. 도 6A에 도시한 바와 같이, 기수행의 데이타가 판독될 때, W+Cy 및 G+Ye 화상 데이타 D(n)가 교대로 얻어진다. 도 6B에 도시한 바와 같이, 우수행의 데이타가 판독될 때, W+Ye 및 G+Cy 화상 데이타 D(n)가 교대로 얻어진다. 인터페이스 구동에 의해 CCD(10)로부터 화상 데이타를 얻을 경우, 도 5에 파선으로 표시한 바와 같이, 1행분의 화소가 공유되도록 기수 필드와 우수 필드가 설정된다. 이 경우, 기수 필드와 우수 필드로부터 각각 얻어지는 혼합된 화상 데이타의 색성분의 구성 비율은 서로 일치한다.

도 7에 도시한 바와 같이, 디지탈 신호 처리 회로(31)는 디지탈 처리 라인 메모리(41), RBG 매트릭스(42), 화이트 밸런스 제어 회로(43), 색차 매트릭스 회로(44), Y 매트릭스 회로(45) 및 어퍼쳐 회로(46)를 포함한다. 디지탈 처리 라인 메모리(41)는 직렬로 접속된 3개의 내부 라인 메모리(도시 생략)로 되어, 각 내부 라인 메모리에 1행 단위로 연속적으로 기억된 3행분의 제1∼제3 화상 데이타 D(n)a, D(n)b, D(n)c를 병렬로 출력한다. 이 제1∼제3 화상 데이타 D(n)a, D(n)b, D(n)c는 각각 컬러 필터(400)에 대응하여 소정의 색성분이 연속하도록 출력된다. 예를 들면 도 5에 도시한 CCD 컬러 필터(400)의 경우, 도 8A에 도시한 바와 같이, 기수행의 화소 데이타 D(n)이 판독될 때 W+Cy 성분 및 G+Ye 성분이 교대로 반복되도록 제2 화소 데이타 D(n)b가 출력됨과 동시에, G+Cy 성분 및 W+Ye 성분이 교대로 반복되도록 제1 및 제3 화소 데이타 D(n)a, D(n)c가 출력된다. 도 8B에 도시한 바와 같이, 우수행의 데이타가 판독될 때, G+Cy 성분 및 W+Ye 성분이 교대로 반복되도록 제2 화소 데이타 D(n)b가 출력됨과 동시에, W+Cy 성분 및 G+Ye 성분이 교대로 반복되도록 제1 및 제3 화소 데이타 D(n)a, D(n)c가 출력된다.

RGB 매트릭스 회로(42)는 디지탈 처리 라인 메모리(41)로부터의 제1∼제3 화상 데이타 D(n)a, D(n)b, D(n)c의 가산 또는 감산 처리를 행하고, 3원색(R; 적색, G; 녹색, B; 청색)에 대응한 색성분 데이타 R(n), G(n), B(n)을 생성한다. 제1∼제3 화상 데이타 D(n)a, D(n)b, D(n)c에 기초하여, W+Ye와 G+Cy와의 차를 계산함으로써 R 성분이 생성되고, W+Cy와 G+Ye와의 차를 계산함으로써 B 성분이 생성된다. G 성분은 G+Cy로부터 B 성분을 빼던가, 혹은 G+Ye로부터 R 성분을 뺌으로써 생성된다. 이때, R 성분 및 B 성분은 기수행과 우수행의 각 화상 데이타로부터 교대로 생성된다. 이것을 이용하여 색성분 데이타의 보간 처리가 행해진다. 즉, 목표가 되는 행의 제2 화상 데이타 D(n)b로부터 R 성분 및 B 성분 증 어느 하나의 성분이 얻어졌을 때, 그 상하의 행의 제1 및 제3 화상 데이타 D(n)a, D(n)c로부터 얻어지는 나머지의 다른 쪽의 성분의 평균 값이 계산된다. 이 평균값이 색성분 데이타의 보간 처리에 사용된다.

기수행의 화소 데이타가 판독될 때, 제1 및 제3 화상 데이타 D(n)a, D(n)c로부터 다음식 1에 따라 B 성분 데이타 B(n)이 생성되고, 제1 및 제3 화상 데이타 D(n)a, D(n)c로부터 다음식 2에 따라 R 성분 데이타 R(n)이 생성된다.

B(n) = ｜D(n)b-D(n+1)b｜

= [W+Cy]b-[G+Ye]b = [2B] ··· (1)

R(n) = (｜D(n)a-D(n+1)a｜+｜D(n)c-D(n+1)c｜)/2

= ([W+Ye]a-[G+Cy]a+[W+Ye]c-[G+Cy]c)/2 = [2R] ··· (2)

더우기, 제1∼제3 화상 데이타 D(n)a, D(n)b, D(n)c와 상기 식 1 및 상기 식 2에 따라 얻어진 R 및 B 성분 데이타 R(n), B(n)이 사용되어 다음 식 3에 따라 G 성분 데이타 G(n)이 생성된다.

G(n) = (D(m)b-R(m)/2+D(m±1)a+D(m±1)c-B(m±1))/3

= ([G+Ye]b-[R]+[G+Cy]a+[G+Cy]c-[2B])/3 = [2G] ··· (3)

(m : 우수)

이어서, 우수행의 화소 데이타가 판독될 때, 제2 화상 데이타 D(n)b로부터 다음 식 4에 따라 R 성분 데이타 R(n)이 생성되고, 제1 및 제3 화상 데이타 D(n)a, D(n)c로부터 다음식 5에 따라 B 성분 데이타 B(n)이 생성된다.

R(n) = ｜D(n)b-D(n+1)b｜

= [W+Ye]b-[G+Cy]b = [2R] ··· (4)

B(n) = (｜D(n)a-D(n+1)a｜+｜D(n)c-D(n+1)c｜)/2

= [W+Cy]a-[G+Ye]a+[W+Cy]c-[G+Ye]c = [2B] ··· (5)

더우기, 제1∼제3 화상 데이타 D(n)a, D(n)b, D(n)c와, 상기 식 4 및 상기 식 5에 따라 얻어진 R 및 B 성분 데이타 R(n), B(n)이 사용되어, 다음 식 6에 따라 G 성분 데이타 G(n)이 생성된다.

G(n) = (D(m±1)b-B(n±1)/2+D(m)a+D(m)c-R(m)c)/3

= ([G+Cy)b-[B]+[G+Ye]a+[G+Ye]c-[2R])/3 = [2G] ··· (6)

RGB 매트릭스 회로(42)는 상기 연산 처리를 행하여 각 색성분 데이타 R(n), G(n), B(n)을 생성한다. 이와 같이 연산 처리를 행함으로서, 각 색성분 데이타의 중시 위치를 서로 일치시킬 수 있다.

화이트 밸런스 제어 회로(43)는 색성분 데이타 R(n), G(n), B(n)에 대하여 각각 고유의 이득 계수를 승산한다. 이로써, 색성분 데이타 R(n), G(n), B(n)의 밸런스가 조정되고, 재생 화면상에서의 색 재현성이 향상된다. 피사체로의 조명이 변화된 때에, 혹은 색성분마다 수광 감도가 다를 때에, 재생 화면상에서 피사체의 색이 정확하게 재현되지 않는 일이 있다. 이것을 방지하여 백색 피사체가 재생 화면상에서도 동일하게 백색으로 표시되게, 화이트 밸런스 제어 회로(43)는 각 생성분 데이타 R(n), G(n), B(n)에 승산될 이득 계수를 조정한다. 통상, 이 화이트 밸런스 제어 회로(43)는 1화면∼수화면 단위로 각 생성분 데이타 R(n), G(n), B(n)의 적분값이 소정의 값에 수속하도록 피드백 제어를 행한다.

색차 매트릭스 회로(44)는 각 색성분 데이타 R(n), G(n), B(n)를 3:6:1의 비율로 합성하여 합성값 데이타를 생성한다. 색차 매트릭스 회로(44)는 R 및 B 성분데이타 R(n), B(n)으로부터, 합성값 데이타를 각각 공제하여, 색차 신호 R-Y, B-Y에 대응하는 색차 데이타 U(n), V(n)을 생성한다. 이 색차 매트릭스 회로(43)는 R 및 B 성분 데이타 R(n), B(n)으로부터 후술하는 휘도 데이타 생성 회로(45)에 의해 생성된 휘도 데이타 Y(n)을 빼서 색차 데이타 U(n), V(n)을 생성해도 좋다.

Y 매트릭스 회로(45)는 RGB 매트릭스 회로(42)로부터 제1∼제3 화상 데이타 D(n)a, D(n)b, D(n)c를 수취해, 각 화소 데이타에 포함되는 4개의 색성분을 합성하여 휘도 데이타 Y(n)를 생성한다. 예를 들면, 목표가 되는 1개의 화소에 대해서의 제2 화상 데이타 D(n)b와, 그 전후의 2개의 화소에 대해서의 제2 화상 데이타 D(n-1)b, D(n+1)b를 사용해서 다음 식 7에 따라 휘도 데이타 Y(n)이 생성된다.

Y(n) = D(n)b+(D(n-1)b+D(n+1)b)/2

= [G+Ye]b+([W+Cy]b+[W+Cy]b)/2

= [W+Cy]b+([G+Ye]b+[G+Ye]b)/2

= [2R]+[4G]+[2B] ··· (7)

즉, Ye, Cy, G, W의 4개의 성분이 그대로 합성됨으로써 Ye+Cy+G+W = (B+G)+(R+G)+G+(R+G+B) = 2R+4G+2B가 된다.

이와 같이 하여 G 및 B의 각 성분이 비율 1:2:1로 합성된 휘도 신호가 얻어진다. NTSC 방식의 규격에 의하면, 본래, 휘도 신호는 R, G, 및 B의 각 성분이 비율 3:6:1로 합성됨으로써 생성되어야 한다. 그러나, 이 비율 3:6:1에 근접한 비율로 합성된 휘도 신호를 사용하는 것은 실용상에 문제가 없다. 이하와 같이 하여휘도 데이타 Y(n)이 생성되어도 좋다. Y 매트릭스 회로(45)는 제1∼제3 화상 데이타 D(n)a, D(n)b, D(n)c에 대하여 상기 7식에 따른 연산을 행하여, 각 행에 대응하는 제1로부터 제3 휘도 데이타 Ya(n), Yb(n), Yc(n)을 생성한다. Y 매트릭스 회로(45)는 더욱, 제1∼제3 휘도 데이타 Y(n)a, Y(n)b, Y(n)c에 대하여 수평 방향과 동일한 필터링 처리, Y(n) = (Y(n)a+2Y(n)b+Y(n)c)/4를 실시하여 휘도 데이타 Y(n)을 생성한다.

어퍼쳐 회로(46)는 피사체 화상의 윤곽을 강조하기 위해, 휘도 데이타 Y(n)에 포함되는 특정의 주파수 성분을 강조하여 어퍼쳐 데이타를 생성한다. 이 어퍼쳐 데이타는 휘도 데이타 Y(n)에 가산된다. 상세하게 설명하면, 아날로그 화소 신호 Y(t)로부터 디지탈 화상 데이타 D(n)을 얻을 때에 사용되는 샘플링 주파수의 1/4의 주파수 성분이 강조되도록 화소 데이타 D(n)의 필터링 처리가 행해진다. 이 필터링 처리에 의해 어퍼쳐 데이타가 생성된다. 예를 들면, 휘도 데이타 Y(n)의 다음 식 8에 따른 연산 처리를 실시함으로서 어퍼쳐 데이타 A(n)가 생성된다.

A(n) = (Y(n+2)+2Y(n)+Y(n-2)) ··· (8)

이 어퍼쳐 데이타 A(n)는 휘도 데이타 Y(n)에 가산된다. 이로써, 피사체 화상의 윤곽이 강조된다. 이렇게 하여 디지탈 신호 처리 회로(31)는 화상 데이타 D(n)을 수취하여 휘도 데이타 Y(n) 및 색차 데이타 U(n), V(n)을 출력한다. 또, 화이트 밸런스 제어 회로(43)으로부터의 색성분 데이타 R(n), G(n), B(n)이 출력된다. 퍼스널 컴퓨터의 ISA 버스 등의 버스 규격에 대응하여, 휘도 데이타 Y(n) 및색차 데이타 U(n), V(n)은 각각 8 비트 구성하게 된다. 색성분 데이타 R(n), G(n), B(n)은 각각을 5 비트로 구성하던가, 또는 색성분 데이타 G(n)만을 6 비트, 그 외의 색성분 데이타 R(n), B(n)은 5 비트로 구성한다.

이어서, 제2 실시예를 도 9 및 도 10을 참조하면서 설명한다. 불필요한 설명을 생략하기 위해 제2 실시예의 구성 요소들 중 제1 실시예의 요소와 동일한 구성 요소에는 동일한 도면 참조 번호를 병기하였다. 도 9에 도시한 바와 같이, 제2 실시예에서의 제1 제어 유닛(28)은 아날로그 신호 처리 휘도(21), A/D 변환 회로(22), 타이밍 제어 회로(23), 노광 제어 회로(24), 주기 판정 회로(26) 및 제1 코맨트 레지스터(25)를 포함한다.

주기 판정 회로(26)는 마이크로프로세서(206)로부터 콘트롤 버스(202) 및 인터페이스 제어 회로(33)를 개재하여 공급된 라인 이송 트리거 HS를 수취해서, 이 라인 이송 트리거 HS의 주기를 측정한다. 주기 판정 회로(26)는 다시, 측정된 주기의 값과 소정의 값을 비교해서, 측정값이 소정의 값을 초과했을 때 타이밍 제어 회로(23)가 라인 이송 트리거 HS에 관계없이 동작되도록, 제어 신호를 타이밍 제어 회로(23)로 공급한다. 이와 같이하는 것은, 마이크로프로세서(206)로부터, 어떤 원인에 의해 소정 기간의 사이, 라인 이송 트리거 HS가 출력되지 않는 일이 있기 때문이다. 라인 이송 트리거 HS의 공급의 중단은 일정의 주기로 설정된 수직 주사의 기동 기간 내에, CCD(10)가 1화면분의 정보 전하를 완전하게 출력하는 일을 불가능하게 한다. 그래서, HS 주기 판정 회로(26)로부터 제어 신호가 출력된 때에, 타이밍 제어 회로(23)는 퍼스널 컴퓨터(300)측의 동작에 관계없이 CCD(10)로부터정보 전하를 강제적으로 출력시키도록 동작한다.

예를 들면, 도 10에 도시한 바와 같이, 소정의 기간 T를 경과해도 라인 이송 트리거 HS가 마이크로프로세서(206)로부터 출력되지 않았다고 하자. 이때, HS 주기 판정 회로(26)는 제어 신호를 타이밍 제어 회로(23)에 공급한다. 타이밍 제어 회로(23)는 제어 신호에 따라 라인 이송 트리거 HS에 관계없이 일정한 주기를 갖는 수평 타이밍 신호 HT를 수평 클럭 발생부(12h)에 공급한다. 수평 전송부(12h)는 수평 클럭 발생부(12h)로부터의 수평 클럭 신호 φh에 응답하여, 축적부(10s)에 축적된 정보 전하가 출력부(10d)를 전송되도록 동작한다. 이때, 타이밍 제어 회로(23)는 화상 데이타 D(n)가 A/D 변환기(22)로부터 완전히 출력될 때까지는 CCD(10)의 동작에 동기하도록 아날로그 신호 처리 회로(21)를 제어하여, 완전하게 출력된 화상 데이타 D(n)를 수령하도록 디지탈 신호 처리 회로(31)를 제어한다. 이 제어는 CCD(10)의 축적부(1s)에 정보 전하가 잔류하는 것을 방지한다.

이와 같이 제2 실시예에서는 CCD(10)의 수직 주사의 기동 타이밍 제어 및 노광 제어가 카메라 유닛(200)측에서 자동적으로 행해진다. 따라서, 퍼스널 컴퓨터(300)측에서 CCD(10)의 수직 주사의 기동 타이밍을 제어할 필요가 없게 된다. 이것은, 퍼스널 컴퓨터(300)의 부담을 경감한다. 결국, 카메라 유닛(200)으로부터 퍼스널 컴퓨터(300)로의 화상 데이타의 전송 속도의 고속화를 도모할 수 있다.

이어서 제3 실시예를 도 11, 도 12를 참조하면서 설명한다. 불필요한 설명을 생략하기 위해, 제3 실시예의 구성 요소들 중 제1 실시예의 요소와 동일한 구성요소에는 동일한 도면 참조 번호를 병기하였다. 도 11에 도시한 바와 같이, 제2 제어 유닛(38)은, 디지탈 신호 처리 회로(31), 라인 메모리(32), 메모리 제어 회로(35), 인터페이스 제어 회로(33) 및 제2 코맨드 레지스터(34)를 포함한다. 라인 메모리(32)는, 디지탈 신호 처리 회로(31)에 의해 생성된 화상 데이타[휘도 데이타Y(n) 및 색차 데이타 U(n), V(n) 또는 색성분 데이타 R(n), G(n), B(n)]를 1행분 기억한다. 이 라인 메모리(32), FIFO 방식에 다른 버퍼로 이루어지고, 데이타 출력 형식에 따라 설정된 소저의 비트수를 갖고 있다.

메모리 제어 회로(35)는, 제2 코맨드 레지스터(34)로부터 수취한 각종 코맨드에 기초하여, 디지탈 신호 처리 회로(31)의 신호 처리 동작(CCD(10)의 출력 동작)에 동기하면서, 라인 메모리(32)로의 화상 데이타의 기입 타이밍을 제어한다. 메모리 제어 회로(35)는 더욱 코맨드에 기초하여 화상 데이타량을 축소하기 위해, 화상 데이타의 기입이 일정한 간격으로 정지되고, 화상 데이타의 일부가 추출되도록 라인 메모리(32)를 제어한다. 즉, 각종 코맨드는, 화상 데이타의 기입이 정지되어야 하는 일정한 간격에 관한 정보로서의 코맨드를 포함한다. 일반적으로, 퍼스널 컴퓨터(300)는, 화상 데이타의 일부만을 필요로 하는 일이 많다. 이 퍼스널 컴퓨터(300)의 수요에 따라서, 라인 메모리(32)로 기입되어야 할 화상 데이타를 추출하는 일은 효율적인 데이타 전송을 가능하게 한다.

예를 들면, 데이타량이 1/3로 축소된 화상 데이타를 얻기 위해, 도 12에 도시한 바와 같은 기입 제어가 행해진다. 휘도 데이타 Y(n)의 2/3가 라인 메모리(32)에 기입되지 않도록 하기 위해, 메모리 제어 회로(35)는, 휘도 데이타Y(n)에 대응하고, 또한, 2클럭 간격으로 상승을 나타내는 라이트이네이블 신호 WEy를 라인 메모리(32)로 공급한다. 색차 데이타 U(n)의 5/6가 라인 메모리(32)에 기입되지 않도록 하기 위해, 메모리 제어 회로(35)를 시분할로 전송되는 색차 데이타 U(n)에 대응하고, 또한 5클럭 간격으로 상승을 나타내는 라이트이네이블 신호 WEu를 라인 메모리(32)에 공급한다. 색차 데이타 V(n)의 5/6가 라인 메모리(32)에 기입되지 않도록 하기 위해, 메모리 제어 회로(35)를 시분할로 전송되는 색차 데이타 V(n)에 대응하고, 또한 5클럭 간격으로 상승을 표시하는 라이트이네이블 신호 WEv를 라인 메모리(32)에 공급한다. 라이트이네이블 신호 WEu, WEv의 각 위상은, 서로 3 클럭분 어긋나 있다. 1 클럭 주기는, 디지탈 신호 처리 회로(31)의 동작 주기이고, CCD(10)의 수평 클럭 신호 φh의 주기와 일치한다. 이와 같이 하여 라인 메모리(32)에 기입된 축소된 화상 데이타가 데이타 버스(204)의 데이타 전송 속도에 대응한 소정의 주기로 라인메모리로부터 판독되어 인터페이스 제어 회로(33)로 공급된다. 다시 말하면, 라인 메모리(32)를 사용하여 화상 데이타 신호의 출력 주파수를 마이크로 컴퓨터(200)의 데이타 전송 속도에 대응한 주파수로 변환하는 것이 가능하게 된다.

결국, 큰 용량을 갖는 프레임 메모리를 사용하는일 없이, 퍼스널 컴퓨터에 대한 데이타 전송 효율을 향상할 수 있다. 이것은, 컴퓨터 기기와 촬상 장치와의 접속에 관한 비용의 저감을 가능하게 한다.

인터페이스 제어 회로(33)는 라인 메모리(32)로부터 판독된 축소된 화상 데이타를 1행 단위로 수령하여, 데이타 버스(204)를 송출한다. 인터페이스 제어 회로(33)는 더욱 더 콘트롤 버스(202)를 개재하여 마이크로프로세스(206)로부터 공급된 라인 이송 트리거 HS를 수취하여, 이것을 타이밍 제어 회로(23)로 공급된다. 이 라인 이송 트리거 HS는 축소 처리된 1행분의 화상 데이타가 마이크로프로세서(206)로 공급된 후, 마이크로프로세서(206)의 다음 행에 대해서의 화상 데이타의 수취 준비가 완료할 때마다 상승을 나타낸다.

본 명세서의 기재에 있어서는 단지 3개의 실시예만이 설명되어 있지만, 본 발명의 기술 분야에 숙련된 자에게는 본 발명의 영역 또는 정신을 벗어남이 없이 많은 다른 특정한 형태가 가능함을 자명하다 할 것이다. 특히 본 발명은 다음의 양태로 실시되도 좋은 것으로 이해되어야 할 것이다.

CCD(10)가 프레임 전송 방식 대신에 예를 들면, 인터라인 방식, 프레임 인터 라인 방식이 채용되도 좋다. 이들의 방식에서도 CCD는, 1화면분의 정보전하를 보유지지 할 수 있다. 도 5에 도시한 컬러 필터 대신에 R, G, B의 각 색성분으로 형성된 원색계의 모자이크 필터나, 스트라이프 필터가 사용되어도 좋다.

따라서, 본 실시예 및 실시 형태는 제한적이 아니라 예시적인 것으로 이해되어야 하며, 본 발명은 명세서에 기재된 상세에 제한되지 않고 첨부된 청구 범위의 영역 혹은 그 등가 형태 내에서 변형될 수 있다.

Claims

컴퓨터 기기와의 인터페이스에 적합한 촬상 시스템에 있어서,

피사체로부터의 반사광을 받아서 정보 전하를 생성하고 유지하기 위한 복수의 화소를 갖는 고체 촬상 소자(10) -상기 복수의 화소는 행열로 배치됨 -;

상기 고체 촬상 소자를 수직 및 수평 방향의 주사 타이밍에 따라 구동시키기 위한 드라이버 회로(12) - 상기 드라이버 회로에 의해 구동되는 상기 고체 촬상 소자는 상기 각 화소에 유지된 정보 전하에 따라서 아날로그 화상 신호를 생성하여, 이 아날로그 화상 신호를 1행 단위로 출력함 -;

상기 드라이버 회로(12)에 접속되며, 상기 드라이버 회로에 의해 구동되어야 할 상기 고체 촬상 소자의 상기 수직 및 수평 방향의 주사 타이밍을 설정하기 위한 타이밍 제어 회로(23);

상기 고체 촬상 소자에 접속되며, 상기 아날로그 화상 신호의 신호 처리를 행하여 신호 처리된 아날로그 화상 신호를 생성하기 위한 아날로그 신호 처리 회로(21);

상기 아날로그 신호 처리 회로에 접속되며, 상기 신호 처리된 아날로그 화소 신호의 아날로그-디지탈 변환을 행하여 디지탈 화상 신호를 생성하기 위한 A/D 변환 회로(22);

상기 A/D 변환 회로(22)에 접속되며, 상기 디지탈 화상 신호의 신호 처리를 행하여 각 화소에 대해서의 화상 데이타 신호를 생성하기 위한 디지탈 신호 처리회로(31);

상기 디지탈 신호 처리 회로에 접속되며, 상기 화상 데이타 신호를 1행 단위로 연속적으로 기억하기 위한 라인 메모리 회로(32); 및

상기 라인 메모리 회로(32)에 접속되며, 상기 라인 메모리 회로로부터 상기 화상 데이타 신호를 판독하여 상기 화상 데이타 신호를 출력하기 위한 인터페이스 제어 회로(33)

를 포함하며,

상기 고체 촬상 소자, 상기 드라이버 회로, 상기 아날로그 신호 처리 회로 및 A/D 변환 회로는 카메라 유닛을 형성하고, 상기 디지탈 신호 처리 회로, 상기 라인 메모리 회로 및 상기 인터페이스 회로는 상기 카메라 유닛과 접속가능하도록 상기 컴퓨터 기기 내에 내장되어 있는 것을 특징으로 하는 촬상 시스템.
제1항에 있어서, 상기 카메라 유닛 내에 설치되며, 상기 타이밍 제어 회로에 공급되어야 할 상기 수직 및 수평 방향의 주사 타이밍의 설정에 관한 제1 정보와, 상기 아날로그 신호 처리 회로에 공급되어야 할 상기 신호 처리의 설정에 관한 제2 정보 중 적어도 하나를 격납하기 위한 코맨드 레지스터(25)를 더 설치하고 있는 것을 특징으로 하는 촬상 시스템.
제1항에 있어서, 상기 컴퓨터 기기 내에 내장되며, 상기 디지탈 신호 처리 회로에 공급되어야 할 상기 신호 처리의 설정에 관한 정보를 격납하기 위한 코맨드레지스터(34)를 더 설치하고 있는 것을 특징으로 하는 촬상 시스템.
컴퓨터 기기와의 인터페이스에 적합한 촬상 시스템에 있어서,

피사체로부터의 반사광을 받아서 정보 전하를 생성하고 유지하기 위한 복수의 화소를 갖는 고체 촬상 소자(10) - 상기 복수의 화소는 행열로 배치됨 -;

상기 고체 촬상 소자를 수직 및 수평 방향의 주사 타이밍에 따라서 구동시키기 위한 드라이버 회로(12) - 상기 드라이버 회로에 의해 구동되는 상기 고체 촬상 소자는 상기 각 화소에 유지된 정보 전하에 따라서 아날로그 화상 신호를 생성하여, 이 아날로그 화상 신호를 1행 단위로 출력함 -;

상기 드라이버 회로(12)에 접속되며, 해당 드라이버 회로에 의해 구동되어야 할 상기 고체 촬상 소자의 상기 수직 방향의 주사 타이밍을 일정한 주기에 따라 설정하기 위한 타이밍 제어 회로(23) - 상기 타이밍 제어 회로는 컴퓨터 기기로부터 공급된 라인 이송 트리거를 받아서 이 라인 이송 트리거에 응답하여 상기 고체 촬상 소자의 수평 방향의 주사 타이밍을 설정함 -;

상기 고체 촬상 소자에 접속되며, 상기 아날로그 화상 신호의 신호 처리를 행하여 신호 처리된 아날로그 화상 신호를 생성하기 위한 아날로그 신호 처리 회로(21);

상기 아날로그 신호 처리 회로에 접속되며, 상기 신호 처리된 아날로그 화소 신호의 아날로그-디지탈 변화를 행하여 디지탈 화상 신호를 생성하기 위한 A/D 변환 회로(22);

상기 A/D 변환 회로(22)에 접속되며, 상기 디지탈 화상 신호의 신호 처리를 행하여 각 화소에 대해서의 화상 데이타 신호를 생성하기 위한 디지탈 신호 처리 회로(31);

상기 디지탈 신호 처리 회로에 접속되며, 상기 화상 데이타 신호를 1행 단위로 연속적으로 기억하기 위한 라인 메모리 회로(32); 및

상기 라인 메모리 회로(32)에 접속되며, 상기 라인 메모리 회로로부터 상기 화상 데이타 신호를 판독하여 그의 상기 화상 데이타 신호를 출력하기 위한 인터페이스 제어 회로(33)

를 포함하는 것을 특징으로 하는 촬상 시스템.
제4항에 있어서, 상기 타이밍 제어 회로는,

상기 라인 이송 트리거가 소정의 기간 동안에 상기 컴퓨터 기기로부터 공급되고 있는지의 여부를 판정하기 위한 회로(26)를 포함하고,

상기 라인 이송 트리거가 공급되지 않는 동안에 상기 고체 촬상 소자의 수평 방향의 주사 타이밍을 일정한 주기에 따라 설정하는 것을 특징으로 하는 촬상 시스템.
제4항에 있어서, 상기 타이밍 제어 회로는,

상기 아날로그 신호 처리 회로에 의해 생성된 신호 처리된 아날로그 화소 신호 및 상기 A/D 변환 회로에 의해 생성된 화상 데이타 신호 중 어느 것에 기초하여상기 고체 촬상 소자의 노광 데이타 신호를 생성하기 위한 회로(24)를 포함하고,

상기 노광 데이타 신호에 응답하여 상기 고체 촬상 소자에서의 각 화소에 생성된 정보 전하의 유지 기간을 조정하는 것을 특징으로 하는 촬상 시스템.
컴퓨터 기기와의 인터페이스에 적합한 촬상 시스템에 있어서,

피사체로부터의 반사광을 받아서 정보 전하를 생성하고 유지하기 위한 복수의 화소를 갖는 고체 촬상 소자(10) - 상기 복수의 화소는 행열로 배치됨 -;

상기 고체 촬상 소자를 수직 및 수평 방향의 주사 타이밍에 따라서 구동시키기 위한 드라이버 회로(12) - 상기 드라이버 회로에 의해 구동되는 상기 고체 촬상 소자는 상기 각 화소에 유지된 정보 전하에 따라서 아날로그 화상 신호를 생성하여, 이 아날로그 화상 신호를 1행 단위로 출력함 -;

상기 드라이버 회로(12)에 접속되며, 해당 드라이버 회로에 의해 구동되어야 할 상기 고체 촬상 소자의 상기 수직 및 수평 방향의 주사 타이밍을 설정하기 위한 타이밍 제어 회로(23);

상기 고체 촬상 소자에 접속되며, 상기 아날로그 화상 신호의 신호 처리를 행하여, 신호 처리된 아날로그 화상 신호를 생성하기 위한 아날로그 신호 처리 회로(21);

상기 아날로그 신호 처리 회로에 접속되며, 상기 신호 처리된 아날로그 화소 신호의 아날로그-디지탈 변환을 행하여 디지탈 화소 신호를 생성하기 위한 A/D 변환 회로(22);

상기 A/D 변환 회로(22)에 접속되며, 상기 디지탈 화소 신호의 신호 처리를 행하여, 각 화소에 대해서의 화상 데이타 신호를 생성하기 위한 디지탈 신호 처리 회로(31);

상기 디지탈 신호 처리 회로에 접속되며, 상기 화상 데이타 신호를 1행 단위로 연속적으로 기억하기 위한 라인 메모리 회로(32);

상기 라인 메모리 회로(32)에 접속되며, 상기 디지탈 신호 처리 회로의 신호 처리에 동기하는 타이밍에서 상기 화상 데이타 신호가 기입되고, 또한 상기 화상 데이타가 소정의 주기로 판독되도록 상기 라인 메모리 회로를 제어하기 위한 메모리 제어 회로(35); 및

상기 라인 메모리 회로(32)에 접속되며, 상기 라인 메모리 회로로부터 판독된 상기 화상 데이타 신호를 받아서, 이 화상 데이타 신호를 출력하기 위한 인터페이스 제어 회로(33)

를 포함하는 것을 특징으로 하는 촬상 시스템.
제7항에 있어서, 상기 메모리 제어 회로는, 상기 라인 메모리 회로(32)로부터 판독되는 상기 화상 데이타 신호의 데이타량을 축소하기 위해, 상기 화상 데이타 신호의 기입이 일정한 간격으로 정지되도록 상기 라인 메모리 회로를 제어하는 것을 특징으로 하는 촬상 시스템.