KR100338114B1 - 반도체소자의금속층형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속층 형성 방법에 관한 것으로, 베리어 금속층을 형성한 후 발생되는 콘택 홀내의 단차 및 표면의 거칠기를 감소시키기 위하여 티타늄(Ti) 및 티타늄 텅스텐(TiW)을 순차적으로 증착하여 베리어 금속층을 형성하고, 상기 베리어 금속층상에 텅스텐(W)을 증착한 후 금속을 증착한다. 그러므로 콘택 홀내에서 금속의 층덮힘 특성이 향상되며, 표면의 거칠기가 감소되어 소자의 전기적 특성이 향상될 수 있다. 또한 상기 베리어 금속층을 형성한 후 확산 방지 효과를 증대시키기 위한 열처리 공정을 실시하지 않으며, 상기 텅스텐층으로 인해 금속층 패터닝시 금속 찌꺼기의 제거가 용이해지므로 공정의 단순화를 이룰 수 있도록 한 반도체 소자의 금속층 형성 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 금속층 형성 방법에 관한 것으로, 특히 베리어 금속층을 형성한 후 발생되는 콘택 홀내의 단차 및 표면의 거칠기를 감소시 킬 수 있도록 한 반도체 소자의 금속층 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 금속층은 알루미늄(Al)을 증착하여형성한다. 알루미늄(Al)은 실리콘(Si) 등에 대한 접착력이 우수하고, 도핑(Doping)된 실리콘 기판과 저항성 접촉(Ohmic Contact) 특성이 우수하며, 전기적 비저항 값이 타금속들에 비해 비교적 낮다는 장점을 가진다. 그러나 알루미늄(Al)은 저융점 금속이기 때문에 도핑된 실리콘 기판에 접촉되는 경우 알루미늄(Al)과 실리콘(Si)의 상호 확산에 의해 접합 파괴(Junction Spiking), 전자 이동(Electro Migration) 등의 현상을 발생시켜 소자의 신뢰성에 악영향을 미치는 단점을 가진다. 상기와 같은 현상이 발생되는 것을 방지하기 위해 확산 방지용 금속을 증착하여 베리어 금속 (Barrier Metal)층을 형성한다. 상기 확산 방지용 금속은 알루미늄(Al) 및 실리콘(Si)과의 반응성이 없어야 하고, 고온에서 열적 안정성이 우수해야 하며, 또한 알루미늄(Al), 실리콘(Si) 등에 대한 확산 억제 능력이 높고 실리콘(Si)과 저항성 접촉이 가능한 금속이어야 한다. 그러므로 현재 이러한 베리어 금속으로는 티타늄(Ti)/티타늄나이트라이드(TiN)를 사용한다. 그러면 종래 반도체 소자의 금속층 형성 방법을 제 1A 및 제 1B 도를 통해 설명하면 다음과 같다.
종래에는 제 1A 도에 도시된 바와 같이 접합 영역(2)이 형성된 실리콘 기판(1)상에 절연층(3)을 형성하고, 상기 접합 영역(2)이 노출되도록 상기 절연층(3)을 패터닝하여 콘택 홀(4)을 형성한다. 그리고 제 1B 도에 도시된 바와 같이 상기 접합 영역(2)과의 접촉 저항을 감소시키며, 상기 실리콘 기판(1)과의 접착성을 증가시키기 위하여 전체 상부면에 티타늄(Ti) 및 티타늄나이트라이드(TiN)를 순차적으로 증착하여 베리어 금속층(5)을 형성한 후 확산 방지 효과를 증대시키기 위하여 450℃의 온도에서 열처리 공정을 실시한다. 이후 상기 베리어 금속층(5)상에 알루미늄(Al)과 같은 금속을 증착하여 금속층(6)을 형성한다. 그런데 상기 티타늄(Ti) 및 티타늄나이트라이드(TiN) 증착시 형성된 결정 (Grain)이 상기 열처 리 공정시 성장되어 표면의 상태가 거칠어지고, 자체 저항이 증가되기 때문에 소자의 전기적 특성이 저하되며, 상기 콘택 홀(4)내에서의 높은 단차로 인해 상기 금속층(6)의 층덮힘(Stepcoverage) 특성이 불량해진다.
따라서 본 발명은 티타늄(Ti) 및 티타늄 텅스텐(TiW)을 순차적으로 증착하여 베리어 금속층을 형성하며, 상기 베리어 금속층상에 텅스텐(W)을 증착한 후 금속을 증착하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 금속층 형성 방법을 제공하는 데 그 목적이 있다.
상기 한 목적을 달성하기 위한 본 발명은 접합 영역이 형성된 실리콘 기판상에 절연층을 형성하고, 상기 접합 영역이 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계와, 상기 단계로부터 전체 상부면에 티타늄 및 티타늄 텅스텐을 순차적으로 증착하여 베리어 금속층을 형성하는 단계와, 상기 단계로부터 상기 베리어 금속층상에 텅스텐층 및 금속층을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하며, 상기 금속층을 형성하는 단계로부터 상기 금속층상에 반사 방지막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 2A 내지 제 2D 도는 본 발명에 따른 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도로서,
제 2A 도는 접합 영역(12)이 형성된 실리콘 기판(11)상에 절연층(13)을 형성하고, 상기 접합 영역(12)이 노출되도록 상기 절연층(13)을 패터닝하여 콘택 홀(14)을 형성한 상태의 단면도이고, 제 2B 도는 스퍼터링(Sputtering) 증착 방법으로 250 내지 350℃의 온도에서 전체 상부면에 티타늄(Ti) 및 티타늄 텅스텐(TiW)을 순차적으로 증착하여 베리어 금속층(15)을 형성한 상태의 단면도로서, 이때 상기 티타늄(Ti)은 150 내지 250Å의 두께로 증착되고, 상기 티타늄 텅스텐(TiW)은 450 내지 550Å의 두께로 증착된다. 또한 상기 티타늄 텅스텐(TiW) 증착시 티타늄(Ti)과 텅스텐(W)의 혼합비는 1 : 1이 되도록 한다.
제 2C 도는 저압 화학 기상 증착 방법으로 상기 베리어 금속층(15)상에 텅스텐(W)을 1500 내지 2500Å의 두께로 증착하여 텅스텐층(16)을 형성하므로써 상기 콘택 홀(14)내의 단차가 감소되며, 결정의 크기 감소로 표면의 거칠기가 감소된 상태의 단면도로서, 상기 텅스텐(W)은 300 내지 400mTorr의 압력 및 350 내지 400℃의 온도 상태에서 증착되며, 이때 상기 베리어 금속층(15)은 상기 텅스텐(W)의 접착력을 증가시키며, 반응 가스의 확산을 방지하는 역할을 한다.
제 2D 도는 상기 텅스텐층(16)상에 알루미늄(Al)과 같은 금속을 증착하여 금속층(17)을 형성한 후 사진 공정시 높은 반사율을 갖는 상기 금속층(17)으로 인한 빛의 난반사를 방지하기 위해 상기 금속층(17)상에 반사 방지막(18)을 형성한 상태의 단면도로서, 상기 반사 방지막(18)은 티타늄나이트라이드(TiN)를 증착하여 형성한다. 이후 마스크 및 식각 공정을 거치게 되는데, 상기 텅스텐층(16)으로 인해 금속 찌꺼기의 제거가 용이해진다.
상술한 바와 같이 본 발명에 의하면 티타늄(Ti) 및 티타늄 텅스텐(TiW)을 순차적으로 증착하여 베리어 금속층을 형성하며, 상기 베리어 금속층상에 텅스텐(W)을 증착한 후 금속을 증착하므로써 콘택 홀내에서 금속의 층덮힘 특성을 향상시키며, 표면의 거칠기를 감소시켜 소자의 전기적 특성이 향상될 수 있다. 또한 상기 베리어 금속층을 형성한 후 확산 방지 효과를 증대시키기 위한 열처리 공정을 실시하지 않으며, 상기 텅스텐층으로 인해 금속층 패터닝시 금속 찌꺼기의 제거가 용이해지므로 공정의 단순화를 이룰 수 있는 탁월한 효과가 있다.
제 1A 및 제 1B 도는 종래 반도체 소자의 금속층 형성 방법을 설명하기 위한 소자의 단면도.
제 2A 내지 제 2D 도는 본 발명에 따른 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도.
* 도면이 주요 부분에 대한 부호의 설명 *
1 및 11: 실리콘 기판 2 및 12: 접합 영역
3 및 13: 절연층 4 및 14: 콘택 홀
5 및 15: 베리어 금속층 6 및 17: 금속층
16: 텅스텐층 18: 반사 방지막
Claims (7)
- 접합 영역이 형성된 실리콘 기판 상에 절연층을 형성하고, 상기 접합 영역이 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계;상기 콘택 홀을 포함한 전체 상부면에 티타늄 및 티타늄 텅스텐을 순차적으로 증착하여 베리어 금속층을 형성하는 단계; 및상기 베리어 금속층 상에 텅스텐층 및 금속층을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
- 제 1 항에 있어서,상기 티타늄은 150 내지 250Å의 두께로 증착되고, 상기 티타늄 텅스텐은 450 내지 550Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 티타늄 텅스텐 증착시 타타늄과 텅스텐의 혼합비는 1:1인 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
- 제 1 항에 있어서,상기 텅스텐층은 저압 화학 기상 증착 방법에 의해 형성되는 것을 특징으로하는 반도체 소자의 금속층 형성 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 텅스텐층은 300 내지 400mTorr의 압력 및 350 내지 400℃의 온도 상태에서 1500 내지 2500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
- 제 1 항에 있어서,상기 금속층 상에 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
- 제 6 항에 있어서,상기 반사 방지막은 티타늄나이트라이드를 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속층 형성 방법.
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| KR1019950051293A KR100338114B1 (ko) | 1995-12-18 | 1995-12-18 | 반도체소자의금속층형성방법 |
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| KR1019950051293A KR100338114B1 (ko) | 1995-12-18 | 1995-12-18 | 반도체소자의금속층형성방법 |
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| JPH0464231A (ja) * | 1990-07-04 | 1992-02-28 | Fujitsu Ltd | 半導体装置の製造方法 |
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1995
- 1995-12-18 KR KR1019950051293A patent/KR100338114B1/ko not_active IP Right Cessation
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