KR100220933B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 반도체기판 상부에 콘택홀을 형성하고, 콘택홀의 표면에 접착층을 형성하고, 그상부에 제1알루미늄 합금층을 저온에서 일정 두께 증착하고, 열처리 공정을 실시한후, 그상부에 제2알루미늄 합금층을 고온에서 증착하여 알루미늄 합금층의 층덮힘을 개선하여 배선의 신뢰성을 향상한다.

Description

반도체 소자의 금속배선 형성방법
제1(a)도 내지 제1(d)도는 종래의 기술의 실시예들에 따른 금속배선이 형성된 상태의 단면도.
제2(a)도 내지 제2(d)도는 본 발명의 제1실시예에 따라 반도체 소자의 금속배선 형성과정을 도시한 단면도.
제3도는 본 발명의 제2실시예에 따라 반도체 소자의 금속배선이 형성된 것을 도시한 단면도.
제4도는 본 발명의 제3실시예에 따라 반도체 소자의 금속배선이 형성된 것을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11,21,31,41 : 도전층 2,12,22,32,42 : 절연층
3,13,23,33 : 접착층 4,34,44 : 제1알루미늄 합금층
5,35,45 : 제2알루미늄 합금층 6,16,26,36,46 : 반사 방지층
7 : 콘택홀 39 : 텅스텐 매립층
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로 특히, 일정두께의 알루미늄 합금층을 저온에서 증착하고, 일정두께의 알루미늄 합금층을 고온 증착하여 알루미늄 합금의 층덮힘을 개선하여 배선의 신뢰성을 향상하는 반도체 소자의 금속배선 형성방법에 관한 것이다.
최근에 반도체 소자가 고집적화되어감에 따라서 콘택홀도 미세화되어, 알루미늄 합금의 층덮힘은 악화되고 배선단절 현상이 일어나 배선의 신뢰성이 나빠진다.
종래에는 이를 방지하기 위하여 저온에서 알루미늄 합금증착을 시도하였으나 배선의 스트레스-마이그레이션(stress-migration) 현상을 심화시켜 실제로 적용하기가 힘들었고, 고온에서 알루미늄 합금층을 증착하는 경우 알루미늄 합금층이 단선되는 현상이 일어났다.
또한, 저온과 고온의 중간의 온도인 약 300근처의 온도에서 알루미늄 합금을 증착하여도 층덮힘이 좋지않아 배선의 신뢰성에 악영향을 미치고 있다.
종래의 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
제1(a)도는 종래 기술의 제1실시예로서, 알루미늄 합금층을 저온에서 증착한 경우의 단면도이며, 도전층(11)의 상부에 절연층(12)을 증착하고, 콘택홀용 마스크로 상기 절연층(12)을 도전층(11)이 노출될 때까지 식각하여 콘택홀을 형성하고, 전체구조의 상부에 Ti/TiN 등으로 접착층(13)을 증착하고, 전체 구조의 상부에 저온으로 알루미늄 합금층(14)을 증착하고, 상기 알루미늄 합금층(14)의 표면에 반사방지층(16)을 형성한 것이다.
그러나, 상기와 같이 알루미늄 합금층을 저온에서 증착하는 경우는 알루미늄 합금층의 스텝 커버리지가 콘택홀의 저부와 상부에 심한 차이가 발생하고, 그 상부에 증착되는 반사방지층이 콘택홀의 저부면에서는 거의 증착되지 않는 문제점이 있다.
제1(b)도는 종래 기술의 제2실시예로서, 알루미늄 합금층을 고온에서 증착한 경우의 단면도이며, 도전층(21)의 상부에 절연층(22)을 증착하고, 콘택홀용 마스크로 상기 절연층(22)을 식각하여 콘택홀을 형성한 다음, 전체 구조의 상부에 접착층(23)을 형성하고, 전체 구조의 상부에 고온으로 알루미늄 합금층(24)을 증착하고, 그 상부에 반사 방지층(26)을 형성한 것으로, 알루미늄 합금층이 콘택홀의 측벽에서 끊어져서 증착됨을 도시한다. 그로인하여 알루미늄 합금층이 콘택 저부의 도전층에 전기적으로 접속되어 있지 않고, 반사방지층도 제대로 증착되지 않는 문제점이 있다.
제1(c)도는 종래 기술의 제3실시예로서, 콘택홀에 텅스텐 매립층을 형성한 다음, 그상부에 알루미늄 합금층을 증착한 단면도이며, 도전층(31)의 상부에 절연층(32)을 형성하고, 상기 절연층(32)의 일정부분이 제거되어 콘택홀을 형성하고, 콘택홀의 표면과 절연층(32)의 상부면에 접차층(33)을 형성하고, 상기 콘택홀에 매립되는 텅스텐 매립층(39)을 형성하고, 그 상부에 알루미늄 합금층(34)을 물리기상 증착(Physical Vapor Deposition; 이하 PVD라 칭함) 방법 또는 화학기상증착(Chemical Vapor Deposition;이하 CVD라 칭함) 방법에 의해 증착한 다음, 그 상부에 반사 방지층(26)을 증착하게 되는데, 층덮힘이 좋지 않고, 콘택홀의 상부에서 알루미늄 합금층에 요부가 발생되어 후속 공정이 어려워지는 문제점이 있다.
제1(d)도는 종래 기술의 제4실시예로서,단차비가 낮은 콘택홀에서 직접 알루미늄 합금층을 증착한 단면도로서, 도전층(41)에 절연층(42)을 증착하고, 절연층(42)의 일정부분을 식각하여 콘택홀을 형성하고, 저온으로 알루미늄 합금층(44)을 물리기상증착법에 의해 증착하고, 그상부에 반사방지층(46)을 증착하게 되는데, 알루미늄 합금층의 층덮힘이 좋지 않은 문제점이 있다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위하여 알루미늄 합금층을 2차에 걸쳐 증착하되 제1알루미늄 합금층을 저온에서 증착하고, 그 상부에 고온에서 제2알루미늄층을 증착하여 금속배선의 층 덮힘을 향상시키고 신뢰성을 향상하는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 반도체 소자의 금속배선 형성방법은, 도전층의 상부에 절연층을 증착하고 콘택홀을 형성하는 단계와,
전체 구조에 얇은 두께의 접착층을 형성하는 단계와,
상기 접착층의 표면에 저온에서 제1알루미늄 합금층을 형성하는 단계와, 상기 제1알루미늄 합금층을 열처리하는 단계와, 상기 제1알루미늄 합금층 표면에 고온에서 제2알루미늄 합금층을 증착하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제2(a)도 내지 제2(d)도는 본 발명의 제1실시예에 따라 반도체 소자의 금속배선을 제조하는 공정도이다.
제2(a)도는 도전층(1)의 상부에 절연층(2)을 증착하고, 콘택홀용 마스크를 이용하여 상기 도전층(1)이 들어날 때까지 상기 절연층(2)을 식각하여 콘택홀(7)을 형성하고, 전체 구조의 상부에 접착층(3), 예를들어 Ti 또는 TiN 층을 형성한 상태를 도시한 단면도이다.
이때, 접착층(3)은 PVD 또는 CVD 법을 이용하여 1000이하의 두께로 증착한 다음, 300600사이의 온도에서 열처리한다.
제2(b)도는 25150사이의 비교적 저온이고 510KW의 전력과 0.54.0mTorr의 압력에서 전체 구조의 상부에 제1알루미늄 합금층(4)을 증착한 상태를 나타낸 단면도이다. 이때 제1알루미늄 합금(4)의 증착 두께는 알루미늄 합금층의 전체 두께의 1/21/3정도로 한다.
상기 제1알루미늄 합금층(4)은 비교적 열 에너지를 적게 가지고 있어 콘택내부에서 이동하지 못하고, 고착된 상태이고, 아주 작은 결정입자를 가지고 있다.
제2(c)도는 상기 저온 증착된 제1알루미늄 합금층(4)을 가열하기 위하여 다른 알루미늄 합금 증착 챔버로 이동하여 가열하거나 동일한 챔버에서 200400의 온도에서 웨이퍼를 60180초 동안 열처리를 실시하여 결정입자가 커지고 모서리부에서 완만한 곡선으로 된 제1알루미늄 합금층(4)을 형성한 상태를 나타낸 단면도이다.
제2(d)도는 진공파괴가 없이 상기 제1알루미늄 합금층(4)의 표면에 동일한 재료의 제2알루미늄 합금층(5)을 200450의 온도와 10KW 이하의 전력과 4.0mTorr이하의 압력에서 증착한후, 그상부면에 반사방지막(6)을 증착한 단면도로서, 상기 제2알루미늄 합금층(5)은 고온에서 증착하기 때문에 증착되는 알루미늄층의 플로우 현상이 잘 일어나서 콘택홀의 상부면에서 알루미늄 합금의 쇼트되는 현상이 발생하지 않는다.
참조로, 제2알루미늄 합금층을 증착하는 온도와 전력은 콘택홀의 크기와 단차에 따라 변할수도 있다.
상기 반사방지층(6)은 예를들어 TiN, Si 또는 SiON으로 형성한다.
따라서, 콘택 내부에 고착된 제1알루미늄 합금층(4)은 핵생성층이 되고, 고온의 제2알루미늄 합금층(5)을 증착하게 됨으로 인하여 알루미늄 합금층이 끊어지는 문제는 해결할 수 있다.
제3도는 본 발명의 제2실시예에 따라 콘택홀에 텅스텐 매립층을 형성한 다음, 그상부에 알루미늄 합금층을 증착한 단면도로서, 도전층(31)의 상부에 절연층(32)을 형성하고, 상기 절연층(32)의 일정부분이 제거되어 콘택홀을 형성하고,콘택홀의 표면과 절연층(32)의 상부면에 접착층(33)을 형성하고, 상기 콘택홀에 매립되는 텅스텐 매립층(39)을 형성한다. 그리고, 그상부에 25150의 온도와, 510KW 사이의 전력과, 0.54.0m Torr의 압력에서 제1알루미늄 합금층(34')을 형성하고, 동일한 챔버에서 200400의 온도에서 웨이퍼를 60180초 동안 열처리를 실시하여 결정입자가 커지고 모서리부에서 완만한 곡선으로 된 제1알루미늄 합금층(34')을 형성한 다음, 200400의 온도와 10KW 이하의 전력과 4.0m Torr이하의 압력에서 제2알루미늄 합금층(35)을 증착하고, 그상부에 반사방지막(36)을 형성한 단면도이다.
그로인하여 제1 및 제2알루미늄 합금(34',35)으로 이루어진 알루미늄 합금의 층덮힘을 향상 시킬수가 있다.
제4도는 본 발명의 제3실시예에 따라 단차비가 낮은 콘택홀에서 알루미늄 합금층을 증착한 단면도로서, 도전층(41)에 절연층(42)을 증착하고, 절연층(42)의 일정부분을 식각하여 콘택홀을 형성하고, 25150의 온도와, 510KW사이의 전력과, 0.54.0m Torr의 압력에서 제1알루미늄 합금층(44')을 형성하고, 동일한 챔버에서 200400의 온도에서 웨이퍼를 60180초 동안 열처리를 실시하여 결정입자가 커지고 모서리부에서 완만한 곡선으로 된 제1알루미늄 합금층(44')을 형성한다음, 200400의 온도와 10KW 이하의 전력과 4.0m Torr이하의 압력에서 제2알루미늄 합금층(45')을 증착하고, 그 상부에 반사방지막(46) 예를들어 TiN,Si 또는 SiON을 형성한 단면도이다.
상술한 바와 같이 본 발명에 의해 알루미늄 합금층을 형성하는 방법은 일정두께의 알루미늄 합금층을 저온에서 형성하여 콘택 내부에 고착시키고, 나머지 일정두께를 고온에서 증착하여 층덮힘을 개선하여 배선의 신뢰성을 향상하는 이점이 있다.

Claims (9)

  1. 반도체소자의 금속배선 형성방법에 있어서, 도전층을 노출시키는 콘택홀을 구비하는 절연층을 형성하는 단계와, 상기 구조의 전표면에 접착층을 형성하는 단계와, 상기 접착층상에 25150에서, 제1알루미늄 합금층을 형성하는 단계와, 상기 제1알루미늄 합금층을 200400에서 열처리하는 단계와, 상기 제1알루미늄 합금층상에 200400에서 제2알루미늄 합금층을 증착하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 제1알루미늄 합금층의 증착 두께는 전체 알루미늄 합금층의 두께의 1/21/3로 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제1항에 있어서, 상기 제1알루미늄 합금층을 510KW사이의 전력과, 0.54.0m Torr의 압력에서 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제1항에 있어서, 상기 제1알루미늄 합금층의 열처리를 60180초 동안 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 반도체소자의 금속배선 형성방법에 있어서, 도전층을 노출시키는 콘택홀을 구비하는 절연층을 형성하는 단계와, 상기 접착층상에 25150에서, 제1알루미늄 합금층을 형성하는 단계와, 상기 제1알루미늄 합금층을 200400에서 열처리하는 단계와, 상기 제1알루미늄 합금층상에 200400에서 제2알루미늄 합금층을 증착하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  6. 반도체소자의 금속배선 형성방법에 있어서, 도전층을 노출시키는 콘택홀을 구비하는 절연층을 형성하는 단계와, 상기 구조의 전표면에 접착층을 형성하는 단계와, 상기 콘택홀에 매립되는 텅스텐 매립층을 형성하는 단계와, 상기 구조의 전표면에 25150에서, 제1알루미늄 합금층을 형성하는 단계와, 상기 제1알루미늄 합금층을 200400에서 열처리하는 단계와, 상기 제1알루미늄 합금층상에 200400에서 제2알루미늄 합금층을 증착하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  7. 제6항에 있어서, 상기 제1알루미늄 합금층의 증착 두께는 전체 알루미늄 합금층의 두께의 1/21/3로 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제6항에 있어서, 상기 제1알루미늄 합금층을 510KW 사이의 전력과, 0.54.0n Torr의 압력에서 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제6항에 있어서, 상기 제1알루미늄 합금층의 열처리를 60180초 동안 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4387654B2 (ja) * 2002-10-10 2009-12-16 パナソニック株式会社 半導体装置およびその製造方法
CN101673678B (zh) * 2008-09-09 2011-03-16 中芯国际集成电路制造(北京)有限公司 铝层的生长方法及金属-绝缘体-金属板
US9670574B2 (en) 2011-02-16 2017-06-06 Spts Technologies Limited Methods of depositing aluminium layers
GB201102673D0 (en) * 2011-02-16 2011-03-30 Spp Process Technology Systems Uk Ltd Methods of depositing aluminium layers
CN105304510B (zh) * 2014-07-22 2018-05-08 北京北方华创微电子装备有限公司 铝薄膜制备方法
KR102500941B1 (ko) * 2020-12-14 2023-02-16 주식회사 포스코 임펠러 와이어 드럼 스토퍼 장치
CN115547926B (zh) * 2022-12-02 2023-02-14 合肥晶合集成电路股份有限公司 半导体结构的制作方法以及半导体结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0199030A3 (de) * 1985-04-11 1987-08-26 Siemens Aktiengesellschaft Verfahren zum Herstellen einer Mehrlagenverdrahtung von integrierten Halbleiterschaltungen mit mindestens einer aus einer Aluminiumlegierung bestehenden Leitbahnebene mit Kontaktlochauffüllung
DE69225082T2 (de) * 1991-02-12 1998-08-20 Matsushita Electronics Corp Halbleiter-Vorrichtung mit Verdrahtung der verbesserten Zuverlässigkeit und Verfahren zu ihner Herstellung

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