KR100331841B1 - ultra high density integrated circuit BLP stack and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 초고집적회로 비·엘·피 스택 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 칩의 용량 증가를 위해 적층함에 있어서 신뢰성이 높고 실장면적이 작은 경박단소화된 패키지 스택 구조 및 그 제조방법을 제공하기 위한 것이다.The present invention relates to an ultra-high integrated circuit B-P stack and a method of manufacturing the same, and more particularly, to a thin and compact package stack structure having high reliability and a small mounting area in stacking for increasing the capacity of a chip, and a manufacturing method thereof. It is to provide a method.
일반적으로, 집적회로에 대한 패키징 기술을 반도체 산업에서 소형화에 대한 요구를 만족시키기 위해 지금까지 계속 발전해오고 있다.In general, packaging technology for integrated circuits has been continuously developed to meet the demand for miniaturization in the semiconductor industry.
집적회로의 소형화에 대한 방법의 진보는 회로가 구현된 단일의 집적 실리콘 또는 칩속으로 수백만 개의 회로소자들이 집적되는 것을 가능하게 하였으며, 공간의 효율성을 제고하여 집적회로들을 패키징하는 방법에 대한 중요성을 부각시켜왔다.Advances in methods for miniaturization of integrated circuits have allowed millions of circuit elements to be integrated into a single integrated silicon or chip on which the circuit is implemented, highlighting the importance of packaging integrated circuits by improving space efficiency. Has been made.
한편, 도 1a 내지 도 3은 용량이 확장된 반도체 패키지 스택을 얻기 위한 구조예들을 나타낸 것으로서, 패키징이 완료된 패키지 단품들을 적층하여 용량이 확장된 반도체 패키지 스택을 얻게 된다.Meanwhile, FIGS. 1A to 3 illustrate structural examples for obtaining a semiconductor package stack having an extended capacity, and stacking packaged parts in which packaging is completed to obtain a semiconductor package stack having an extended capacity.
도 1a 및 도 1b에 나타낸 티·에스·오·피 스택의 제조 과정은 다음과 같다.The manufacturing process of the TS stack shown in FIG. 1A and 1B is as follows.
먼저, 단품인 티·에스·오·피(40)(TSOP : Thin Small Outline Package : 이하, "티·에스·오·피"라고 한다)를 2개 준비하여 각 티·에스·오·피(40)의 구부러진 아우터리드(400)를 편 다음 선단부를 일정 길이만 남겨두고 컷팅한다.First, two pieces of tea S.O.P.40 (TSOP: Thin Small Outline Package: hereinafter referred to as "T.S.O.P") are prepared and each T.S.O.P ( After cutting the bent outer portion 400 of 40) and cut the tip portion leaving only a certain length.
이어서, 상기 티·에스·오·피(40)들의 각 리드(400)를 정렬시킨 상태에서 상기 티·에스·오·피(40)들을 서로 접착시킨다.Subsequently, the T-S-P 40 is bonded to each other in a state in which the leads 400 of the T-S-P 40 are aligned.
이 때, 상부의 티·에스·오·피(40) 및 하부의 티·에스·오·피(40) 사이에는 접착제(401)가 개재(介在)된다.At this time, the adhesive agent 401 is interposed between the upper TS S 40 and the lower TS S 40.
그 후, 선단부가 컷팅된 각 티·에스·오·피(40)의 아우터리드(400)를 연결하기 위해 홀(501)이 뚫린 적층용 레일(50)을 준비하여, 상기 적층용 레일(50)의 홀(501)과 서로 접합된 티·에스·오·피(40)의 아우터리드(400) 선단부를 정렬시킨 후에는 아우터리드(11)를 레일(50)의 홀(501)에 끼워 맞춘다.Subsequently, in order to connect the outer 400 of each T-OS 40 cut by the front end portion, a stacking rail 50 having a hole 501 is prepared, and the stacking rail 50 After aligning the tip of the outer 400 portion of the T-S 40 connected to the hole 501 of the hole 501, the outer 11 is fitted into the hole 501 of the rail 50. .
그 다음, 접착제(401)를 이용하여 레일(50) 상단부를 티·에스·오·피(40) 상면에 부착시키므로써 레일(50)의 유동을 방지한다.Next, the rail 50 is prevented from flowing by attaching the upper end of the rail 50 to the upper surface of the TS S-P 40 using the adhesive 401.
그리고 나서, 솔더 페이스트(502)를 레일(50)의 홀(501) 상부에 부착한 후, 솔더 페이스트(502)에 열을 가해서 레일(50)과 아우터리드(400)를 접합시키거나, 용융 솔더에 딥핑하여 접합시키게 된다.Then, the solder paste 502 is attached to the upper portion of the hole 501 of the rail 50, and then heat is applied to the solder paste 502 to bond the rail 50 and the outer to 400, or melt solder. It is dipped into and bonded.
상기한 바와 같은 과정을 거쳐 2개의 패키지를 기계적, 전기적으로 연결시키면 티·에스·오·피 스택(4)이 완성되며, 이 때 패키지의 용량은 2배로 늘어나게 된다.When the two packages are mechanically and electrically connected through the above-described process, the TS stack is completed, and the capacity of the package is doubled.
한편, 상기한 적층형 패키지 스택은 요구되는 용량에 따라 티·에스·오·피(40)를 원하는 수만큼 적층하여 제작하게 된다.On the other hand, the laminated package stack described above is produced by stacking the T S O 40 as many as desired according to the required capacity.
예를 들어, 4메가 DRAM의 티·에스·오·피(40)로 8메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 티·에스·오·피(40) 단품 2개를, 4메가 DRAM의 티·에스·오·피(40)로 16메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 티·에스·오·피 단품 4개를 상기한 공정을 거쳐 적층하게 된다.For example, in the case of manufacturing a package stack of 8 mega DRAM with the T S O 40 of the 4 mega DRAM, the T S O 40 unit 2 having the capacity of the 4 mega DRAM is required. In the case of manufacturing a package stack of 16-mega DRAM with the T-S-O 40 of the 4-mega DRAM, the four T-S-O units having the capacity of the 4-mega DRAM are described. Lamination is performed through a process.
한편, 도 3은 적층형 패키지 스택의 다른 실시예를 나타낸 것으로서, 얇고 튼튼하며, 습기 및 휨 등의 기계적 가하고 방열성능이 뛰어난 패키지 스택(6)을 제공하기 위한 것이다.On the other hand, Figure 3 shows another embodiment of a stacked package stack, to provide a package stack (6) that is thin, strong, mechanically applied, such as moisture and warp, and excellent in heat dissipation.
이에 관해서는 U.S 특허 No. 5,446,620에 상세히 기재되어 있다.In this regard, U.S. Patent No. 5,446,620.
그러나, 이와 같은 종래의 패키지 스택은 패키징을 거쳐 만들어진 단품 패키지를 다시 적층하므로 부피가 크고 무거우며, 다단계를 이루는 연결부위가 노출될 뿐만 아니라, 접합부위의 강도가 약해 기계적 신뢰성이 저하되는 문제점이 있었다.However, such a conventional package stack is bulky and heavy because of re-stacking a single package made through packaging, and not only the connection part of the multi-level is exposed, but also the strength of the connection part is weak and mechanical reliability is deteriorated. .
그리고, 반도체칩(403)의 본딩패드에서부터 인쇄회로기판까지 긴 신호선을 거쳐야 하므로 고속 성능의 구현을 방해하는 신호 지연이 발생하거나, 간섭 노이즈 등이 커지는 등 전기적 신뢰성 또한 저하되는 문제점이 있었다.In addition, since a long signal line must be passed from the bonding pad of the semiconductor chip 403 to the printed circuit board, there is a problem in that the electrical reliability is also degraded, such as a signal delay that hinders the implementation of high speed performance or an increase in interference noise.
한편, 제조 과정에 있어서, 여러 번의 접합 단계를 거쳐야 하므로 구성 재료의 변형이 초래되거나, 반도체칩과 몰드바디와의 계면 접착력이 약화되는 문제점이 있었다.On the other hand, in the manufacturing process, it has to go through several bonding steps, resulting in deformation of the constituent material, or weakening the interface adhesion between the semiconductor chip and the mold body.
그리고, 단품 패키지를 만드는 공정이 끝난 상태에서 적층하는 공정이 추가되므로 인해 공정수가 많아지며, 단품 패키지에 대한 패키징 공정용 장비 외에 별도의 적층 장비를 갖추어야 하므로 많은 추가 비용이 소요되고, 제작에 소요되는 기간도 길어지게 되는 등 많은 문제점이 있었다.In addition, the number of processes increases due to the addition of a lamination process in a state in which a process of making a single package is finished, and a lot of additional costs are required due to the additional stacking equipment in addition to the packaging process equipment for a single package. There were many problems, such as the longer period.
특히, 티·에스·오·피 스택(4)의 경우, 티·에스·오·피(40) 단품들의 아우터리드를 펴서 필요 없는 부분을 잘라내야 하고, 레일(50)을 별도로 제작하는 공정이 필요하며, 이와 더불어 제작된 레일(50)의 홀(501)에 티·에스·오·피의 리드(400)를 삽입시키는 경우 및 레일을 패키지 상면에 부착하기 위한 경우에는 상·하부 티·에스·오·피(40)간의 리드(400) 정렬이 필요하고, 레일(50)과 패키지 상면을 접합시키기 위해서도 레일과 패키지간의 정렬이 필요한 등 패키지 스택 제작 공정이 복잡해지게 되는 문제점이 있다.In particular, in the case of the TS stack, it is necessary to straighten the outer parts of the TS stacks to cut off unnecessary portions, and the rail 50 is manufactured separately. In addition, when inserting the T, O, P lead 400 into the hole 501 of the produced rail 50, and when attaching the rail to the upper surface of the package, the upper, lower T, S, There is a problem in that the package stack fabrication process is complicated, such as the alignment of the leads 400 between the ops 40 and the alignment between the rails and the package is required to join the rail 50 and the package upper surface.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 집적도가 우수하고 패키징 단계에서 적층이 진행되기 때문에 공정이 단순하며, 외부로 노출되지 않도록 보호된 짧은 신호선을 가지므로 인해 기계적·전기적 신뢰성이 우수한 반도체 패키지 스택을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention is to solve the above-mentioned problems, and has a high degree of integration and a simple process because lamination is performed in a packaging step, and a semiconductor having excellent mechanical and electrical reliability due to a short signal line protected from being exposed to the outside. The purpose is to provide a package stack.
도 1a는 종래의 적층형 비·엘·피 스택을 나타낸 반도체 패키지를 나타낸 종단면도1A is a longitudinal sectional view of a semiconductor package showing a conventional stacked B-P stack.
도 1b는 도 1a의 A방향에서 본 측면도FIG. 1B is a side view as seen in direction A of FIG. 1A
도 2는 종래의 적층형 반도체 패키지 조립전 상태를 나타낸 정면도2 is a front view showing a state before assembling a conventional stacked semiconductor package.
도 3은 종래의 적층형 반도체 패키지의 다른 예를 나타낸 측면도Figure 3 is a side view showing another example of a conventional stacked semiconductor package
도 4a는 본 발명에 적용되는 표준형 비·엘·피를 나타낸 종단면도Fig. 4A is a longitudinal sectional view showing a standard B-P applied to the present invention.
도 4b는 본 발명에 적용되는 3차원 비·엘·피를 나타낸 종단면도4B is a longitudinal sectional view showing a three-dimensional B-P applied to the present invention.
도 5는 본 발명의 초고집적회로 비·엘·피 스택 제작용 지그를 나타낸 종단면도5 is a vertical cross-sectional view showing a jig for fabricating an ultra-high integrated circuit b / p stack according to the present invention;
도 6은 도 5의 하부지그를 나타낸 평면도6 is a plan view showing the lower jig of FIG.
도 7은 도 5의 비·엘·피 스택 제작용 지그에 스택을 위해 3차원 비·엘·피들이 로딩된 상태를 나타낸 종단면도FIG. 7 is a longitudinal cross-sectional view illustrating a state in which a 3D B / P is loaded for stacking into the B / L stack manufacturing jig of FIG. 5;
도 8은 완성된 초고집적회로 3차원 비·엘·피 스택의 제1실시예(3차원 비·엘·피간의 스택)를 나타낸 종단면도8 is a longitudinal sectional view showing a first embodiment of a completed ultra-high integrated circuit three-dimensional B-P stack.
도 9는 제1실시예의 초고집적회로 비·엘·피 스택이 마더보드에 실장되는상태를 나타낸 종단면도Fig. 9 is a longitudinal sectional view showing a state in which the ultra-high integrated circuit B-P stack of the first embodiment is mounted on a motherboard;
도 10은 제1실시예에 따른 초고집적 회로 3차원 비·엘·피 스택의 변형된 유형을 나타낸 종단면도Fig. 10 is a longitudinal sectional view showing a modified type of the ultra-high integrated circuit three-dimensional B-P stack according to the first embodiment.
도 11a는 제1실시예의 초고집적회로 비·엘·피 스택의 용량 확장예를 나타낸 종단면도Fig. 11A is a longitudinal sectional view showing a capacity expansion example of the ultra-high integrated circuit B-P stack in the first embodiment.
도 11b는 도 11a의 비·엘·피 스택이 마더보더에 대해 실장되는 모습을 나타낸 종단면도FIG. 11B is a longitudinal sectional view showing the state in which the B-P stack of FIG. 11A is mounted on the mother board; FIG.
도 11c는 도 11a의 비·엘·피 스택이 마더보더에 대해 다른 형태로 실장되는 모습을 나타낸 종단면도FIG. 11C is a longitudinal sectional view showing the B-P stack of FIG. 11A mounted differently with respect to the mother board; FIG.
도 12는 본 발명의 초고집적회로 비·엘·피 스택 제작용 지그의 다른 실시예를 나타낸 종단면도12 is a longitudinal sectional view showing another embodiment of the jig for fabricating the ultra-high integrated circuit b / p stack according to the present invention;
도 13은 도 12의 지그에 3차원 비·엘·피들이 로딩된 상태를 나타낸 종단면도FIG. 13 is a longitudinal sectional view showing a state where a three-dimensional B / L is loaded into the jig of FIG.
도 14는 본 발명의 초고집적회로 비·엘·피 스택의 제2실시예(표준형과 3차원 비·엘·피와의 스택)를 나타낸 종단면도Fig. 14 is a longitudinal cross-sectional view showing a second embodiment (a stack of a standard type and a three-dimensional B-P stack) of the ultra-high integrated circuit B-P stack of the present invention.
도 15는 도 5의 지그에 스택을 위해 표준형 및 3차원 비·엘·피가 로딩된 상태를 나타낸 종단면도FIG. 15 is a longitudinal cross-sectional view showing the standard and three-dimensional B-P loaded for the stack of FIG. 5. FIG.
도 16은 도 15의 초고집적회로 비·엘·피 스택이 마더보드에 실장되는 상태를 타나낸 종단면도FIG. 16 is a longitudinal sectional view showing a state in which the ultra-high integrated circuit B / P stack of FIG. 15 is mounted on a motherboard;
도 17은 본 발명의 초고집적회로 비·엘·피 스택의 제3실시예(이미 스택된표준형 및 3차원 비·엘·피 스택의 재스택)를 나타낸 종단면도Fig. 17 is a longitudinal sectional view showing a third embodiment of the ultra-integrated circuit B-P stack of the present invention (re-stack of a standard type and a three-dimensional B-P stack already stacked);
도 18은 도 16의 초고집적회로 비·엘·피 스택이 마더보드에 실장되는 상태를 나타낸 종단면도FIG. 18 is a longitudinal cross-sectional view showing a state in which the ultra-high integrated circuit B / P stack of FIG. 16 is mounted on a motherboard;
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
1:제1실시예의 비·엘·피 스택1: B-P stack of the first embodiment
10:3차원 비·엘·피11:3차원 비·엘·피의 리드10: Three-dimensional rain L blood 11: Lead of three-dimensional rain L blood
111:바텀리드부112:어퍼리드부111: bottom lead part 112: upper lead part
12:패키지 바디100:지그12: package body 100: jig
101:하부지그102:포켓101: bottom jig 102: pocket
103:상부지그200:마더보드103: upper jig 200: motherboard
100a:지그104:푸셔100a: jig 104: pusher
105:안내공105: The guide
2:제2실시예에 따른 비·엘·피 스택2: B-P stack according to the second embodiment
20:표준형 비·엘·피21:바텀리드20: Standard type B / P 21: Bottom lid
3:제3실시예에 따른 비·엘·피 스택3: B / P stack according to the third embodiment
4:종래 티·에스·오·피 스택의 실시예4: Example of conventional T-S stack
40:티·에스·오·피40: T S o P
400:아우터리드401:접착제400: outer 401: adhesive
50:적층용 레일501:홀50: laminating rail 501: hole
502:솔더 페이스트502: solder paste
상기한 목적을 달성하기 위한 본 발명의 제1형태에 따르면, 센터패드가 중앙부에 구비되는 반도체칩과, 상기 센터패드 양측에 배치되며 상기 반도체칩이 안착되는 다운셋 구조의 외부전원접속용 리드와, 상기 반도체칩과 리드 사이에 개재되는 접착제와, 상기 반도체칩의 센터패드와 리드를 연결하는 와이어와, 상기 리드의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디를 구비한 비·엘·피 패키지에 있어서; 바텀을 통해 노출되는 외부전원접속용 리드가 연장 형성되어 패키지 바디의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피가 적어도 2개 이상 순차적으로 스택되어, 상부의 3차원 비·엘·피의 바텀리드부와 그 하부의 3차원 비·엘·피의 바텀리드부가 서로 전기적으로 연결되도록 한 것을 특징으로 하는 고초집적회로 비·엘·피 스택이 제공된다.According to a first aspect of the present invention for achieving the above object, a semiconductor chip having a center pad is provided in the center portion, an external power supply lead having a downset structure disposed on both sides of the center pad and seated thereon; And a B-P package having an adhesive interposed between the semiconductor chip and the lead, a wire connecting the center pad and the lead of the semiconductor chip, and a package body to seal the structure except the bottom portion of the lead. To; An external power supply lead exposed through the bottom is formed to extend, and at least two or more three-dimensional B L bloods bent to surround a portion of the bottom, side, and top surfaces of the package body are sequentially stacked. A high-integrated integrated circuit B-P stack is provided in which the bottom lead portion of B-P and the bottom three-dimensional bottom lead portion of B-P are electrically connected to each other.
상기한 목적을 달성하기 위한 본 발명의 제2형태에 따르면, 센터패드가 중앙부에 구비되는 반도체칩과, 상기 센터패드 양측에 배치되며 상기 반도체칩이 안착되는 다운셋 구조의 외부전원접속용 리드와, 상기 반도체칩과 리드 사이에 개재되는 접착제와, 상기 반도체칩의 센터패드와 리드를 연결하는 와이어와, 상기 리드의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디를 구비한 비·엘·피 패키지에 있어서; 바텀을 통해 노출되는 외부전원접속용 리드가 연장 형성되어 패키지 바디의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피와, 상기 3차원 비·엘·피 상부에 안착되어 접합되며 상기 3차원 비·엘·피의 바디 상면으로 노출된 어퍼리드부에 바텀리드가 전기적으로 접속되도록 스택되는 표준형 비·엘·피로 구성됨을 특징으로 하는 초고집적회로 비·엘·피 스택이 제공된다.According to a second aspect of the present invention for achieving the above object, a semiconductor chip having a center pad provided in a center portion, an external power supply lead having a downset structure disposed on both sides of the center pad and seated thereon; And a B-P package having an adhesive interposed between the semiconductor chip and the lead, a wire connecting the center pad and the lead of the semiconductor chip, and a package body to seal the structure except the bottom portion of the lead. To; An external power connection lead exposed through the bottom is formed to extend and be seated on the 3D B / L and bent to cover a portion of the bottom, side, and top surfaces of the package body. An ultra-high integrated circuit B-P stack is provided, which is composed of a standard B-P, which is bonded and stacked so that the bottom lead is electrically connected to an upper lead portion exposed to the upper surface of the 3D B-P body. do.
상기한 목적을 달성하기 위한 본 발명의 제3형태에 따르면, 센터패드가 중앙부에 구비되는 반도체칩과, 상기 센터패드 양측에 배치되며 상기 반도체칩이 안착되는 다운셋 구조의 외부전원접속용 리드와, 상기 반도체칩과 리드 사이에 개재되는 접착제와, 상기 반도체칩의 센터패드와 리드를 연결하는 와이어와, 상기 리드의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디를 구비한 비·엘·피 패키지에 있어서; 바텀을 통해 노출되는 외부전원접속용 리드가 연장 형성되어 패키지 바디의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피와, 상기 3차원 비·엘·피 상부에 안착되어 접합되며 상기 3차원 비·엘·피의 바디 상면으로 노출된 어퍼리드부에 바텀리드가 전기적으로 접속되도록 스택되는 표준형 비·엘·피로 구성된 제1 비·엘·피 스택과, 상기 제1 비·엘·피 스택과 동일 구성으로서 상기 제1 비·엘·피 스택에 대향하도록 위치하며 상기 제1 비·엘·피 스택의 3차원 비·엘·피의 바텀리드부에 자신의 3차원 비·엘·피의 바텀리드부가 접합되는 제2 비·엘·피 스택으로 구성됨을 특징으로 하는 초고집적회로 비·엘·피 스택이 제공된다.According to a third aspect of the present invention for achieving the above object, a semiconductor chip having a center pad provided at a center portion thereof, an external power supply lead having a downset structure disposed on both sides of the center pad and seated thereon; And a B-P package having an adhesive interposed between the semiconductor chip and the lead, a wire connecting the center pad and the lead of the semiconductor chip, and a package body to seal the structure except the bottom portion of the lead. To; An external power connection lead exposed through the bottom is formed to extend and be seated on the 3D B / L and bent to cover a portion of the bottom, side, and top surfaces of the package body. A first B-P stack comprising a standard B-P stack bonded to the upper lid portion exposed to the upper surface of the three-dimensional B-P body and electrically connected to the bottom lead, and the first B-P stack; It has the same structure as the L-P stack and is positioned to face the first B-P stack, and the three-dimensional B-L of the first B-P stack is positioned on the bottom lead portion of the first B-P stack. An ultra-high integrated circuit B-P stack is provided, characterized in that it is composed of a second B-P stack to which bottom bottom portions of the blood are joined.
이하, 본 발명의 실시예들을 첨부도면들을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도 4a 내지 도 9를 참조하여 본 발명의 제1실시예에 따른 비·엘·피 스택의 스택 과정을 설명하면 다음과 같다.First, a stacking process of a B / P stack according to a first embodiment of the present invention will be described with reference to FIGS. 4A to 9.
고 4a 및 도 4b는 본 발명에 적용되는 표준형 비·엘·피(BLP : Bottom Leaded Package ; 이하, "비·엘·피"라고 한다.)와 3차원 비·엘·피를 각각 나타낸 종단면도이고, 도 8은 완성된 초고집적회로 비·엘·피 스택의 제1실시예(3차원 비·엘·피들 간의 스택)를 나타낸 종단면도이다.4a and 4b are longitudinal cross-sectional views showing the standard BLP (BLP: Bottom Leaded Package; hereinafter referred to as BLP) and three-dimensional BLP applied to the present invention. 8 is a longitudinal cross-sectional view showing a first embodiment of the completed ultra-high integrated circuit B-P stack (3D B-P stack).
또한, 도 9는 제1실시예의 초고집적회로 비·엘·피 스택이 마더보드에 실장되는 상태를 나타낸 종단면도이다.9 is a longitudinal cross-sectional view which shows the state in which the ultra-high integrated circuit B-P stack of the first embodiment is mounted on the motherboard.
본 발명의 제1실시예에 따른 비·엘·피 스택(1)은, 센터패드가 중앙부에 구비되는 반도체칩(7)과, 상기 센터패드 양측에 배치되며 상기 반도체칩(7)이 안착되는 다운셋 구조의 외부전원접속용 리드(11)와, 상기 반도체칩(7)과 리드(11) 사이에 개재되는 접착제(9)와, 상기 반도체칩(7)의 센터패드와 리드(11)를 연결하는 와이어(8)와, 상기 리드(11)의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디(12)를 구비한 비·엘·피 패키지에 있어서; 바텀을 통해 노출되는 외부전원접속용 리드(11)가 연장 형성되어 패키지 바디(12)의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피(10)가 적어도 2개 이상 순차적으로 스택되어, 상부의 3차원 비·엘·피(10)의 리드(11)와 그 하부의 3차원 비·엘·피(10)의 리드(11)가 서로 전기적으로 연결되도록 구성된다.The B-P stack 1 according to the first embodiment of the present invention includes a semiconductor chip 7 having a center pad provided at a central portion thereof, and a semiconductor chip 7 disposed at both sides of the center pad. An external power supply lead 11 having a downset structure, an adhesive 9 interposed between the semiconductor chip 7 and the lead 11, a center pad and the lead 11 of the semiconductor chip 7 may be disposed. In the B-P package which has the wire 8 which connects, and the package body 12 which seals the remainder structure except the bottom part of the said lead 11; At least two or more three-dimensional B, L, 10, which are bent to surround the bottom, side and top portions of the package body 12 is formed extending the external power connection lead 11 exposed through the bottom Stacked sequentially, the lid 11 of the upper three-dimensional B-L 10 and the lid 11 of the lower three-dimensional B-L 10 are configured to be electrically connected to each other.
이와 같이 구성된 본 발명의 제1실시예에 따른 비·엘·피 스택(1)의 제조과정을 도 5 내지 도 8을 참조하여 서명하면 후술하는 바와 같다.The manufacturing process of the L-P stack 1 according to the first embodiment of the present invention configured as described above will be described later with reference to FIGS. 5 to 8.
도 5는 본 발명의 초고집적회로 비·엘·피 스택 제작용 지그를 나타낸 종단면도이고, 도 6은 도 5의 하부지그를 나타낸 평면도이며, 도 7은 도 5의 지그(100)에 스택을 위해 3차원 비·엘·피들이 로딩된 상태를 나타낸 종단면도로서, 먼저, 3차원 비·엘·피(10)를 도 5의 스택용 하부지그(101)에 형성된 포켓(102)에 안착시킨 다음, 상기 스택용 하부지그(101)의 포켓(102)에 안착된 3차원 비·엘·피(10)를 진공압을 이용하여 흡착하여 고정시킨다.FIG. 5 is a vertical cross-sectional view illustrating a jig for fabricating an ultra-high integrated circuit B / P stack according to the present invention, FIG. 6 is a plan view showing a lower jig of FIG. 5, and FIG. 7 is a stack for the jig 100 of FIG. 5. As a longitudinal cross-sectional view showing a state in which the three-dimensional B-P is loaded, first, the three-dimensional B-P 10 is placed in the pocket 102 formed in the lower jig 101 for stacking in FIG. The three-dimensional B-P 10 seated in the pocket 102 of the lower jig 101 for stacking is adsorbed and fixed using vacuum pressure.
이 때, 상기 포켓(102) 하부에는 진공압을 유기시킬 수 있는 진공라인(도시는 생략함)이 연결되어 있어야 함은 물론이다.At this time, a vacuum line (not shown) capable of inducing vacuum pressure may be connected to the bottom of the pocket 102.
한편, 3차원 비·엘·피(10)를 진공압을 이용하여 흡착하므로써 유동이 일어나지 않도록 고정시킨 후에는, 상기 3차원 비·엘·피(10) 상면 위에 또 다른 3차원 비·엘·피(10)를 안착시키게 된다.On the other hand, after the three-dimensional B-P 10 is fixed to prevent flow by adsorbing using vacuum pressure, another three-dimensional B-L 10 is placed on the upper surface of the three-dimensional B-P 10. The blood 10 will be seated.
이 때, 상기 3차원 비·엘·피(10)의 바디 상면으로 노출된 어퍼리드부(112)와 그 위에 안착되는 또 다른 3차원 비·엘·피(10)는 리드(11)들이 서로 일치하도록 정렬시킨다.At this time, the upper lead portion 112 exposed to the upper surface of the body of the three-dimensional B L blood 10 and another three-dimensional B L blood 10 seated thereon are the leads 11. Align to match.
다음, 도 7에 나타낸 바와 같이 상부의 3차원 비·엘·피(10)를 상부 지그(103)로 눌러 고정시킨 상태에서 3차원 비·엘·피(10)들의 바텀리드(11) 경계면에 레이저(도시는 생략함)를 조사(照射)하여 상·하부 3차원 비·엘·피(10)의 바텀리드(11)간을 융접시키게 된다.Next, as shown in FIG. 7, the upper three-dimensional B-L 10 is pushed onto the upper jig 103 and fixed to the bottom lead 11 interface of the three-dimensional B-L 10. A laser (not shown) is irradiated to fuse the bottom lead 11 of the upper and lower three-dimensional B / L and 10 with each other.
이에 따라, 3차원 비·엘·피(10)를 이용한 비·엘·피 스택의 제조가 완료되어 3차원 비·엘·피는 반도체칩(7)끼리 연결되므로 용량이 확대된다.As a result, the production of the B-P stack using the three-dimensional B-P 10 is completed, and the three-dimensional B-P is connected to the semiconductor chips 7, thereby increasing the capacity.
상기한 바에 따라 완성된 제1실시예의 초고집적회로 비·엘·피 스택은 도 9에 나타낸 바와 같은 형태로 마더보드(200)에 실장가능하다.The ultra-high integrated circuit B-P stack of the first embodiment completed as described above can be mounted on the motherboard 200 in the form as shown in FIG.
도 10은 제1실시예에 따른 초고집적 회로 3차원 비·엘·피 스택의 변경된 유형을 나타낸 종단면도로서, 3차원 비·엘·피(10)는 바텀리드(11)의 형태적인 특성상, 전술한 실시예와 달리 도 10과 같이 리드(11)의 바텀쪽이 마주보며 접하도록 스택해도 무방함은 쉽게 알 수 있는 것이다.FIG. 10 is a longitudinal cross-sectional view showing a modified type of the ultra-high integrated circuit three-dimensional B-P stack according to the first embodiment, wherein the three-dimensional B-P 10 is a shape of the bottom lid 11; Unlike the above-described embodiment, as shown in FIG. 10, the bottom side of the lid 11 may be stacked so as to face each other.
한편, 도 11a는 제1실시예에 따른 초고집적회로 비·엘·피 스택의 용량 확장예를 나타낸 종단면도로서, 제1실시예에 따른 비·엘·피 스택은 3차원 비·엘·피(10)의 갯수만 늘이면 용량확대가 가능하나 실장시 비·엘·피 스택의 높이가 너무 커지므로 8개 이하로 적층하는 것이 바람직하며, 더욱 바람직하기는 4개 이하로 적층하는 것이다.11A is a longitudinal sectional view showing an example of capacity expansion of the ultra-high integrated circuit B-P stack according to the first embodiment, wherein the B-P stack according to the first embodiment has a three-dimensional B-P stack. Capacity can be increased by increasing the number of (10). However, the height of the B-P stack becomes too large at the time of mounting, so it is preferable to stack it with 8 or less, more preferably with 4 or less.
상기한 도 11a의 초고집적회로 비·엘·피 스택은 도 11b에 나타낸 바와 같은 형태로 마더보더(200)에 실장가능하며, 도 11c와 같은 형태로도 실장가능하다.The ultra-high integrated circuit B-P stack of FIG. 11A can be mounted on the motherboard 200 in the form as shown in FIG. 11B, and can also be mounted in the form as shown in FIG. 11C.
그리고, 도 12는 본 발명의 초고집적회로 비·엘·피 스택 제작용 지그의 다른 실시예를 나타낸 종단면도이고, 도 13은 도 12의 지그(100a)에 3차원 비·엘·피(10)들이 로딩된 상태를 나타낸 종단면도로서, 이 지그(100a)를 사용하여 비·엘·피 스택을 제작할 경우에는 상·하부지그 대신 좌·우에 대향하도록 설치된 지그를 이용하여 적층되는 비·엘·피들을 클램핑한 상태에서 지그(100a)의 상·하부에 위치하는 레이저가 조사하는 빛에 의해 빛이 조사된 부위가 녹으면서 리드(11)간의 융접이 이루어지게 된다.FIG. 12 is a longitudinal sectional view showing another embodiment of the ultra-high integrated circuit b / p stack fabrication jig of the present invention, and FIG. 13 is a three-dimensional b / p (10) in the jig 100a of FIG. ) Is a longitudinal cross-sectional view showing the loaded state.When the B / L stack is manufactured using this jig 100a, the B / L stacked using the jig installed to face the left and right instead of the upper and lower jig. In the state where the blood is clamped, fusion between the lids 11 is performed while the portion irradiated with the light is melted by the light irradiated by the laser located above and below the jig 100a.
이 때, 좌·우에 대향하도록 설치된 지그(100a) 일측에는 지그에 로딩된 3차원 비·엘·피 중의 어느 한쪽의 3차원 비·엘·피(10)가 반대쪽 3차원 비·엘·피에 밀착되도록 밀어주는 푸셔(104)가 전·후진시 안내되는 안내공(105)이 형성된다.At this time, on one side of the jig 100a provided to face the left and right sides, any one of the three-dimensional B-L blood 10 loaded from the jig is placed on the opposite side of the three-dimensional B-L blood. A guide hole 105 is formed to guide the pusher 104 to be in close contact with each other.
도 14는 본 발명의 초고집적회로 비·엘·피 스택의 제2실시예(표준형과 3차원 비·엘·피(10)의 스택)를 나타낸 종단면도로서, 제2실시예에 따른 본 발명의 비·엘·피 스택은 센터패드가 중앙부에 구비되는 반도체칩(7)과, 상기 센터패드 양측에 배치되며 상기 반도체칩(7)이 안착되는 다운셋 구조의 외부전원접속용 리드(21)와, 상기 반도체칩(7)과 리드(21) 사이에 개재되는 접착제(9)와, 상기 반도체칩(7)의 센터패드와 리드(21)를 연결하는 와이어(8)와, 상기 리드(21)의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디(12)를 구비한 비·엘·피 패키지에 있어서; 바텀을 통해 노출되는 외부전원접속용 리드(11)가 연장 형성되어 패키지 바디(12)의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피(10)와, 상기 3차원 비·엘·피(10) 상부에 안착되어 접합되며 상기 3차원 비·엘·피(10)의 바디 상면으로 노출된 어퍼리드부(111)에 바텀리드(21)가 전기적으로 접속되도록 스택되는 표준형 비·엘·피(20)로 구성된다.Fig. 14 is a longitudinal sectional view showing a second embodiment of the ultra-integrated circuit B-P stack of the present invention (a stack of the standard type and the three-dimensional B-P 10), according to the second embodiment of the present invention. The B-P stack of the semiconductor chip 7 includes a center pad having a center pad and an external power supply lead 21 having a downset structure disposed on both sides of the center pad and on which the semiconductor chip 7 is seated. And an adhesive 9 interposed between the semiconductor chip 7 and the lead 21, a wire 8 connecting the center pad and the lead 21 of the semiconductor chip 7, and the lead 21. In the B-P package provided with the package body 12 which encloses the structure except the bottom part of the package); An external power connection lead 11 exposed through the bottom is formed to extend and be bent to surround a portion of the bottom, side, and top surfaces of the package body 12, and the three-dimensional The bottom lid 21 is stacked so as to be electrically connected to the upper lead portion 111 that is seated and joined to the upper part of the B-L 10 and exposed to the upper surface of the body of the three-dimensional B-L 10. It consists of the standard type B-P20.
이와 같이 구성된 본 발명의 제2실시예에 따른 비·엘·피 스택에 대한 제조과정은 후술하는 바와 같다.The manufacturing process for the B-P stack according to the second embodiment of the present invention configured as described above will be described later.
먼저, 3차원 비·엘·피(10)를 도 15의 스택용 하부지그(101)에 형성된 포켓(102)에 안착시킨 다음, 상기 스택용 하부지그(101)의 포켓(102)에 안착된 3차원 비·엘·피(10)를 진공압을 이용하여 흡착하여 고정시킨다.First, the 3D B-P 10 is seated in the pocket 102 formed in the stack lower jig 101 of FIG. 15, and then seated in the pocket 102 of the stack lower jig 101. The three-dimensional B-P 10 is adsorbed and fixed using vacuum pressure.
그 후, 상기 3차원 비·엘·피(10) 상면 위에 표준형 비·엘·피(20)를 안착시키게 된다.Thereafter, the standard B-P 20 is placed on the upper surface of the three-dimensional B-P 10.
이 때, 상기 3차원 비·엘·피(10)와 표준형 비·엘·피(20)는 상기 3차원 비·엘·피(10)의 바디 상면으로 노출된 어퍼리드부(112)와 그 위에 안착되는 표준형 비·엘·피(2)의 리드(21)가 서로 정렬된 상태로 안착된다.In this case, the three-dimensional B-L 10 and the standard B-P 20 are formed of the upper lead 112 exposed to the upper surface of the body of the three-dimensional B-L 10 and the same. The lids 21 of the standard B-P 2 placed above are seated in an aligned state with each other.
그 다음, 상부의 표준형 비·엘·피(20)를 상부지그(103)로 눌러 고정한 상태에서 표준형 비·엘·피(20)의 바텀리드(21)와 이에 맞닿은 3차원 비·엘·피(10)의 리드(11)와의 경계면에 레이저를 조사하여 상기 상부의 표준형 비·엘·피(20)의 바텀리드(21)와 그 하부의 3차원 비·엘·피(10)의 바텀리드부(111)를 융접시키게 된다.Next, the bottom lid 21 of the standard B L p 20 and the three-dimensional B L P which are in contact with the upper standard B L p 20 are fixed by pressing the upper jig 103. A bottom lead 21 of the standard B-P 20 at the upper part and a bottom lead of the three-dimensional B-P 10 at the lower part thereof are irradiated by irradiating a laser to the interface with the lead 11 of the upper part 10. The part 111 is fused.
이와 같이 하여, 3차원 비·엘·피(10)와 표준형 비·엘·피(20)를 이용한 비·엘·피 스택의 제조가 완료도면, 3차원 비·엘·피(10)와 표준형 비·엘·피의 반도체칩(7)끼리 연결되므로 용량이 확대된다.In this way, the production of the B-P stack using the three-dimensional B-P 10 and the standard B-P 20 is completed, and the three-dimensional B-P 10 and the standard type. Since the B / P semiconductor chips 7 are connected to each other, the capacity is increased.
이러한, 제2실시예의 초고집적회로 비·엘·피 스택(2)은 도 16에 나타낸 바와 같은 형태로 마더보드(200)에 실장가능하다.The ultra-high integrated circuit B-P stack 2 of the second embodiment can be mounted on the motherboard 200 in the form as shown in FIG.
도 17은 본 발명의 초고집적회로 비·엘·피 스택의 제3실시예(스택된 표준형 및 3차원의 마주보는 재스택)를 나타낸 종단면도로서, 본 발명의 제3실시예에 따른 비·엘·피 스택(3)에 따르면, 바텀을 토해 노출되는 외부전원접속용 리드(11)가 연장 형성되어 패키지 바디(12)의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피(10)와, 상기 3차원 비·엘·피(10) 상부에 안착되어 접합되며 상기 3차원 비·엘·피(10)의 바디 상면으로 노출된 어퍼리드부(111)에 바텀리드(21)가 전기적으로 접속되도록 스택되는 표준형 비·엘·피(20)로 구성된 제1 비·엘·피 스택과, 상기 제1 비·엘·피 스택과 동일 구성으로서 상기 제1 비·엘·피 스택에 대향하도록 위치하며 상기 제1 비·엘·피 스택의 3차원 비·엘·피(10)의 바텀리드부(111)에 자신의 3차원 비·엘·피(10)의 바텀리드부(111)가 접합되는 제2 비·엘·피 스택으로 구성된다.FIG. 17 is a longitudinal cross-sectional view showing a third embodiment (stacked standard type and three-dimensional facing back stack) of the ultra-high integrated circuit b / p stack of the present invention, according to a third embodiment of the present invention. According to the L-P stack 3, a three-dimensional B-L that is bent so as to surround the bottom, side, and a part of the bottom surface of the package body 12 by extending the lead 11 for external power connection exposed through the bottom. Bottom lead on the upper 10 and the upper lid 111 which is seated and joined to the blood 10 and the upper portion of the three-dimensional B-L 10, and is exposed to the upper surface of the body of the three-dimensional B-L 10. The first B-P stack composed of the standard B-P stacks 20 to be electrically connected to each other, and the first B-P stack having the same configuration as the first B-P stack. It is located so as to face the blood stack, and its three-dimensional B-P 10 in the bottom lead portion 111 of the 3D B-P 10 of the first B-P stack. It consists of a second non-El-P stack where the bottom lead 111 junction.
이와 같이 구성된 본 발명의 제3실시예에 따른 비·엘·피 스택의 제조과정은 후술하는 바와 같다.The manufacturing process of the B-P stack according to the third embodiment of the present invention configured as described above will be described later.
먼저, 3차원 비·엘·피(10)를 스택용 하부지그(101)에 형성된 포켓(102)에 안착시키는 제1단계와, 상기 스택용 하부지그(101)의 포켓(102)에 안착된 3차원 비·엘·피(10)를 진공압을 이용하여 흡착하는 제2단계와, 상기 3차원 비·엘·피(10)의 바디 상면으로 노출된 어퍼리드부(112)와 표준형 비·엘·피(20)의 바텀리드(21)가 일치하도록 정렬 및 안착시키는 제2단계와, 상기 표준형 비·엘·피(20)의 바텀리드(21) 선단에 레이저를 조사하여 상기 표준형 비·엘·피(20)의 바텀리드(21)와 3차원 비·엘·피(10)의 바텀리드(11)를 융접시키는 제3단계를 순차적으로 수행하여 제1 비·엘·피 스택을 제조한다.First, the first step of seating the three-dimensional B L 10 in the pocket 102 formed in the lower jig 101 for stacking, and the pocket 102 of the lower jig 101 for stacking A second step of adsorbing the three-dimensional B-L 10 using a vacuum pressure, and the upper lead portion 112 exposed to the upper surface of the body of the three-dimensional B-L 10 and the standard ratio. The second step of aligning and seating the bottom lid 21 of the L-P 20 to coincide with the bottom of the bottom lid 21 of the standard B-P 20 is irradiated with a laser to irradiate a laser beam. A third step of welding the bottom lead 21 of the L-P 20 and the bottom lead 11 of the three-dimensional B-L 10 is sequentially performed to produce a first B-P stack. do.
그 후, 상기한 제1 내지 3단계를 동일하게 거쳐 만들어진 제2 비·엘·피 스택을 상기 제1 비·엘·피 스택과 대향하도록 위치시키는 한편 상기 제1 비·엘·피 스택의 3차원 비·엘·피(10)와 상기 제1 비·엘·피 스택의 3차원 비·엘·피(10)를 정렬시켜 상기 3차원 비·엘·피(10)의 각 바텀리드(11)가 일치되도록 한다.Thereafter, the second B-P stacks made through the above-described first to third steps are positioned to face the first B-P stacks, while the three of the first B-P stacks are placed. The bottom lead 11 of each of the three-dimensional B-L 10 is arranged by aligning the dimensional B-L P 10 and the three-dimensional B-L P 10 of the first B-P stack. ) Matches.
이와 같이 된 상태에서 상기 제1·2 비·엘·피 스택들을 상부지그(103)로 눌러 클램핑한 후, 상기 제1·2 비·엘·피 스택의 각 3차원 비·엘·피(10)의 바텀리드(11)에 레이저를 조사하여 상기 제1·2 비·엘·피 스택의 각 3차원 비·엘·피(10)의 바텀리드(11)가 융접되도록 하므로써 제3실시예에 따른 비·엘·피 스택(3)의 제조를 완료하게 된다.After pressing and clamping the first and second B and L stacks with the upper jig 103 in this state, each three-dimensional B and L stack of the first and second B and L stacks (10 In the third embodiment, the bottom lid 11 is irradiated with a laser so that the bottom lid 11 of each of the three-dimensional B-P 10 of the first and second B-P stacks is fused. The manufacture of the B-P stack 3 according to this is completed.
즉, 상기 3차원 비·엘·피(10) 상부에 스택되어 전기적으로 연결되는 제1 비·엘·피 스택과 상기 제1 비·엘·피 스택과 동일한 제작 단계를 거쳐 선택된 제2 비·엘·피 스택을 하부지그(101)의 포켓(102)에 안착시킨 후, 상기 스택용 하부지그(101)의 포켓(102)에 안착된 제1·2 비·엘·피 스택의 각 3차원비·엘·피(10)의 바텀리드(11)가 정렬되도록 한 상태에서 상기 제1·2 비·엘·피 스택을 지그로 눌러 고정시키고, 이어서 상기 스택용 하부지그(101)의 포켓(102)에 안착된 제1·2 비·엘·피 스택의 각 3차원 비·엘·피(10)의 바텀리드(11) 경계면에 레이저를 조사하여 융접시키므로써 제3실시예에 따른 비·엘·피 스택의 제조를 완료하게 된다.That is, the first B-P stack and the second B-P stack selected through the same manufacturing steps as the first B-P stack stacked on the three-dimensional B-P 10 and electrically connected to each other. After the L-P stack is seated in the pocket 102 of the lower jig 101, each three-dimensional of the first and second B-P stacks seated in the pocket 102 of the lower jig 101 for the stack. The first and second B-P stacks are fixed with a jig while the bottom leads 11 of the B-P 10 are aligned, and then the pockets of the lower jig 101 for the stack ( The laser according to the third embodiment is irradiated and welded to the interface of the bottom lead 11 of each of the three-dimensional B-P stacks of the first-second B-P stack, The manufacture of the L P stack is completed.
한편, 이와 같이 제작된 본 발명의 제3실시예에 따른 비·엘·피 스택은 도 18에 나타낸 바와 같은 형태로 마더보드(200)에 실장 가능하다.Meanwhile, the B-P stack according to the third embodiment of the present invention manufactured as described above may be mounted on the motherboard 200 in the form as shown in FIG. 18.
상기 한 각 실시예에 따른 본 발명의 비·엘·피 스택은 집적도가 우수한 비·엘·피 스택을 얻을 수 있으며, 특히 가장 짧은 신호 경로를 갖는 구조이므로 고속 디바이스 적층시 탁월한 성능을 나타낸 비·엘·피 스택을 구현할 수 있게 된다.The B-P stack of the present invention according to the embodiments described above can obtain a B-P stack having excellent density, and in particular, the structure having the shortest signal path has excellent performance when stacking high-speed devices. It will be possible to implement LPI stack.
또한, 본 발명의 비·엘·피 스택은 공정이 단순하고 작업속도가 빠르며, 레이저에 의해 융접되므로 공정의 신뢰성이 높다.In addition, the B-P stack of the present invention has a high process reliability because the process is simple, the working speed is high, and the welding is performed by laser.
따라서, 제품의 제조 비용이 적고 빠른 시간 내에 제품을 완성할 수 있게 되므로 TAT(처리소요시간)를 줄일 수 있으며, 나아가 생산성을 향상시킬 수 있게 된다.Therefore, since the production cost of the product is low and the product can be completed in a short time, it is possible to reduce the processing time (TAT) and further improve the productivity.
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