KR100331841B1 - 초고집적회로비·엘·피스택및그제조방법 - Google Patents

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Abstract

본 발명은 비·엘·피 단품들을 이용하여 용량을 확대시키는 한편 실장면적을 최소화 할 수 있도록 한 비·엘·피 스택을 제공하기 위한 것이다.
이를 위해, 본 발명은 바텀을 통해 노출되는 외부전원접속용 리드(11)가 연장 형성되어 패키지 바디(12)의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피(10)가 적어도 2개 이상 순차적으로 스택되어 상부의 3차원 비·엘·피(10)의 리드(11)와 그 하부의 3차원 비·엘·피(10)의 리드(11)가 서로 전기적으로 연결되거나, 3차원 비·엘·피(10)와 표준형 비·엘·피(20)가 스택되어 상부의 3차원 비·엘·피(10)의 리드(11)와 하부의 표준형 비·엘·피(10)의 리드(21)가 전기적으로 연결되도록 한 초고집적회로 비·엘·피 스택들이 제공된다.

Description

초고집적회로 비·엘·피 스택 및 그 제조방법{ultra high density integrated circuit BLP stack and method for fabricating the same}
본 발명은 초고집적회로 비·엘·피 스택 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 칩의 용량 증가를 위해 적층함에 있어서 신뢰성이 높고 실장면적이 작은 경박단소화된 패키지 스택 구조 및 그 제조방법을 제공하기 위한 것이다.
일반적으로, 집적회로에 대한 패키징 기술을 반도체 산업에서 소형화에 대한 요구를 만족시키기 위해 지금까지 계속 발전해오고 있다.
집적회로의 소형화에 대한 방법의 진보는 회로가 구현된 단일의 집적 실리콘 또는 칩속으로 수백만 개의 회로소자들이 집적되는 것을 가능하게 하였으며, 공간의 효율성을 제고하여 집적회로들을 패키징하는 방법에 대한 중요성을 부각시켜왔다.
한편, 도 1a 내지 도 3은 용량이 확장된 반도체 패키지 스택을 얻기 위한 구조예들을 나타낸 것으로서, 패키징이 완료된 패키지 단품들을 적층하여 용량이 확장된 반도체 패키지 스택을 얻게 된다.
도 1a 및 도 1b에 나타낸 티·에스·오·피 스택의 제조 과정은 다음과 같다.
먼저, 단품인 티·에스·오·피(40)(TSOP : Thin Small Outline Package : 이하, "티·에스·오·피"라고 한다)를 2개 준비하여 각 티·에스·오·피(40)의 구부러진 아우터리드(400)를 편 다음 선단부를 일정 길이만 남겨두고 컷팅한다.
이어서, 상기 티·에스·오·피(40)들의 각 리드(400)를 정렬시킨 상태에서 상기 티·에스·오·피(40)들을 서로 접착시킨다.
이 때, 상부의 티·에스·오·피(40) 및 하부의 티·에스·오·피(40) 사이에는 접착제(401)가 개재(介在)된다.
그 후, 선단부가 컷팅된 각 티·에스·오·피(40)의 아우터리드(400)를 연결하기 위해 홀(501)이 뚫린 적층용 레일(50)을 준비하여, 상기 적층용 레일(50)의 홀(501)과 서로 접합된 티·에스·오·피(40)의 아우터리드(400) 선단부를 정렬시킨 후에는 아우터리드(11)를 레일(50)의 홀(501)에 끼워 맞춘다.
그 다음, 접착제(401)를 이용하여 레일(50) 상단부를 티·에스·오·피(40) 상면에 부착시키므로써 레일(50)의 유동을 방지한다.
그리고 나서, 솔더 페이스트(502)를 레일(50)의 홀(501) 상부에 부착한 후, 솔더 페이스트(502)에 열을 가해서 레일(50)과 아우터리드(400)를 접합시키거나, 용융 솔더에 딥핑하여 접합시키게 된다.
상기한 바와 같은 과정을 거쳐 2개의 패키지를 기계적, 전기적으로 연결시키면 티·에스·오·피 스택(4)이 완성되며, 이 때 패키지의 용량은 2배로 늘어나게 된다.
한편, 상기한 적층형 패키지 스택은 요구되는 용량에 따라 티·에스·오·피(40)를 원하는 수만큼 적층하여 제작하게 된다.
예를 들어, 4메가 DRAM의 티·에스·오·피(40)로 8메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 티·에스·오·피(40) 단품 2개를, 4메가 DRAM의 티·에스·오·피(40)로 16메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 티·에스·오·피 단품 4개를 상기한 공정을 거쳐 적층하게 된다.
한편, 도 3은 적층형 패키지 스택의 다른 실시예를 나타낸 것으로서, 얇고 튼튼하며, 습기 및 휨 등의 기계적 가하고 방열성능이 뛰어난 패키지 스택(6)을 제공하기 위한 것이다.
이에 관해서는 U.S 특허 No. 5,446,620에 상세히 기재되어 있다.
그러나, 이와 같은 종래의 패키지 스택은 패키징을 거쳐 만들어진 단품 패키지를 다시 적층하므로 부피가 크고 무거우며, 다단계를 이루는 연결부위가 노출될 뿐만 아니라, 접합부위의 강도가 약해 기계적 신뢰성이 저하되는 문제점이 있었다.
그리고, 반도체칩(403)의 본딩패드에서부터 인쇄회로기판까지 긴 신호선을 거쳐야 하므로 고속 성능의 구현을 방해하는 신호 지연이 발생하거나, 간섭 노이즈 등이 커지는 등 전기적 신뢰성 또한 저하되는 문제점이 있었다.
한편, 제조 과정에 있어서, 여러 번의 접합 단계를 거쳐야 하므로 구성 재료의 변형이 초래되거나, 반도체칩과 몰드바디와의 계면 접착력이 약화되는 문제점이 있었다.
그리고, 단품 패키지를 만드는 공정이 끝난 상태에서 적층하는 공정이 추가되므로 인해 공정수가 많아지며, 단품 패키지에 대한 패키징 공정용 장비 외에 별도의 적층 장비를 갖추어야 하므로 많은 추가 비용이 소요되고, 제작에 소요되는 기간도 길어지게 되는 등 많은 문제점이 있었다.
특히, 티·에스·오·피 스택(4)의 경우, 티·에스·오·피(40) 단품들의 아우터리드를 펴서 필요 없는 부분을 잘라내야 하고, 레일(50)을 별도로 제작하는 공정이 필요하며, 이와 더불어 제작된 레일(50)의 홀(501)에 티·에스·오·피의 리드(400)를 삽입시키는 경우 및 레일을 패키지 상면에 부착하기 위한 경우에는 상·하부 티·에스·오·피(40)간의 리드(400) 정렬이 필요하고, 레일(50)과 패키지 상면을 접합시키기 위해서도 레일과 패키지간의 정렬이 필요한 등 패키지 스택 제작 공정이 복잡해지게 되는 문제점이 있다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 집적도가 우수하고 패키징 단계에서 적층이 진행되기 때문에 공정이 단순하며, 외부로 노출되지 않도록 보호된 짧은 신호선을 가지므로 인해 기계적·전기적 신뢰성이 우수한 반도체 패키지 스택을 제공하는데 그 목적이 있다.
도 1a는 종래의 적층형 비·엘·피 스택을 나타낸 반도체 패키지를 나타낸 종단면도
도 1b는 도 1a의 A방향에서 본 측면도
도 2는 종래의 적층형 반도체 패키지 조립전 상태를 나타낸 정면도
도 3은 종래의 적층형 반도체 패키지의 다른 예를 나타낸 측면도
도 4a는 본 발명에 적용되는 표준형 비·엘·피를 나타낸 종단면도
도 4b는 본 발명에 적용되는 3차원 비·엘·피를 나타낸 종단면도
도 5는 본 발명의 초고집적회로 비·엘·피 스택 제작용 지그를 나타낸 종단면도
도 6은 도 5의 하부지그를 나타낸 평면도
도 7은 도 5의 비·엘·피 스택 제작용 지그에 스택을 위해 3차원 비·엘·피들이 로딩된 상태를 나타낸 종단면도
도 8은 완성된 초고집적회로 3차원 비·엘·피 스택의 제1실시예(3차원 비·엘·피간의 스택)를 나타낸 종단면도
도 9는 제1실시예의 초고집적회로 비·엘·피 스택이 마더보드에 실장되는상태를 나타낸 종단면도
도 10은 제1실시예에 따른 초고집적 회로 3차원 비·엘·피 스택의 변형된 유형을 나타낸 종단면도
도 11a는 제1실시예의 초고집적회로 비·엘·피 스택의 용량 확장예를 나타낸 종단면도
도 11b는 도 11a의 비·엘·피 스택이 마더보더에 대해 실장되는 모습을 나타낸 종단면도
도 11c는 도 11a의 비·엘·피 스택이 마더보더에 대해 다른 형태로 실장되는 모습을 나타낸 종단면도
도 12는 본 발명의 초고집적회로 비·엘·피 스택 제작용 지그의 다른 실시예를 나타낸 종단면도
도 13은 도 12의 지그에 3차원 비·엘·피들이 로딩된 상태를 나타낸 종단면도
도 14는 본 발명의 초고집적회로 비·엘·피 스택의 제2실시예(표준형과 3차원 비·엘·피와의 스택)를 나타낸 종단면도
도 15는 도 5의 지그에 스택을 위해 표준형 및 3차원 비·엘·피가 로딩된 상태를 나타낸 종단면도
도 16은 도 15의 초고집적회로 비·엘·피 스택이 마더보드에 실장되는 상태를 타나낸 종단면도
도 17은 본 발명의 초고집적회로 비·엘·피 스택의 제3실시예(이미 스택된표준형 및 3차원 비·엘·피 스택의 재스택)를 나타낸 종단면도
도 18은 도 16의 초고집적회로 비·엘·피 스택이 마더보드에 실장되는 상태를 나타낸 종단면도
도면의 주요부분에 대한 부호의 설명
1:제1실시예의 비·엘·피 스택
10:3차원 비·엘·피11:3차원 비·엘·피의 리드
111:바텀리드부112:어퍼리드부
12:패키지 바디100:지그
101:하부지그102:포켓
103:상부지그200:마더보드
100a:지그104:푸셔
105:안내공
2:제2실시예에 따른 비·엘·피 스택
20:표준형 비·엘·피21:바텀리드
3:제3실시예에 따른 비·엘·피 스택
4:종래 티·에스·오·피 스택의 실시예
40:티·에스·오·피
400:아우터리드401:접착제
50:적층용 레일501:홀
502:솔더 페이스트
상기한 목적을 달성하기 위한 본 발명의 제1형태에 따르면, 센터패드가 중앙부에 구비되는 반도체칩과, 상기 센터패드 양측에 배치되며 상기 반도체칩이 안착되는 다운셋 구조의 외부전원접속용 리드와, 상기 반도체칩과 리드 사이에 개재되는 접착제와, 상기 반도체칩의 센터패드와 리드를 연결하는 와이어와, 상기 리드의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디를 구비한 비·엘·피 패키지에 있어서; 바텀을 통해 노출되는 외부전원접속용 리드가 연장 형성되어 패키지 바디의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피가 적어도 2개 이상 순차적으로 스택되어, 상부의 3차원 비·엘·피의 바텀리드부와 그 하부의 3차원 비·엘·피의 바텀리드부가 서로 전기적으로 연결되도록 한 것을 특징으로 하는 고초집적회로 비·엘·피 스택이 제공된다.
상기한 목적을 달성하기 위한 본 발명의 제2형태에 따르면, 센터패드가 중앙부에 구비되는 반도체칩과, 상기 센터패드 양측에 배치되며 상기 반도체칩이 안착되는 다운셋 구조의 외부전원접속용 리드와, 상기 반도체칩과 리드 사이에 개재되는 접착제와, 상기 반도체칩의 센터패드와 리드를 연결하는 와이어와, 상기 리드의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디를 구비한 비·엘·피 패키지에 있어서; 바텀을 통해 노출되는 외부전원접속용 리드가 연장 형성되어 패키지 바디의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피와, 상기 3차원 비·엘·피 상부에 안착되어 접합되며 상기 3차원 비·엘·피의 바디 상면으로 노출된 어퍼리드부에 바텀리드가 전기적으로 접속되도록 스택되는 표준형 비·엘·피로 구성됨을 특징으로 하는 초고집적회로 비·엘·피 스택이 제공된다.
상기한 목적을 달성하기 위한 본 발명의 제3형태에 따르면, 센터패드가 중앙부에 구비되는 반도체칩과, 상기 센터패드 양측에 배치되며 상기 반도체칩이 안착되는 다운셋 구조의 외부전원접속용 리드와, 상기 반도체칩과 리드 사이에 개재되는 접착제와, 상기 반도체칩의 센터패드와 리드를 연결하는 와이어와, 상기 리드의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디를 구비한 비·엘·피 패키지에 있어서; 바텀을 통해 노출되는 외부전원접속용 리드가 연장 형성되어 패키지 바디의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피와, 상기 3차원 비·엘·피 상부에 안착되어 접합되며 상기 3차원 비·엘·피의 바디 상면으로 노출된 어퍼리드부에 바텀리드가 전기적으로 접속되도록 스택되는 표준형 비·엘·피로 구성된 제1 비·엘·피 스택과, 상기 제1 비·엘·피 스택과 동일 구성으로서 상기 제1 비·엘·피 스택에 대향하도록 위치하며 상기 제1 비·엘·피 스택의 3차원 비·엘·피의 바텀리드부에 자신의 3차원 비·엘·피의 바텀리드부가 접합되는 제2 비·엘·피 스택으로 구성됨을 특징으로 하는 초고집적회로 비·엘·피 스택이 제공된다.
이하, 본 발명의 실시예들을 첨부도면들을 참조하여 상세히 설명하면 다음과 같다.
먼저, 도 4a 내지 도 9를 참조하여 본 발명의 제1실시예에 따른 비·엘·피 스택의 스택 과정을 설명하면 다음과 같다.
고 4a 및 도 4b는 본 발명에 적용되는 표준형 비·엘·피(BLP : Bottom Leaded Package ; 이하, "비·엘·피"라고 한다.)와 3차원 비·엘·피를 각각 나타낸 종단면도이고, 도 8은 완성된 초고집적회로 비·엘·피 스택의 제1실시예(3차원 비·엘·피들 간의 스택)를 나타낸 종단면도이다.
또한, 도 9는 제1실시예의 초고집적회로 비·엘·피 스택이 마더보드에 실장되는 상태를 나타낸 종단면도이다.
본 발명의 제1실시예에 따른 비·엘·피 스택(1)은, 센터패드가 중앙부에 구비되는 반도체칩(7)과, 상기 센터패드 양측에 배치되며 상기 반도체칩(7)이 안착되는 다운셋 구조의 외부전원접속용 리드(11)와, 상기 반도체칩(7)과 리드(11) 사이에 개재되는 접착제(9)와, 상기 반도체칩(7)의 센터패드와 리드(11)를 연결하는 와이어(8)와, 상기 리드(11)의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디(12)를 구비한 비·엘·피 패키지에 있어서; 바텀을 통해 노출되는 외부전원접속용 리드(11)가 연장 형성되어 패키지 바디(12)의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피(10)가 적어도 2개 이상 순차적으로 스택되어, 상부의 3차원 비·엘·피(10)의 리드(11)와 그 하부의 3차원 비·엘·피(10)의 리드(11)가 서로 전기적으로 연결되도록 구성된다.
이와 같이 구성된 본 발명의 제1실시예에 따른 비·엘·피 스택(1)의 제조과정을 도 5 내지 도 8을 참조하여 서명하면 후술하는 바와 같다.
도 5는 본 발명의 초고집적회로 비·엘·피 스택 제작용 지그를 나타낸 종단면도이고, 도 6은 도 5의 하부지그를 나타낸 평면도이며, 도 7은 도 5의 지그(100)에 스택을 위해 3차원 비·엘·피들이 로딩된 상태를 나타낸 종단면도로서, 먼저, 3차원 비·엘·피(10)를 도 5의 스택용 하부지그(101)에 형성된 포켓(102)에 안착시킨 다음, 상기 스택용 하부지그(101)의 포켓(102)에 안착된 3차원 비·엘·피(10)를 진공압을 이용하여 흡착하여 고정시킨다.
이 때, 상기 포켓(102) 하부에는 진공압을 유기시킬 수 있는 진공라인(도시는 생략함)이 연결되어 있어야 함은 물론이다.
한편, 3차원 비·엘·피(10)를 진공압을 이용하여 흡착하므로써 유동이 일어나지 않도록 고정시킨 후에는, 상기 3차원 비·엘·피(10) 상면 위에 또 다른 3차원 비·엘·피(10)를 안착시키게 된다.
이 때, 상기 3차원 비·엘·피(10)의 바디 상면으로 노출된 어퍼리드부(112)와 그 위에 안착되는 또 다른 3차원 비·엘·피(10)는 리드(11)들이 서로 일치하도록 정렬시킨다.
다음, 도 7에 나타낸 바와 같이 상부의 3차원 비·엘·피(10)를 상부 지그(103)로 눌러 고정시킨 상태에서 3차원 비·엘·피(10)들의 바텀리드(11) 경계면에 레이저(도시는 생략함)를 조사(照射)하여 상·하부 3차원 비·엘·피(10)의 바텀리드(11)간을 융접시키게 된다.
이에 따라, 3차원 비·엘·피(10)를 이용한 비·엘·피 스택의 제조가 완료되어 3차원 비·엘·피는 반도체칩(7)끼리 연결되므로 용량이 확대된다.
상기한 바에 따라 완성된 제1실시예의 초고집적회로 비·엘·피 스택은 도 9에 나타낸 바와 같은 형태로 마더보드(200)에 실장가능하다.
도 10은 제1실시예에 따른 초고집적 회로 3차원 비·엘·피 스택의 변경된 유형을 나타낸 종단면도로서, 3차원 비·엘·피(10)는 바텀리드(11)의 형태적인 특성상, 전술한 실시예와 달리 도 10과 같이 리드(11)의 바텀쪽이 마주보며 접하도록 스택해도 무방함은 쉽게 알 수 있는 것이다.
한편, 도 11a는 제1실시예에 따른 초고집적회로 비·엘·피 스택의 용량 확장예를 나타낸 종단면도로서, 제1실시예에 따른 비·엘·피 스택은 3차원 비·엘·피(10)의 갯수만 늘이면 용량확대가 가능하나 실장시 비·엘·피 스택의 높이가 너무 커지므로 8개 이하로 적층하는 것이 바람직하며, 더욱 바람직하기는 4개 이하로 적층하는 것이다.
상기한 도 11a의 초고집적회로 비·엘·피 스택은 도 11b에 나타낸 바와 같은 형태로 마더보더(200)에 실장가능하며, 도 11c와 같은 형태로도 실장가능하다.
그리고, 도 12는 본 발명의 초고집적회로 비·엘·피 스택 제작용 지그의 다른 실시예를 나타낸 종단면도이고, 도 13은 도 12의 지그(100a)에 3차원 비·엘·피(10)들이 로딩된 상태를 나타낸 종단면도로서, 이 지그(100a)를 사용하여 비·엘·피 스택을 제작할 경우에는 상·하부지그 대신 좌·우에 대향하도록 설치된 지그를 이용하여 적층되는 비·엘·피들을 클램핑한 상태에서 지그(100a)의 상·하부에 위치하는 레이저가 조사하는 빛에 의해 빛이 조사된 부위가 녹으면서 리드(11)간의 융접이 이루어지게 된다.
이 때, 좌·우에 대향하도록 설치된 지그(100a) 일측에는 지그에 로딩된 3차원 비·엘·피 중의 어느 한쪽의 3차원 비·엘·피(10)가 반대쪽 3차원 비·엘·피에 밀착되도록 밀어주는 푸셔(104)가 전·후진시 안내되는 안내공(105)이 형성된다.
도 14는 본 발명의 초고집적회로 비·엘·피 스택의 제2실시예(표준형과 3차원 비·엘·피(10)의 스택)를 나타낸 종단면도로서, 제2실시예에 따른 본 발명의 비·엘·피 스택은 센터패드가 중앙부에 구비되는 반도체칩(7)과, 상기 센터패드 양측에 배치되며 상기 반도체칩(7)이 안착되는 다운셋 구조의 외부전원접속용 리드(21)와, 상기 반도체칩(7)과 리드(21) 사이에 개재되는 접착제(9)와, 상기 반도체칩(7)의 센터패드와 리드(21)를 연결하는 와이어(8)와, 상기 리드(21)의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디(12)를 구비한 비·엘·피 패키지에 있어서; 바텀을 통해 노출되는 외부전원접속용 리드(11)가 연장 형성되어 패키지 바디(12)의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피(10)와, 상기 3차원 비·엘·피(10) 상부에 안착되어 접합되며 상기 3차원 비·엘·피(10)의 바디 상면으로 노출된 어퍼리드부(111)에 바텀리드(21)가 전기적으로 접속되도록 스택되는 표준형 비·엘·피(20)로 구성된다.
이와 같이 구성된 본 발명의 제2실시예에 따른 비·엘·피 스택에 대한 제조과정은 후술하는 바와 같다.
먼저, 3차원 비·엘·피(10)를 도 15의 스택용 하부지그(101)에 형성된 포켓(102)에 안착시킨 다음, 상기 스택용 하부지그(101)의 포켓(102)에 안착된 3차원 비·엘·피(10)를 진공압을 이용하여 흡착하여 고정시킨다.
그 후, 상기 3차원 비·엘·피(10) 상면 위에 표준형 비·엘·피(20)를 안착시키게 된다.
이 때, 상기 3차원 비·엘·피(10)와 표준형 비·엘·피(20)는 상기 3차원 비·엘·피(10)의 바디 상면으로 노출된 어퍼리드부(112)와 그 위에 안착되는 표준형 비·엘·피(2)의 리드(21)가 서로 정렬된 상태로 안착된다.
그 다음, 상부의 표준형 비·엘·피(20)를 상부지그(103)로 눌러 고정한 상태에서 표준형 비·엘·피(20)의 바텀리드(21)와 이에 맞닿은 3차원 비·엘·피(10)의 리드(11)와의 경계면에 레이저를 조사하여 상기 상부의 표준형 비·엘·피(20)의 바텀리드(21)와 그 하부의 3차원 비·엘·피(10)의 바텀리드부(111)를 융접시키게 된다.
이와 같이 하여, 3차원 비·엘·피(10)와 표준형 비·엘·피(20)를 이용한 비·엘·피 스택의 제조가 완료도면, 3차원 비·엘·피(10)와 표준형 비·엘·피의 반도체칩(7)끼리 연결되므로 용량이 확대된다.
이러한, 제2실시예의 초고집적회로 비·엘·피 스택(2)은 도 16에 나타낸 바와 같은 형태로 마더보드(200)에 실장가능하다.
도 17은 본 발명의 초고집적회로 비·엘·피 스택의 제3실시예(스택된 표준형 및 3차원의 마주보는 재스택)를 나타낸 종단면도로서, 본 발명의 제3실시예에 따른 비·엘·피 스택(3)에 따르면, 바텀을 토해 노출되는 외부전원접속용 리드(11)가 연장 형성되어 패키지 바디(12)의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피(10)와, 상기 3차원 비·엘·피(10) 상부에 안착되어 접합되며 상기 3차원 비·엘·피(10)의 바디 상면으로 노출된 어퍼리드부(111)에 바텀리드(21)가 전기적으로 접속되도록 스택되는 표준형 비·엘·피(20)로 구성된 제1 비·엘·피 스택과, 상기 제1 비·엘·피 스택과 동일 구성으로서 상기 제1 비·엘·피 스택에 대향하도록 위치하며 상기 제1 비·엘·피 스택의 3차원 비·엘·피(10)의 바텀리드부(111)에 자신의 3차원 비·엘·피(10)의 바텀리드부(111)가 접합되는 제2 비·엘·피 스택으로 구성된다.
이와 같이 구성된 본 발명의 제3실시예에 따른 비·엘·피 스택의 제조과정은 후술하는 바와 같다.
먼저, 3차원 비·엘·피(10)를 스택용 하부지그(101)에 형성된 포켓(102)에 안착시키는 제1단계와, 상기 스택용 하부지그(101)의 포켓(102)에 안착된 3차원 비·엘·피(10)를 진공압을 이용하여 흡착하는 제2단계와, 상기 3차원 비·엘·피(10)의 바디 상면으로 노출된 어퍼리드부(112)와 표준형 비·엘·피(20)의 바텀리드(21)가 일치하도록 정렬 및 안착시키는 제2단계와, 상기 표준형 비·엘·피(20)의 바텀리드(21) 선단에 레이저를 조사하여 상기 표준형 비·엘·피(20)의 바텀리드(21)와 3차원 비·엘·피(10)의 바텀리드(11)를 융접시키는 제3단계를 순차적으로 수행하여 제1 비·엘·피 스택을 제조한다.
그 후, 상기한 제1 내지 3단계를 동일하게 거쳐 만들어진 제2 비·엘·피 스택을 상기 제1 비·엘·피 스택과 대향하도록 위치시키는 한편 상기 제1 비·엘·피 스택의 3차원 비·엘·피(10)와 상기 제1 비·엘·피 스택의 3차원 비·엘·피(10)를 정렬시켜 상기 3차원 비·엘·피(10)의 각 바텀리드(11)가 일치되도록 한다.
이와 같이 된 상태에서 상기 제1·2 비·엘·피 스택들을 상부지그(103)로 눌러 클램핑한 후, 상기 제1·2 비·엘·피 스택의 각 3차원 비·엘·피(10)의 바텀리드(11)에 레이저를 조사하여 상기 제1·2 비·엘·피 스택의 각 3차원 비·엘·피(10)의 바텀리드(11)가 융접되도록 하므로써 제3실시예에 따른 비·엘·피 스택(3)의 제조를 완료하게 된다.
즉, 상기 3차원 비·엘·피(10) 상부에 스택되어 전기적으로 연결되는 제1 비·엘·피 스택과 상기 제1 비·엘·피 스택과 동일한 제작 단계를 거쳐 선택된 제2 비·엘·피 스택을 하부지그(101)의 포켓(102)에 안착시킨 후, 상기 스택용 하부지그(101)의 포켓(102)에 안착된 제1·2 비·엘·피 스택의 각 3차원비·엘·피(10)의 바텀리드(11)가 정렬되도록 한 상태에서 상기 제1·2 비·엘·피 스택을 지그로 눌러 고정시키고, 이어서 상기 스택용 하부지그(101)의 포켓(102)에 안착된 제1·2 비·엘·피 스택의 각 3차원 비·엘·피(10)의 바텀리드(11) 경계면에 레이저를 조사하여 융접시키므로써 제3실시예에 따른 비·엘·피 스택의 제조를 완료하게 된다.
한편, 이와 같이 제작된 본 발명의 제3실시예에 따른 비·엘·피 스택은 도 18에 나타낸 바와 같은 형태로 마더보드(200)에 실장 가능하다.
상기 한 각 실시예에 따른 본 발명의 비·엘·피 스택은 집적도가 우수한 비·엘·피 스택을 얻을 수 있으며, 특히 가장 짧은 신호 경로를 갖는 구조이므로 고속 디바이스 적층시 탁월한 성능을 나타낸 비·엘·피 스택을 구현할 수 있게 된다.
또한, 본 발명의 비·엘·피 스택은 공정이 단순하고 작업속도가 빠르며, 레이저에 의해 융접되므로 공정의 신뢰성이 높다.
따라서, 제품의 제조 비용이 적고 빠른 시간 내에 제품을 완성할 수 있게 되므로 TAT(처리소요시간)를 줄일 수 있으며, 나아가 생산성을 향상시킬 수 있게 된다.

Claims (4)

  1. 센터패드가 중앙부에 구비되는 반도체칩과, 상기 센터패드 양측에 배치되며 상기 반도체칩이 안착되는 다운셋 구조의 외부전원접속용 리드와, 상기 반도체칩과 리드 사이에 개재되는 접착제와, 상기 반도체칩의 센터패드와 리드를 연결하는 와이어와, 상기 리드의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디를 구비한 비·엘·피 패키지에 있어서;
    바텀을 통해 노출되는 외부전원접속용 리드가 연장 형성되어 패키지 바디의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피와, 상기 3차원 비·엘·피 상부에 안착되어 접합되며 상기 3차원 비·엘·피의 바디 상면으로 노출된 어퍼리드부에 바텀리드가 전기적으로 접속되도록 스택되는 표준형 비·엘·피로 구성됨을 특징으로 하는 초고집적회로 비·엘·피 스택.
  2. 센터패드가 중앙부에 구비되는 반도체칩과, 상기 센터패드 양측에 배치되며 상기 반도체칩이 안착되는 다운셋 구조의 외부전원접속용 리드와, 상기 반도체칩과 리드 사이에 개재되는 접착제와, 상기 반도체칩의 센터패드와 리드를 연결하는 와이어와, 상기 리드의 바텀부분을 제외한 나머지 구조를 봉지하는 패키지 바디를 비·엘·피 패키지에 있어서;
    바텀을 통해 노출되는 외부전원접속용 리드가 연장 형성되어 패키지 바디의 저면과 측면 및 상부면 일부를 감싸도록 벤딩되는 3차원 비·엘·피와, 상기 3차원비·엘·피 상부에 안착되어 접합되며 상기 3차원 비·엘·피의 바디 상면으로 노출된 어퍼리드부에 바텀리드가 전기적으로 접속되도록 스택되는 표준형 비·엘·피로 구성된 제1 비·엘·피 스택과, 상기 제1 비·엘·피 스택과 동일 구성으로서 상기 제1 비·엘·피 스택에 대향하도록 위치하며 상기 제1 비·엘·피 스택의 3차원 비·엘·피의 바텀리드부에 자신의 3차원 비·엘·피의 바텀리드부가 접합되는 제2 비·엘·피 스택으로 구성됨을 특징으로 하는 초고집적회로 비·엘·피 스택.
  3. 3차원 비·엘·피의 바텀리드부 또는 어퍼리드부가 스택용 하부지그상에 형성된 포켓면에 밀착되도록 상기 3차원 비·엘·피를 포켓 내에 안착시키는 단계와,
    상기 스택용 하부지그의 포켓에 안착된 3차원 비·엘·피를 진공압을 이용하여 흡착하는 단계와,
    상기 3차원 비·엘·피 상면에 표준형 비·엘·피를 안착시킴과 더불어 상기 3차원 비·엘·피의 상면으로 노출된 바텀리드부 또는 어퍼리드부와 표준형 비·엘·피의 바텀리드가 일치하도록 정렬시키는 단계와,
    상기 표준형 비·엘·피를 상부지그로 눌러 상기 표준형 비·엘·피와 3차원 비·엘·피를 밀착시키는 단계와,
    상기 표준형 비·엘·피의 바텀리드와 이에 맞닿은 3차원 비·엘·피의 어피리드부와의 경계면에 레이저를 조사하여 상기 표준형 비·엘·피의 리드와 3차원 비·엘·피의 리드를 융접시키는 단계를 순차적으로 수행하여서 됨을 특징으로 하는 초고집적회로 비·엘·피 스택 제조방법.
  4. 3차원 비·엘·피의 바텀리드부 또는 어퍼리드부가 스택용 하부지그상에 형성된 포켓면에 밀착되도록 상기 3차원 비·엘·피를 스택용 하부지그에 형성된 포켓에 안착시키는 제1단계와,
    상기 스택용 하부지그의 포켓에 안착된 3차원 비·엘·피를 진공압을 이용하여 흡착하는 제2단계와,
    상기 3차원 비·엘·피의 바디 상면으로 노출된 바텀리드부 또는 어퍼리드부와 표준형 비·엘·피의 바텀리드가 일치하도록 정렬 및 안착시키는 제2단계와,
    상기 표준형 비·엘·피의 바텀리드 선단에 레이저를 조사하여 상기 표준형 비·엘·피의 바텀리드와 3차원 비·엘·피의 바텀리드를 융접시키는 제3단계를 순차적으로 수행하여서 된 제1 비·엘·피 스택과 상기한 제1 내지 제3단계들을 동일하게 거쳐 만들어진 제2 비·엘·피 스택을 각각의 바텀리드부가 서로 맞닿도록 위치시키는 한편 상기 제1 비·엘·피 스택의 3차원 비·엘·피와 상기 제2 비·엘·피 스택의 3차원 비·엘·피를 정렬시켜 상기 3차원 비·엘·피의 각 바텀리드가 일치하도록 한 상태에서 상기 제1·2 비·엘·피 스택을 지그로 클램핑하는 단계와,
    상기 제1·2 비·엘·피 스택의 3차원 비·엘·피들의 밀착된 바텀리드 경계면에 레이저를 조사하여 상기 제1·2 비·엘·피 스택의 각 3차원 비·엘·피의 바텀리드가 융접되도록 하는 단계를 순차적으로 수행하여서 됨을 특징으로 하는 초고집적회로 비·엘·피 스택 제조방법.
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