KR101880102B1 - Stacked semiconductor package - Google Patents

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KR101880102B1
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lead frame
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lead
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KR1020170066613A
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최윤화
조정훈
알만드 빈센트 코라조 제레자
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제엠제코(주)
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Abstract

The present invention relates to a stacked-type semiconductor package wherein, more specifically, electrical connection performance is enhanced by improving the lead frame connection structure between stacked packages by a technology for making one semiconductor package by stacking different packages, having already been assembled, in a vertical direction and autonomous attachment can be performed by heat without using an additional adhesive during an attachment process. In the stacked-type semiconductor package, a first package is located on a lower side and a second package is placed on an upper portion of the first package. In the first package, a portion of the first lead frame is exposed to an upper portion of the package body. The second package comes in contact with and a portion of the second lead frame and is connected as the portion of the second lead frame that is exposed to a lower portion of the package body. At least one of the exposed first lead frame and the exposed second lead frame protrudes farther than the surface of the package body. Consequently, a gap between the package bodies of the first package and the second package can be formed. The first lead frame is joined to the second lead frame by fusion bonding with heat on a portion where the first lead frame comes in contact with the second lead frame.

Description

적층식 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}[0001] STACKED SEMICONDUCTOR PACKAGE [0002]

본 발명은 적층식 반도체 패키지에 관한 것으로, 더욱 상세하게는 조립이 완료된 상태의 서로 다른 패키지를 수직으로 적층하여 하나의 반도체 패키지 형태로 만든 기술로서, 적층된 패키지끼리의 리드 프레임 연결구조를 개선하여 전기적 연결성능을 좋게 하고, 접합시 별도의 접착제를 사용하지 않고 열에 의해 자체적으로 접합될 수 있도록 한 적층식 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a laminated semiconductor package, and more particularly to a technique of vertically stacking different packages in an assembled state to form a single semiconductor package, To a laminated semiconductor package in which the electrical connection performance is improved and can be bonded by heat without using an adhesive at the time of bonding.

일반적으로 반도체 칩 패키지는 반도체 칩, 리드 프레임, 패키지 몸체를 포함하여 구성되며, 반도체 칩은 리드 프레임의 패드 상에 부착되고, 리드 프레임의 리드와는 본딩 와이어(B-W)에 의하여 전기적으로 연결된다.In general, a semiconductor chip package includes a semiconductor chip, a lead frame, and a package body, and the semiconductor chip is mounted on the pad of the lead frame and is electrically connected to the lead of the lead frame by a bonding wire (B-W).

최근 각종 전자기기의 소형화 및 고성능의 개발에 따라 반도체 장치의 고집적화, 메모리 용량의 증가, 다기능화 및 고밀도 실장이 요구되는 추세이다. 따라서 이러한 요구에 맞게 서로 상호작용을 할 수 있는 2개 이상의 반도체 칩을 수직으로 적층하여 하나의 반도체 패키지로 구성하여 사용한다.Recently, with the miniaturization of various electronic apparatuses and the development of high performance, there has been a demand for high integration of semiconductor devices, increase in memory capacity, multifunctionality, and high-density mounting. Accordingly, two or more semiconductor chips capable of interacting with each other in accordance with such a demand are vertically stacked to form a single semiconductor package.

이러한 적층식 반도체 패키지는 크게 칩 적층 방식과 패키지 적층 방식으로 구분된다. 칩 적층 방식은 하나의 패키지 내부에 다수의 반도체 칩을 구성하는 것이고, 패키지 적층 방식은 조립이 완료된 서로 다른 패키지를 적층 하여 솔더와 같은 전도성 접착제로 적층된 패키지끼리의 단자를 연결한 구조로 되어 있다.Such laminated semiconductor packages are roughly classified into a chip stacking method and a package stacking method. In the chip stacking method, a plurality of semiconductor chips are formed in one package. In the package stacking method, the packages having stacked different packages are stacked and terminals of the stacked packages are connected by a conductive adhesive such as solder .

상기 패키지 적층 방식은 칩 적층 방식보다 크기가 좀 더 커지는 단점이 있으나, 칩 적층 방식에 비해 설계 및 제조가 용이하고 개별 패키지의 전기적 특성 검사가 용이하여 제품 신뢰도가 높은 이점이 있다. The package stacking method has a disadvantage that it is larger in size than the chip stacking method. However, the package stacking method has an advantage in that it is easier to design and manufacture than the chip stacking method, and that it is easy to inspect the electrical characteristics of individual packages.

아래에는 패키지 적층 방식의 관련 선행기술을 살펴보고자 한다.Below is a description of the related art of package stacking.

① 등록특허 제10-0671268호(Ｚ자형 외부리드를 구비하는 반도체 패키지 및 이를 이용한패키지 적층 구조와 방법)에는 상,하부에 위치한 개별패키지의 외부리드 형상을 Z자 형태로 형성하여 수평면이 맞닿아 접촉되게 하고, 리드가 연결되는 부분에는 솔더, 전도성 에폭시 전도성 접착 테이프등의 접합부재를 사용한 기술이 제시되어 있다.(1) A semiconductor package having a Z-shaped outer lead and a package stacking structure and method using the Z-shaped outer lead, the outer lead of the individual packages located at the upper and lower portions is formed into a Z- And a joining member such as a solder or a conductive epoxy conductive adhesive tape is used for a portion to which the lead is connected.

상기 선행기술은 리드의 형상을 Z자 형태로 형성하여 적층을 용이하게 하고 접촉면을 늘리는 효과를 가지고 있으나, 패키지 외부로 노출된 리드가 과도하게 길어지는 구조로 인해 패키지의 전기적 연결특성이 좋지 못하고 리드간에 견고한 구조로 연결될 수 없다. 또한 전도성 접착제를 통해 접합이 이루어지기 때문에 공정이 복잡하고 우수한 접합 품질을 기대하기 어렵다.The prior art has the effect of facilitating the stacking and increasing the contact surface by forming the lead shape in the Z shape, but the structure of the lead exposed to the outside of the package becomes excessively long, They can not be connected to each other with a solid structure. In addition, since the bonding is performed through the conductive adhesive, the process is complicated and it is difficult to expect excellent bonding quality.

② 공개특허 제10-2008-0001385호(반도체 패키지 및 이를 갖는 적층 반도체 패키지)에는 복수개의 본딩패드들이 구비된 반도체 칩과, 상기 반도체 칩이 탑재되는 다이 패드, 상기 다이패드에 대해 수평방향으로 배열되는 내부 리드들, 상기 내부 리드들과 연결되며, 상기 다이패드에 대해 수직방향으로 형성되는 외부 리드들을 포함하는 리드 프레임과, 상기 각 본딩패드와 상기 각 내부 리드를 전기적으로 연결시키는 와이어; 및 상기 반도체 칩, 상기 외부 리드들의 일측 단부로부터 소정 길이 및 상기 외부 리드들의 타측 단부로부터 소정 길이까지를 제외한 리드 프레임 및 상기 와이어를 감싸 보호하는 봉지부;를 포함한 기술이 개시되어 있다.[Patent Document 2] Japanese Laid-Open Patent Application No. 10-2008-0001385 (a semiconductor package and a laminated semiconductor package having the same) discloses a semiconductor chip having a plurality of bonding pads, a die pad on which the semiconductor chip is mounted, A lead frame connected to the inner leads and including outer leads formed in a direction perpendicular to the die pad; a wire electrically connecting the bonding pads to the inner leads; And an encapsulant for encapsulating and protecting the semiconductor chip, a lead frame excluding a predetermined length from one end of the external leads and a predetermined length from the other end of the external leads, and a wire.

그러나 상기 선행기술은 리드 프레임의 구성을 이루는 내부리드와 외부리드가 "ㅌ"자 형태로 형성되어야 하기 때문에, 리드 프레임의 재료가 많이 사용되며 연결구조가 비효율적이고, 리드 프레임을 만드는 데 있어서 절곡과정만으로 형상을 만들 수 없어 내부리드와 외부리드를 이어 붙여야 하는 제조상의 문제점이 있다. 그리고 상기 선행기술 역시 개별 패키지끼리 전도성 접착제인 솔더 페이스트(solder paste)를 통해 전기적 연결이 이루어지기 때문에, 접착제 사용에 따른 제조공정의 생산성을 떨어뜨리고 품질저하 등의 문제점이 발생한다.However, in the prior art, since the inner leads and the outer leads constituting the lead frame have to be formed in the " I "shape, the material of the lead frame is heavily used and the connection structure is inefficient. There is a manufacturing problem that an inner lead and an outer lead must be connected to each other. In addition, since the above-described prior art is also electrically connected to each other through a solder paste, which is a conductive adhesive, the productivity of the manufacturing process deteriorates due to the use of the adhesive and the quality of the package deteriorates.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 적층 되는 패키지간에 리드 프레임 연결구조가 최단거리가 될 수 있도록 하여 우수한 전기적 연결조건을 갖게 하고, 두 리드 프레임의 접합방식에 있어서 솔더와 같은 접착제를 사용하지 않고 특정 접합조건에 의해 자체적으로 접합될 수 있도록 하여 접합품질과 생산성을 높이는 적층식 반도체 패키지를 제공함에 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to provide a lead frame connection structure having a shortest distance between stacked packages to provide excellent electrical connection conditions, There is an object of providing a laminated semiconductor package which can be bonded by itself under specific bonding conditions without using an adhesive, thereby improving bonding quality and productivity.

본 발명은 하부에 제1패키지가 위치하고 제1패키지의 상부에 제2패키지가 올려지는 적층식 반도체 패키지에 있어서, 상기 제1패키지는 제1리드 프레임의 일부가 패키지 몸체의 상부로 노출되고, 상기 제2패키지는 제2리드 프레임의 일부가 패키지 몸체의 하부로 노출되어 서로 맞닿아 연결되되, 노출된 제1리드 프레임 또는 제2리드 프레임 중 적어도 한군데 이상은 패키지 몸체의 표면보다 더 돌출되어 제1패키지와 제2패키지의 패키지 몸체 사이에 간극이 형성될 수 있도록 하고, 상기 제1리드 프레임과 제2리드 프레임의 맞닿은 부분은 열에 의한 용융접합으로 연결되는 것을 특징으로 한다.The present invention relates to a laminated semiconductor package in which a first package is positioned at a lower portion and a second package is mounted at an upper portion of a first package, wherein a part of the first lead frame is exposed to an upper portion of the package body, The second package is formed such that at least one of the exposed first lead frame or second lead frame protrudes more than the surface of the package body so that a part of the second lead frame is exposed to the lower portion of the package body and abutted against each other, A gap can be formed between the package and the package body of the second package, and the contact portion of the first lead frame and the second lead frame is connected by fusion bonding by heat.

또한 상기 제1,2패키지의 제1리드 프레임과 제2리드 프레임은 각각 반도체 칩이 실장 되는 패드부와, 상기 패드부에서 이격된 위치에 복수로 마련되는 단자부;로 구성되는 것을 특징으로 한다.In addition, the first lead frame and the second lead frame of the first and second packages may include a pad portion on which the semiconductor chip is mounted, and a plurality of terminal portions spaced apart from the pad portion.

또한 상기 제1패키지의 단자부는 상부에 위치한 제2패키지의 단자부와 먼저 연결된 다음, 다른 경로로 노출되어 별도의 외부회로와 연결될 수 있도록 일체로 구성된 것을 특징으로 한다.Also, the terminal portion of the first package is integrally formed so as to be connected to the terminal portion of the second package located at the upper portion, and then to be exposed to another path and connected to another external circuit.

또한 상기 제1패키지와 제2패키지의 간극은 적어도 10μm(마이크로미터) 이상인 것을 특징으로 한다.And a gap between the first package and the second package is at least 10 μm (micrometer).

또한 상기 제1리드 프레임과 제2리드 프레임의 용융접합은 초음파 웰딩 방식에 의한 마찰열로 접합되는 것을 특징으로 한다.Further, the fusion bonding of the first lead frame and the second lead frame is performed by frictional heat by an ultrasonic welding method.

또한 상기 제1리드 프레임과 제2리드 프레임의 재질은 구리 또는 구리합금 재질인 것을 특징으로 한다.The first lead frame and the second lead frame are made of copper or a copper alloy.

또한 상기 재질에 니켈, 주석, 납합금, 은 중 어느 하나 이상의 재질로 도금처리된 것을 특징으로 한다.Further, the material is plated with at least one of nickel, tin, lead alloy, and silver.


또한, 본 발명은 하부에 제1패키지가 위치하고 제1패키지의 상부에 제2패키지가 올려지는 적층식 반도체 패키지에 있어서, 상기 제1패키지는 제1리드 프레임의 일부가 패키지 몸체의 상부로 노출되고, 상기 제2패키지는 제2리드 프레임의 일부가 패키지 몸체의 하부로 노출되어 서로 맞닿아 연결되되, 노출된 제1리드 프레임 또는 제2리드 프레임 중 적어도 한군데 이상은 패키지 몸체의 표면보다 더 돌출되어 제1패키지와 제2패키지의 패키지 몸체 사이에 간극이 형성될 수 있도록 하고,상기 간극이 형성된 부분은 제1리드 프레임 및 제2리드 프레임에서 노출되어 서로 연결되는 부분을 제외한 제1패키지와 제2패키지의 패키지 몸체 사이에 형성되며, 상기 제1리드 프레임과 제2리드 프레임의 맞닿은 부분은 열에 의한 용융접합으로 연결되며, 상기 제1,2패키지의 제1리드 프레임과 제2리드 프레임은 각각 반도체 칩이 실장 되는 패드부와, 상기 패드부에서 이격된 위치에 복수로 마련되는 단자부로 구성되며, 상기 제1패키지의 반도체칩은 제1리드프레임의 패드부 하면에 배치되고, 상기 제2패키지의 반도체칩은 제2리드프레임의 패드부 상면에 배치되어, 패키지는 서로 대칭을 이루며, 제1리드프레임의 패드부와 제2리드프레임의 패드부가 서로 대면하도록 노출되어 접하고, 상기 제1리드 프레임의 단자부 중 패키지 몸체의 상부로 노출된 부분과 상기 제2리드 프레임의 단자부 중 패키지 몸체의 하부로 노출된 부분, 및 제1리드프레임의 패드부와 제2리드프레임의 패드부가 열에 의한 용융 접합으로 연결되며, 상기 용융 접합은 초음파 용접인 것을 특징으로 한다.
According to another aspect of the present invention, there is provided a laminated semiconductor package in which a first package is disposed at a lower portion and a second package is mounted at an upper portion of the first package, wherein the first package has a portion of the first lead frame exposed to the upper portion of the package body , The second package being exposed to the lower portion of the package body and being in contact with each other, wherein at least one of the exposed first lead frame or the second lead frame protrudes more than the surface of the package body A gap is formed between the first package and the package body of the second package, and the gap-formed portion is exposed in the first lead frame and the second lead frame, Wherein a contact portion of the first lead frame and the second lead frame is connected by fusion bonding by heat, and the first and second packages Wherein the first lead frame and the second lead frame each comprise a pad portion on which a semiconductor chip is mounted and a plurality of terminal portions spaced apart from the pad portion, The semiconductor chip of the second package is disposed on the upper surface of the pad portion of the second lead frame so that the packages are symmetrical to each other and the pad portion of the first lead frame and the pad portion of the second lead frame A portion of the terminal portion of the first lead frame exposed to the upper portion of the package body and a portion of the terminal portion of the second lead frame exposed to the lower portion of the package body, And the pad portion of the second lead frame is connected by fusion bonding by heat, and the fusion bonding is ultrasonic welding.

본 발명은 제1,2패키지의 마주보는 부분에 각각 리드프레임의 일부를 노출시켜 직접 연결함으로써, 구조적으로 견고한 형태가 되고 제1,2패키지의 리드 프레임 연결거리가 획기적으로 단축되어 신호전달이 곧바로 이루어질 수 있도록 하여 전기적 연결성능을 높이고, 열방출도 곧바로 이루어져 방열효과를 높일 수 있다.The present invention is structurally robust in that the lead frames are directly connected to each other by directly exposing a part of the lead frame to the opposite parts of the first and second packages, and the lead frame connection distance of the first and second packages is remarkably shortened, So that the electrical connection performance can be enhanced and the heat dissipation can be made immediately, thereby enhancing the heat dissipation effect.

또한 제1,2패키지의 연결되는 두 리드 프레임의 접합방식에 있어서 솔더와 같은 접착제를 사용하지 않고 열에 의한 용융접합으로 자체연결될 수 있도록 함으로써 접합품질과 생산성을 높이는 효과가 있다.In addition, in the bonding method of the two lead frames connected to each other in the first and second packages, it is possible to self-connect by heat fusion without using an adhesive such as solder, thereby improving bonding quality and productivity.

도 1은 본 발명의 적층식 반도체 패키지를 나타낸 사시도
도 2는 본 발명에 따른 제1패키지와 제2패키지의 구성을 나타낸 분해 사시도
도 3은 본 발명의 적층식 반도체 패키지를 나타낸 평면도
도 4는 본 발명의 내부 구성을 나타낸 도 3의 A-A'선 단면도
도 5는 본 발명의 제1패키지와 제2패키지의 접합 이전상태를 나타낸 단면도1 is a perspective view showing a laminated semiconductor package according to the present invention;
Fig. 2 is an exploded perspective view showing a configuration of a first package and a second package according to the present invention. Fig.
3 is a plan view showing the laminated semiconductor package of the present invention
4 is a cross-sectional view taken along the line A-A 'in Fig. 3 showing the internal configuration of the present invention
5 is a cross-sectional view showing a state before bonding of the first package and the second package of the present invention

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings. Prior to this, terms and words used in the present specification and claims are to be interpreted in accordance with the technical idea of the present invention based on the principle that the inventor can properly define the concept of the term in order to explain his invention in the best way. It must be interpreted in terms of meaning and concept.

본 발명은 도 1 내지 2에 도시한 바와 같이, 하부에 제1패키지(100)가 위치하고 제1패키지(100)의 상부에 제2패키지(200)가 올려지는 적층식 반도체 패키지에 관한 것으로, 상기 제1패키지(100)는 제1리드 프레임(120)의 일부가 패키지 몸체(110)의 상부로 노출되고, 상기 제2패키지(200)는 제2리드 프레임(220)의 일부가 패키지 몸체(210)의 하부로 노출되어 서로 맞닿아 연결되되, 상기 노출된 제1리드 프레임(120) 또는 제2리드 프레임(220) 중 적어도 한군데 이상은 패키지 몸체(110),(210)의 표면보다 더 돌출되어 제1패키지(100)와 제2패키지(200)의 패키지 몸체(110),(210) 사이에 간극이 형성될 수 있도록 하고, 상기 제1리드 프레임(120)과 제2리드 프레임(220)의 맞닿은 부분은 열에 의한 용융접합으로 연결되는 것을 특징으로 한다.1 to 2, the present invention relates to a laminated semiconductor package in which a first package 100 is disposed at a lower portion and a second package 200 is mounted at an upper portion of the first package 100, The first package 100 is exposed at the top of the package body 110 and a part of the second lead frame 220 is exposed at the top of the package body 210 And at least one of the exposed first lead frame 120 or the second lead frame 220 protrudes more than the surfaces of the package bodies 110 and 210 A gap can be formed between the first package 100 and the package bodies 110 and 210 of the second package 200 and the gap between the first lead frame 120 and the second lead frame 220 And the abutting portion is connected by heat fusion bonding.

본 발명의 적층식 패키지는 제1패키지(100)와 제2패키지(200)의 마주보는 부분에 제1리드 프레임(120)과 제2리드 프레임(220)의 일부가 패키지 몸체(110), (210)의 외부로 각각 노출되고 그부분이 서로 접합되는 것이다. 상기 제1리드 프레임(120)과 제2리드 프레임(220)의 맞닿는 부분은 패키지 몸체(110),(210)의 표면과 평행한 형태로 노출되어 적층시 서로 원활하게 밀착될 수 있도록 한다.The laminated package of the present invention is characterized in that a first lead frame 120 and a second lead frame 220 are partially formed on the package body 110 and the package body 110 on the opposite sides of the first package 100 and the second package 200 210, respectively, and the portions are bonded to each other. The contact portions of the first lead frame 120 and the second lead frame 220 are exposed in parallel with the surfaces of the package bodies 110 and 210 so that they can be smoothly adhered to each other during stacking.

상기 제1,2패키지(100),(200)의 제1리드 프레임(120)과 제2리드 프레임(220)은 각각 중앙에 위치하여 반도체 칩(130),(230)이 실장되는 패드부(122),(222)와, 상기 패드부(122),(222)에서 이격된 위치에 복수로 마련되는 단자부(124),(224);로 구성된다. 즉, 제1패키지(100)와 제2패키지(200)의 접합부분은 패드부(122),(222)와 단자부(124),(224)의 노출된 부분에 해당된다. 그리고 제1패키지(100)의 패드부(122) 및 단자부(124)와 제2패키지(200)의 패드부(222) 및 단자부(224)가 서로 대응될 수 있도록 동일하게 형성하여 접합부분이 남지 않고 정확히 맞도록 하는 것이 좋다.The first lead frame 120 and the second lead frame 220 of the first and second packages 100 and 200 are positioned at the center of the first lead frame 120 and the second lead frame 220, 122 and 222 and a plurality of terminal portions 124 and 224 spaced apart from the pad portions 122 and 222. That is, the bonding portions of the first package 100 and the second package 200 correspond to the exposed portions of the pad portions 122, 222 and the terminal portions 124, 224. The pad portion 122 and the terminal portion 124 of the first package 100 and the pad portion 222 and the terminal portion 224 of the second package 200 are formed so as to correspond to each other, It is a good idea to make sure it is correct.

상기 제1패키지(100)의 단자부(124)는 상부에 위치한 제2패키지(200)의 단자부(224)와 먼저 연결된 다음, 다른 경로로 노출되어 별도의 외부회로(미도시)와 연결될 수 있도록 일체로 구성된다. 여기서 외부회로는 보드와 같은 반도체 패키지가 설치되는 대상을 의미한다. 따라서 상기 제1패키지(100)의 단자부(124)는 도면에 도시한 바와 같이 절곡형성하여 상부에 위치한 제2패키지(200)와 연결될 수 있도록 하면서 동시에 하부에 위치한 외부회로와도 연결될 수 있는 것이다.The terminal portion 124 of the first package 100 is first connected to the terminal portion 224 of the second package 200 located at the upper portion of the first package 100 and then exposed to the other path to be connected to a separate external circuit . Here, the external circuit means an object on which a semiconductor package such as a board is installed. Therefore, the terminal portion 124 of the first package 100 can be connected to the second package 200 located at the upper portion while being bent to form an external circuit at the lower portion.

그리고 제1패키지(100)의 반도체 칩(130)은 제1리드 프레임(120)의 하부에 위치하고, 제2패키지(200)의 반도체 칩(230)은 제2리드 프레임(220)의 상부에 위치함으로써, 패키지 적층시 제1리드 프레임(120)과 제2리드 프레임(220)이 서로 마주보는 구조가 될 수 있다.The semiconductor chip 130 of the first package 100 is located below the first lead frame 120 and the semiconductor chip 230 of the second package 200 is positioned above the second lead frame 220 The first lead frame 120 and the second lead frame 220 may be opposed to each other when the package is stacked.

이와 같이 노출된 제1리드 프레임(120)과 제2리드 프레임(220)이 서로 마주보는 형태로 부착되어 제1패키지(100)와 제2패키지(200)의 제1패키지와 제2패키지의 전기신호가 곧바로 연결되어 전기적 연결특성을 좋게 하고, 열방출 역시 연결된 부분으로 곧바로 배출되어 방열효과도 높일 수 있다.The first lead frame 120 and the second lead frame 220 exposed in this manner are attached to each other to face each other so that the first package 100 and the first package 200 of the second package 200, Signals are connected directly to improve electrical connection characteristics and heat dissipation can also be drained directly to the connected part to increase heat dissipation.

아울러 제1패키지(100)와 제2패키지(200)의 내부에 있는 단자부(124).(224) 전체와 노출된 부분에 해당하는 단자부(124),(224)의 상관관계는 반도체 패키지의 연결특성에 따라 조금씩 다른 형태가 될 수 있다. 즉, 예를 들어 제1패키지(100)와 제2패키지(200)의 단자부(124),(224) 개수가 동일한 조건에서 각각의 단자부(124),(224)가 모두 독립적으로 노출되어 제1패키지(100)와 제2패키지(200)의 모든 단자부(124),(224)가 각각 1:1로 연결될 수도 있고, 어느 한쪽 패키지의 단자부(124),(224)가 2개 또는 그 이상의 공통단자로 연결되어 1:2, 1:3 또는 2:1, 3:1 과 같은 형태로 연결될 수 있으며, 일부 단자는 연결되지 않도록 구성될 수도 있다. 상기 나열한 예시뿐만 아니라 제1패키지(100)와 제2패키지(200)의 마주보는 부분에 단자부(124),(224)를 노출시켜 상호 접합 되는 구성이라면 본 발명의 기술사상에 속한다고 보아야 할 것이다.The correlation between the entirety of the terminal portion 124 in the first package 100 and the second package 200 and the terminal portions 124 and 224 corresponding to the exposed portion is determined by the connection of the semiconductor package It can be slightly different depending on the characteristics. That is, for example, when the number of the terminal portions 124 and 224 of the first package 100 and the second package 200 is the same, the respective terminal portions 124 and 224 are independently exposed, All the terminal portions 124 and 224 of the package 100 and the second package 200 may be connected in a one-to-one ratio and the terminal portions 124 and 224 of either package may be connected to two or more common Terminal may be connected in the form of 1: 2, 1: 3 or 2: 1, 3: 1, and some terminals may be configured not to be connected. It is to be understood that the present invention is not limited to the above-described exemplary embodiments, but may be constructed such that the terminal portions 124 and 224 are exposed to the opposite portions of the first package 100 and the second package 200, .

상기 제1,2패키지(100),(200)의 반도체 칩(130),(230)과 단자부(124),(224)는 도면에 도시한 바와 같이 서로 본딩 와이어(B-W)에 의해 전기적 연결이 이루어질 수도 있으나, 본 발명에서는 이를 한정하지 않고 본딩 와이어(B-W)에 의한 연결뿐만 아니라 전도성 금속재질로 이루어진 클립구조체가 적용되어 연결될 수 있음은 물론이다.The semiconductor chips 130 and 230 and the terminal portions 124 and 224 of the first and second packages 100 and 200 are electrically connected to each other by a bonding wire BW However, the present invention is not limited to this, and it is needless to say that a clip structure made of a conductive metal material may be applied as well as a connection using a bonding wire (BW).

본 발명은 제1리드 프레임(120)과 제2리드 프레임(220)의 연결부분이 열에 의한 용융접합으로 이루어진다. 본 발명은 종래기술과 같이 솔더, 전도성 에폭시, 전도성 접착 테이프와 같은 접착수단을 쓰지 않고 금속재질로 이루어진 제1리드 프레임(120)과 제2리드 프레임(220)의 특성을 이용하여 서로 맞닿는 부분을 고온으로 상승시켜 용융접합되도록 한다.The connecting portion of the first lead frame 120 and the second lead frame 220 is formed by fusion bonding by heat. The present invention is not limited to the conventional art in which a portion contacting with each other using the characteristics of the first lead frame 120 and the second lead frame 220 made of a metal material without using a bonding means such as a solder, a conductive epoxy, And is elevated to a high temperature so as to be melt-bonded.

본 발명에 적용되는 용융접합의 바람직한 예로는 초음파 웰딩(ULTRASONIC WELDING) 방식에 의한 제1리드 프레임(120)과 제2리드 프레임(220)의 마찰열로 접합될 수 있다. 상기 초음파 웰딩 방식은 별도의 초음파 웰딩 접합장치(미도시)를 통해 접합이 이루어지는 것으로서, 접합하고자 하는 소재면에 정하중을 가하면서 초음파진동에 의해 진동마찰열을 발생시켜 압접하는 방식이다. 이와 같이 초음파웰딩 방식으로 접합함에 따라 접합 품질이 향상되고 환경오염 물질 발생을 방지할 수 있으며, 자동 제어에 의해 생산성을 제고[提高]할 수 있는 효과가 있다.As a preferred example of the fusion bonding applied to the present invention, the first lead frame 120 and the second lead frame 220 may be bonded by frictional heat by an ultrasonic welding (ULTRASONIC WELDING) method. The ultrasonic welding method is a method in which ultrasonic welding is performed through a separate ultrasonic welding joining device (not shown), and vibration torque is generated by ultrasonic vibration while a static load is applied to a work surface to be bonded. As described above, bonding by the ultrasonic welding method improves the bonding quality, prevents the generation of environmental pollutants, and has an effect of increasing productivity by automatic control.

본 발명의 초음파 웰딩을 실시하기 위한 바람직한 공정조건은 15 내지 35Khz의 주파수 범위로 이루어지고 0.001 내지 1Mpa 의 범위로 가압이 이루어질 수 있도록 하는 것이 좋다.The preferred process conditions for carrying out the ultrasonic welding of the present invention are in the frequency range of 15 to 35 KHz, and it is preferable that the pressurization can be performed in the range of 0.001 to 1 Mpa.

아울러 본 발명의 제1패키지(100)와 제2패키지(200)의 패키지 몸체(110),(210) 사이에는 간극이 형성되어 있다. 이렇게 간극을 형성한 이유는, 초음파 웰딩에 의한 접합시 제1패키지(100)와 제2패키지(200)의 패키지 몸체(110),(210)가 서로 닿지 않은 상태에서 노출된 제1리드 프레임(120)과 제2리드 프레임(220)만 서로 접촉되게 하여 접합부위의 마찰이 원활이 이루어지도록 하기 위함이다. 여기서 제1패키지(100)와 제2패키지(200)의 간극은 적어도 10μm(마이크로미터) 이상이어야 하며, 제1리드 프레임(120) 또는 제2리드 프레임(220) 중 적어도 한 군데 이상은 반드시 패키지 몸체(110),(210)의 표면보다 더 돌출된 형태가 되어야 한다. 물론 제1리드 프레임(120)과 제2리드 프레임(220) 모두 돌출된 형태가 되어도 좋다. In addition, a gap is formed between the first package 100 of the present invention and the package bodies 110 and 210 of the second package 200. The reason why the gap is formed is that when the first package 100 and the package bodies 110 and 210 of the second package 200 are not in contact with each other at the time of bonding by ultrasonic welding, 120 and the second lead frame 220 are brought into contact with each other so as to smooth the friction of the joint portion. Here, the gap between the first package 100 and the second package 200 should be at least 10 μm (micrometer), and at least one of the first lead frame 120 or the second lead frame 220 must be a package Should be more protruding than the surfaces of the bodies 110 and 210. Of course, both the first lead frame 120 and the second lead frame 220 may be protruded.

그리고 상기 제1리드 프레임(120)과 제2리드 프레임(220)의 재질은 전기적 연결을 위해 구리 또는 구리합금 재질로 이루어지며, 상기 재질에 니켈, 주석, 납합금, 은 중 어느 하나 이상의 재질로 도금처리될 수 있다.The materials of the first lead frame 120 and the second lead frame 220 are made of copper or a copper alloy for electrical connection and may be made of any one or more of nickel, tin, lead alloy, and silver It can be plated.

이상에서 본 발명은 상기 실시예를 참고하여 설명하였지만 본 발명의 기술사상 범위 내에서 다양한 변형실시가 가능함은 물론이다.While the present invention has been described with reference to the exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments.

100 : 제1패키지
200 : 제2패키지
110, 210 : 패키지몸체
120 : 제1리드 프레임
220 : 제2리드 프레임
122, 222 : 패드부
124, 224 : 단자부
130, 230 : 반도체 칩
B-W : 본딩 와이어100: First package
200: the second package
110, 210: a package body
120: first lead frame
220: second lead frame
122 and 222:
124, 224:
130 and 230: semiconductor chips
BW: Bonding wire

Claims (7)

하부에 제1패키지가 위치하고 제1패키지의 상부에 제2패키지가 올려지는 적층식 반도체 패키지에 있어서,
상기 제1패키지는 제1리드 프레임의 일부가 패키지 몸체의 상부로 노출되고,
상기 제2패키지는 제2리드 프레임의 일부가 패키지 몸체의 하부로 노출되어 서로 맞닿아 연결되되, 노출된 제1리드 프레임 또는 제2리드 프레임 중 적어도 한군데 이상은 패키지 몸체의 표면보다 더 돌출되어 제1패키지와 제2패키지의 패키지 몸체 사이에 간극이 형성될 수 있도록 하고,
상기 간극이 형성된 부분은 제1리드 프레임 및 제2리드 프레임에서 노출되어 서로 연결되는 부분을 제외한 제1패키지와 제2패키지의 패키지 몸체 사이에 형성되며,
상기 제1리드 프레임과 제2리드 프레임의 맞닿은 부분은 열에 의한 용융접합으로 연결되며
상기 제1,2패키지의 제1리드 프레임과 제2리드 프레임은 각각 반도체 칩이 실장 되는 패드부와, 상기 패드부에서 이격된 위치에 복수로 마련되는 단자부로 구성되며,
상기 제1패키지의 반도체칩은 제1리드프레임의 패드부 하면에 배치되고, 상기 제2패키지의 반도체칩은 제2리드프레임의 패드부 상면에 배치되어, 패키지는 서로 대칭을 이루며, 제1리드프레임의 패드부와 제2리드프레임의 패드부가 서로 대면하도록 노출되어 접하고,
상기 제1리드 프레임의 단자부 중 패키지 몸체의 상부로 노출된 부분과 상기 제2리드 프레임의 단자부 중 패키지 몸체의 하부로 노출된 부분, 및 제1리드프레임의 패드부와 제2리드프레임의 패드부가 열에 의한 용융 접합으로 연결되며, 상기 용융 접합은 초음파 용접인 것을 특징으로 하는 반도체 패키지.
And a second package is mounted on an upper portion of the first package,
Wherein the first package has a portion of the first lead frame exposed to the top of the package body,
Wherein at least one of the exposed first lead frame or the second lead frame protrudes more than the surface of the package body so that a portion of the second lead frame protrudes more than the surface of the package body, A gap can be formed between the package body of the first package and the second package,
The gap formed portion is formed between the first package and the package body of the second package except for the portions exposed at the first lead frame and the second lead frame and connected to each other,
The abutting portions of the first lead frame and the second lead frame are connected by fusion bonding by heat
The first lead frame and the second lead frame of the first and second packages each include a pad portion on which a semiconductor chip is mounted and a plurality of terminal portions spaced apart from the pad portion,
Wherein the semiconductor chip of the first package is disposed on a lower surface of a pad portion of the first lead frame and the semiconductor chip of the second package is disposed on an upper surface of a pad portion of the second lead frame, The pad portion of the frame and the pad portion of the second lead frame are exposed so as to face each other,
A portion of the terminal portion of the first lead frame exposed to the upper portion of the package body and a portion of the terminal portion of the second lead frame exposed to the lower portion of the package body, and a pad portion of the first lead frame and a pad portion of the second lead frame Wherein the heat sink is connected by heat fusion bonding, and the fusion bonding is ultrasonic welding.
삭제delete 제 1항에 있어서,
상기 제1패키지의 단자부는 상부에 위치한 제2패키지의 단자부와 먼저 연결된 다음, 다른 경로로 노출되어 별도의 외부회로와 연결될 수 있도록 일체로 구성된 것을 특징으로 하는 적층식 반도체 패키지
The method according to claim 1,
Wherein the terminal portion of the first package is integrally formed so as to be connected to a terminal portion of a second package located at an upper portion and then exposed to another path and connected to a separate external circuit.
제 1항에 있어서,
상기 제1패키지와 제2패키지의 간극은 적어도 10μm(마이크로미터) 이상인 것을 특징으로 하는 적층식 반도체 패키지.
The method according to claim 1,
Wherein a gap between the first package and the second package is at least 10 mu m (micrometer) or more.
삭제delete 제 1항에 있어서,
상기 제1리드 프레임과 제2리드 프레임의 재질은 구리 또는 구리합금 재질인 것을 특징으로 하는 적층식 반도체 패키지.
The method according to claim 1,
Wherein the first lead frame and the second lead frame are made of copper or a copper alloy.
제 6항에 있어서,
상기 재질에 니켈, 주석, 납합금, 은 중 어느 하나 이상의 재질로 도금처리된 것을 특징으로 하는 적층식 반도체 패키지.


The method according to claim 6,
Wherein the material is plated with at least one of nickel, tin, lead alloy, and silver.


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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031372A (en) * 1998-06-30 2000-01-28 Hyundai Electron Ind Co Ltd Stacked package
JP2003023133A (en) * 2001-07-06 2003-01-24 Matsushita Electric Ind Co Ltd Lead frame, plastic molded type semiconductor device using the same and its manufacturing method
KR20040106714A (en) * 2003-06-11 2004-12-18 삼성전자주식회사 Stack Chip Package
KR20050050155A (en) * 2003-11-25 2005-05-30 (주)케이나인 Flip chip bondig method for enhancing the performance of connection in flip chip packaging process and layered metal architecture of substrate for stud bump

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031372A (en) * 1998-06-30 2000-01-28 Hyundai Electron Ind Co Ltd Stacked package
JP2003023133A (en) * 2001-07-06 2003-01-24 Matsushita Electric Ind Co Ltd Lead frame, plastic molded type semiconductor device using the same and its manufacturing method
KR20040106714A (en) * 2003-06-11 2004-12-18 삼성전자주식회사 Stack Chip Package
KR20050050155A (en) * 2003-11-25 2005-05-30 (주)케이나인 Flip chip bondig method for enhancing the performance of connection in flip chip packaging process and layered metal architecture of substrate for stud bump

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