KR100873039B1 - Stacking type semiconductor connector, semiconductor package therewith and manufacturing method thereof - Google Patents

Stacking type semiconductor connector, semiconductor package therewith and manufacturing method thereof Download PDF

Info

Publication number
KR100873039B1
KR100873039B1 KR1020020031951A KR20020031951A KR100873039B1 KR 100873039 B1 KR100873039 B1 KR 100873039B1 KR 1020020031951 A KR1020020031951 A KR 1020020031951A KR 20020031951 A KR20020031951 A KR 20020031951A KR 100873039 B1 KR100873039 B1 KR 100873039B1
Authority
KR
South Korea
Prior art keywords
semiconductor package
connector
leads
lead
reinforcing material
Prior art date
Application number
KR1020020031951A
Other languages
Korean (ko)
Other versions
KR20030094695A (en
Inventor
김기수
류재철
Original Assignee
삼성테크윈 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성테크윈 주식회사 filed Critical 삼성테크윈 주식회사
Priority to KR1020020031951A priority Critical patent/KR100873039B1/en
Publication of KR20030094695A publication Critical patent/KR20030094695A/en
Application granted granted Critical
Publication of KR100873039B1 publication Critical patent/KR100873039B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 적층형 반도체 커넥터 및 이를 채용한 적층형 반도체 팩키지와 이의 제조방법을 개시한다. 본 발명에 따르면, 보강재가 일면에 부착되고, 보강재가 부착된 면이 구부러진 면의 내부로 향하도록 상하 양측 중 한쪽을 향하여 소정 형상으로 구부러진 복수의 리이드를 외측에 갖는 금속층과; 상기 금속층의 상하면에 형성된 접착제를 포함하는 접착층을 구비하고, 상기 보강재는 상기 금속층의 구부러지는 부분에는 형성되지 않는 것을 특징으로 하는 적층형 반도체 팩키지용 커넥터와 이를 채용한 적층형 반도체 팩키지와 이의 제조방법이 제공된다.The present invention discloses a stacked semiconductor connector, a stacked semiconductor package employing the same, and a manufacturing method thereof. According to the present invention, a reinforcing material is attached to one surface, the metal layer having a plurality of leads on the outside bent in a predetermined shape toward one of the upper and lower sides so that the surface to which the reinforcing material is attached toward the inside of the bent surface; An adhesive layer comprising an adhesive layer formed on upper and lower surfaces of the metal layer, wherein the reinforcing material is not formed in the bent portion of the metal layer, a connector for a multilayer semiconductor package, a multilayer semiconductor package employing the same, and a manufacturing method thereof. do.

Description

적층형 반도체 커넥터 및 이를 채용한 적층형 반도체 팩키지와 이의 제조방법{Stacking type semiconductor connector, semiconductor package therewith and manufacturing method thereof}Stacked semiconductor connector, stacked semiconductor package employing the same and manufacturing method thereof {Stacking type semiconductor connector, semiconductor package therewith and manufacturing method}

도 1은 종래 기술에 따른 적층형 반도체 팩키지 유니트의 단면도,1 is a cross-sectional view of a stacked semiconductor package unit according to the prior art,

도 2는 종래 기술에 따른 적층형 반도체 팩키지의 단면도,2 is a cross-sectional view of a stacked semiconductor package according to the prior art,

도 3은 종래 기술에 따른 적층형 반도체 팩키지의 사시도,3 is a perspective view of a stacked semiconductor package according to the prior art,

도 4는 종래 기술에 따른 적층형 반도체 팩키지용 커넥터의 단면도,4 is a cross-sectional view of a connector for a stacked semiconductor package according to the prior art;

도 5a는 본 발명에 따른 적층형 반도체 팩키지용 커넥터의 단면도,5A is a cross-sectional view of a connector for a stacked semiconductor package according to the present invention;

도 5b는 본 발명에 따른 적층형 반도체 팩키지의 사시도,5B is a perspective view of a stacked semiconductor package according to the present invention;

도 6은 본 발명에 따른 적층형 반도체 팩키지의 단면도.6 is a cross-sectional view of a stacked semiconductor package according to the present invention.

< 도면의 주요부분에 대한 부호의 간단한 설명.><Brief description of symbols for the main parts of the drawings.>

51; 금속층 52; 유전체51; Metal layer 52; dielectric

53a,53b; 접착층 54; 리이드부53a, 53b; Adhesive layer 54; Lead part

61,63; 적층형 반도체 팩키지 유니트61,63; Stacked Semiconductor Package Unit

본 발명은 적층형 반도체 커넥터 및 이를 채용한 적층형 반도체 팩키지와 이의 제조방법에 관한 것으로, 더욱 상세하게는 강도가 개선되고 용접시의 단락이 방지되는 적층형 반도체 커넥터 및 이를 채용한 적층형 반도체 팩키지와 이의 제조방법에 관한 것이다. The present invention relates to a laminated semiconductor connector, a laminated semiconductor package employing the same, and a method of manufacturing the same. More particularly, the laminated semiconductor connector, the laminated semiconductor package employing the same, and a method of manufacturing the same, the strength of which is improved and the short circuit during welding is prevented. It is about.

최근의 반도체 기술의 발달과 더불어 좁은 공간에 많은 용량의 반도체를 탑재하려는 노력이 이루어지고 있다. 그 일환으로서 반도체 팩키지를 적층하여 일체로 형성하는 반도체 적층 기술이 있다. 일반적인 반도체 팩키지를 적층하여 새로운 반도체 팩키지를 제조할 때, 팩키지 자체의 리이드를 소정 소정 형상으로 절곡하여 상하 팩키지 간의 연결을 제공하는 경우와, 별도의 전기적 전도체를 포함하는 커넥터를 이용하여 상하 팩키지간 전기적 연결을 담당하게 하는 경우가 있다. 커넥터는 일반 금속 리이드 프레임과 동일한 부분을 가지고 있으며 이를 J 포밍(forming)을 수행하여 상하 팩키지를 연결하게 한다.With the recent development of semiconductor technology, efforts have been made to mount a large amount of semiconductor in a narrow space. As one of them, there is a semiconductor lamination technology in which a semiconductor package is laminated and integrally formed. When fabricating a new semiconductor package by stacking a general semiconductor package, the lead of the package itself is bent into a predetermined shape to provide a connection between the upper and lower packages, and the upper and lower packages are electrically connected by using a connector including a separate electrical conductor. In some cases you might want to take care of the connection. The connector has the same portion as the normal metal lead frame and performs J forming to connect the upper and lower packages.

도 1에는 일반적인 적층형 반도체 팩키지의 유니트의 개략적인 단면도가 도시되어 있다.1 is a schematic cross-sectional view of a unit of a typical stacked semiconductor package.

도면을 참조하면 반도체 팩키지 유니트(10)는 반도체 칩(11)과, 상기 반도체 칩의 상면에 부착된 절연체(12)와, 상기 절연체의 상면에 그 일단부가 부착된 리이드 프레임(13)과, 상기 리이드 프레임(13)의 이너 리이드와 상기 반도체 칩(11)의 전극을 상호 연결하는 본딩 와이어(14)와, 상기 반도체 칩(11), 절연체(12), 리이드 프레임(13)의 일부와 본딩 와이어(14)를 감싸는 엔캡슐레이션(15)를 구비한다. 리이드 프레임(13)은 도면에 도시된 바와 같이 소정의 절곡 형상을 가짐으로써, 그 일단부는 그 저면이 전기적인 연결에 제공되는 랜드(13a)를 형성하고 그 타단부는 그 상면이 본딩 와이어에 대한 전기적인 연결에 제공되는 패드(13b)를 형성하게 된다. Referring to the drawings, the semiconductor package unit 10 includes a semiconductor chip 11, an insulator 12 attached to an upper surface of the semiconductor chip, a lead frame 13 having one end attached to an upper surface of the insulator, Bonding wires 14 interconnecting the inner lead of the lead frame 13 and the electrodes of the semiconductor chip 11, the semiconductor chip 11, the insulator 12, a part of the lead frame 13 and the bonding wires; An encapsulation 15 enclosing 14 is provided. The lead frame 13 has a predetermined bent shape as shown in the figure, so that one end thereof forms a land 13a whose bottom surface is provided for electrical connection, and the other end thereof has an upper surface for the bonding wire. The pad 13b provided for the electrical connection is formed.

도 2에는 도 1에 도시된 적층형 반도체 팩키지 유니트를 적층시킨 반도체 팩키지의 단면도가 도시되어 있다.FIG. 2 is a cross-sectional view of a semiconductor package in which the stacked semiconductor package unit illustrated in FIG. 1 is stacked.

도면을 참조하면, 적층형 반도체 팩키지(20)는 두 개의 적층형 반도체 팩키지 유니트(21,22)를 적층하였으며, 두 반도체 팩키지 유니트(21,22) 사이에는 커넥터(23)가 게재되어 있다. 아래에 놓인 반도체 팩키지 유니트(22)의 패드(22a)는 커넥터(23)의 리이드(23a)의 저면과 접촉하고, 위에 놓인 반도체 팩키지 유니트(21)의 랜드(21a)는 커넥터(23)의 리이드(23a)의 상면과 접촉하여 전기적으로 연결되게 된다. 커넥터의 상하면에는 접착제를 포함하는 접착층이 마련되어 있으므로 이에 의해 상하 팩키지가 고정되게 된다. Referring to the drawings, the stacked semiconductor package 20 stacks two stacked semiconductor package units 21 and 22, and a connector 23 is disposed between the two semiconductor package units 21 and 22. The pad 22a of the underlying semiconductor package unit 22 is in contact with the bottom surface of the lead 23a of the connector 23, and the land 21a of the semiconductor package unit 21 placed above is the lead of the connector 23. In contact with the upper surface of (23a) it is to be electrically connected. The upper and lower surfaces of the connector are provided with an adhesive layer containing an adhesive, thereby fixing the upper and lower packages.

도 3에는 도 2에 도시된 커넥터의 사시도가 도시되어 있다.3 shows a perspective view of the connector shown in FIG. 2.

적층형 반도체 팩키지용 커넥터(30)는 통상 금속으로 된 도전층(31)과, 상기 도전층(31)의 상하 양면에 형성된 접착제를 포함한 접착층(32)과, 상기 도전층(31)의 양측 단부로부터 연장된 복수의 리이드(33a)로 이루어진 리이드부(33)로 구성된다. 상기 도전층은 통상 구리로 되어 있으며, 상기 접착층(32)는 통상적으로 접착제와 폴리이미드가 적층되어 구성된다.The connector 30 for a laminated semiconductor package is usually formed from a conductive layer 31 made of metal, an adhesive layer 32 including an adhesive formed on both upper and lower sides of the conductive layer 31, and both ends of the conductive layer 31. It consists of the lead part 33 which consists of the several extended lead 33a. The conductive layer is usually made of copper, and the adhesive layer 32 is usually formed by laminating an adhesive and a polyimide.

도 3의 커넥터(30)의 제조공정은 다음과 같다.The manufacturing process of the connector 30 of FIG. 3 is as follows.

먼저 폴리이미드, 접착제, 구리가 적층된 소재를 사용하여 구리면의 단면을 에칭하여 패턴을 형성하여 준다. 그리고 나서, 리이드부에 해당하는 부분에 남아 있는 폴리이미드와 접착제를 레이저를 이용하여 제거하여 준다. 그 다음 폴리이미드와 접착제가 형성된 부분의 폴리이미드의 면에 접착제를 부착하여 준다. First, a pattern is formed by etching a cross section of a copper surface using a material in which polyimide, an adhesive, and copper are laminated. Then, the polyimide and the adhesive remaining in the portion corresponding to the lead portion are removed using a laser. Then, the adhesive is attached to the polyimide and the polyimide side of the adhesive formed portion.

도 4에는 상기 공정이 진행된 커넥터(40)의 단면을 도시하고 있다. 4 shows a cross section of the connector 40 in which the above process is performed.

도면을 참조하면 구리층(41)의 상하면에는 접착제(42a), 폴리이미드(43), 접착제(42b)가 순차로 적층되어 있다.Referring to the drawings, the adhesive 42a, the polyimide 43, and the adhesive 42b are sequentially stacked on the upper and lower surfaces of the copper layer 41.

이후에는 가이드 홀(미도시) 부분의 구리 소재를 레이저를 이용하여 노출시키는 공정을 추가로 수행하고, 외부로 노출된 리이드부는 주석/팔라듐 도금을 수행한다. 통상적으로 상기 구리층의 두께는 약 70 ㎛정도이며, 리이드에 붙어 있는 레일(미도시)은 반도체 조립 전까지 리이드를 고정하는 기능을 하게 된다.Thereafter, a process of exposing a copper material of a portion of the guide hole (not shown) using a laser is further performed, and the lead portion exposed to the outside performs tin / palladium plating. Typically, the copper layer has a thickness of about 70 μm, and a rail (not shown) attached to the lead serves to fix the lead until semiconductor assembly.

이 상태에서 커넥터 리이드에 J 포밍을 수행하여 주고, 하부 팩키지, 커넥터, 상부 팩키지 순으로 적층한 후 열압착을 하고, 솔더링(soldering)하여 주며 필요에 따라 위의 과정을 반복한 후 세정을 수행하여 적층형 반도체 팩키지를 완성하게 된다.In this state, J-forming is performed on the connector lead, and the lower package, the connector, and the upper package are stacked in this order, followed by thermocompression bonding, soldering, repeating the above process if necessary, and then cleaning. The stacked semiconductor package is completed.

상술한 바와 같은 종래의 적층형 반도체 팩키지의 제조 공정에 있어서, 두께가 얇은 구리층의 약한 강도로 인해, 그리고 에칭후 리이드의 폭이 비교적 작고 개별화되는 것으로 인해 각 제조 단계에서 리이드의 변형이 발생하는 문제가 있다. 특히 반도체 조립시에 레일 커팅 후 또는 포밍 공정 후에 리이드의 공면성(共面性, coplanarity)을 해하게 되는 경우가 많고, 리이드의 변형 또한 문제가 된다. In the manufacturing process of the conventional stacked semiconductor package as described above, the deformation of the lead occurs at each manufacturing step due to the weak strength of the thin copper layer and the relatively small and individualized width of the lead after etching. There is. In particular, the coplanarity of the lead is often deteriorated after the rail cutting or the forming step during semiconductor assembly, and the deformation of the lead is also a problem.

또한 리이드의 외면과 내면 모두가 노출됨으로 인해 솔더링 공정중에 납이 리이드의 내면에 흘러 리이드가 단락되는 경우가 생겨 문제이다. In addition, since both the outer surface and the inner surface of the lead are exposed, lead may flow into the inner surface of the lead during the soldering process, causing the lead to be short-circuited.

상기의 문제 중 리이드의 공면성을 해하는 문제는 상하 팩키지의 리이드가 커넥터를 통해 일대일로 대응되어야 한다는 점에서 매우 심각한 문제라고 할 수 있다.Among the above problems, the problem of harming the coplanarity of the leads is a very serious problem in that the leads of the upper and lower packages must be one-to-one corresponded through the connector.

미국특허공개공보 제5,978,227호에는 일반적인 팩키지에 사용되는 리이드 프레임의 외부 리이드를 변형하여 형성한 적층형 반도체 팩키지가 개시되어 있다. 즉 리이드 프레임 제작시 외부 리이드의 끝단부를 두 갈래로 분리할 수 있게 제작하고, 이 리이드 프레임을 이용하여 팩키지를 적층한다. 상기 분리된 외부 단자는 위 아래 팩키지와 전기적으로 연결되고, 최하층에 있는 팩키지의 외부단자 층 하나는 위 팩키지와 연결되고 다른 하나는 보드에 연결되는 형태로 실장되게 되는데, 이 경우에도 구리층의 약한 강도로 인해 전술한 문제점이 잔존하게 된다.US Patent Publication No. 5,978,227 discloses a stacked semiconductor package formed by modifying an outer lead of a lead frame used in a general package. That is, when manufacturing the lead frame, the end of the outer lead can be separated into two parts, and the package is laminated using the lead frame. The separated external terminals are electrically connected to the upper and lower packages, and the outer terminal layer of the package at the lowermost layer is connected to the upper package and the other is connected to the board. The strength leaves the above mentioned problems.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 보강재에 의해 강도가 개선되고 보강재의 적절한 선택을 통해 솔더링시의 단락을 방지할 수 있는 적층형 반도체 팩키지의 커넥터와 이를 채용한 적층형 반도체 팩키지, 그리고 이의 제조방법을 제공하는 것을 목적으로 한다.The present invention is to solve the above problems, the connector of the laminated semiconductor package, and the laminated semiconductor package employing the same, which can improve the strength by the reinforcement and prevent the short circuit during soldering through the appropriate selection of the reinforcement, and its It is an object to provide a manufacturing method.

상기 목적을 달성하기 위하여 본 발명에 관한 적층형 반도체 팩키지용 커넥터는, 보강재가 일면에 부착되고, 보강재가 부착된 면이 구부러진 면의 내부로 향하도록 상하 양측 중 한쪽을 향하여 소정 형상으로 구부러진 복수의 리이드를 외측에 갖는 금속층과, 상기 금속층의 상하면에 형성된 접착제를 포함하는 접착층을 구비하고, 상기 보강재는 상기 금속층의 구부러지는 부분에는 형성되지 않는 것을 특징으로 한다.In order to achieve the above object, the multilayer semiconductor package connector according to the present invention includes a plurality of leads bent in a predetermined shape toward one of the upper and lower sides so that a reinforcing material is attached to one surface and the surface to which the reinforcing material is attached is directed to the inside of the curved surface. And an adhesive layer including an adhesive layer formed on the upper and lower surfaces of the metal layer, and the reinforcing material is not formed at the bent portion of the metal layer.

삭제delete

또한, 본 발명에 관한 적층형 반도체 팩키지는, 복수의 리이드를 구비하는 제 1 반도체 팩키지와, 상기 제1반도체 팩키지의 상부에 배치되는 금속층, 상기 금속층의 하면에 부착된 보강재, 상기 금속층의 상면과 상기 보강재의 하면에 형성된 접착제를 포함하는 접착층 및 상기 금속층에서 그 외측으로 연장되어 형성된 복수의 리이드를 구비하는 적층형 반도체 팩키지용 커넥터로서, 상기 보강재는 상기 적층형 반도체 팩키지용 커넥터의 리이드를 따라 그 외측으로 연장되고, 상기 적층형 반도체 팩키지용 커넥터의 리이드는 상기 보강재가 내부에 위치하도록 구부러져 상기 제1반도체 팩키지를 향하여 연장되며, 상기 적층형 반도체 팩키지용 커넥터의 리이드의 상기 제1반도체 팩키지를 향하여 연장된 부분의 하면이 상기 제 1 반도체 팩키지의 복수의 리이드의 상면에 접촉하는 적층형 반도체 팩키지용 커넥터와, 상기 적층형 반도체 팩키지용 커넥터의 상부에 배치되고, 상기 적층형 반도체 팩키지용 커넥터의 복수의 리이드의 상면에 그 하면이 접촉하는 복수의 리이드를 구비하는 제 2 반도체 팩키지를 구비한다.In addition, the stacked semiconductor package according to the present invention includes a first semiconductor package having a plurality of leads, a metal layer disposed on an upper portion of the first semiconductor package, a reinforcing material attached to a lower surface of the metal layer, an upper surface of the metal layer, and the A connector for a laminated semiconductor package having an adhesive layer comprising an adhesive formed on a bottom surface of a reinforcement and a plurality of leads extending outwardly from the metal layer, wherein the reinforcement extends outwardly along the lead of the connector for the laminated semiconductor package. And a lead of the connector for the laminated semiconductor package extends toward the first semiconductor package by bending the reinforcing material to be positioned therein, and a lower surface of the portion extending toward the first semiconductor package of the lead of the connector for the laminated semiconductor package. A plurality of the first semiconductor packages A multilayer semiconductor package connector in contact with an upper surface of the lead, and a plurality of leads disposed above the multilayer semiconductor package connector and having a plurality of leads in contact with an upper surface of the plurality of leads of the multilayer semiconductor package connector. 2 semiconductor packages are provided.

본 발명에 있어서, 상기 보강재는 유전체인 것이 바람직하다.In the present invention, the reinforcing material is preferably a dielectric.

또한 본 발명에 관한 적층형 반도체 팩키지 제조방법은, 상하 양면에 형성된 접착제를 포함하는 박판으로 이루어진 접착부와, 상기 접착부의 외곽으로부터 연장된 복수의 리이드로 이루어진 리이드부를 구비하는 적층형 반도체 팩키지용 재료에서 상기 리이드부의 상하 양면 중 하나의 면에 보강재를 부착하는 제 1 단계와, 상기 리이드부를 상기 보강재가 내부에 위치하도록 구부려 상기 접착부를 향하여 연장되게 함으로써 적층형 반도체 팩키지용 커넥터를 준비하는 제 2 단계와, 복수의 리이드를 구비하는 제 1 반도체 팩키지의 상부에 상기 적층형 반도체 팩키지용 커넥터를 배치하는 제 3 단계와, 상기 제1반도체 팩키지의 복수의 리이드의 상면과 상기 적층형 반도체 팩키지용 커넥터의 리이드부의 복수의 리이드의 상기 접착부를 향하여 연장된 부분의 하면을 전기적으로 연결하는 제 4단계와, 상기 적층형 반도체 팩키지용 커넥터의 상부에 복수의 리이드를 구비하는 제 2 반도체 팩키지를 배치하는 제 5 단계와, 상기 적층형 반도체 팩키지용 커넥터의 리이드부의 복수의 리이드의 상면을 상기 제1반도체 팩키지의 복수의 리이드의 하면과 전기적으로 연결하는 제 6 단계와, 상기 제 3단계 내지 제 6단계를 반복하여 요구되는 적층형 반도체 팩키지를 제조하는 제 7단계를 구비한다.In addition, the method for manufacturing a stacked semiconductor package according to the present invention includes the above-mentioned lead in a laminated semiconductor package material having an adhesive part made of a thin plate including an adhesive formed on both sides of the upper and lower parts, and a lead part made up of a plurality of leads extending from the outer side of the adhesive part. A first step of attaching the reinforcing material to one of the upper and lower surfaces of the part, a second step of preparing the connector for the laminated semiconductor package by bending the lead part so that the reinforcing material is located inside and extending toward the adhesive part, and a plurality of A third step of disposing the connector for the stacked semiconductor package on the first semiconductor package having a lead; and the upper surface of the plurality of leads of the first semiconductor package and the plurality of leads of the lead portion of the connector for the laminated semiconductor package. A part extending toward the adhesive part A fourth step of electrically connecting the lower surface of the split, a fifth step of arranging a second semiconductor package having a plurality of leads on the connector of the stacked semiconductor package, and a plurality of lead portions of the connector of the stacked semiconductor package A sixth step of electrically connecting the top surface of the lead to the bottom surface of the plurality of leads of the first semiconductor package, and the seventh step of manufacturing the required stacked semiconductor package by repeating the third to sixth steps. do.

이하 첨부된 도면을 참조하여 본 발명에 따른 한 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5a와 도 5b에 도시된 것은 본 발명의 일 실시예에 따른 적층형 반도체 팩키지용 커넥터의 단면도와 사시도를 나타낸 것이다.5A and 5B show a cross-sectional view and a perspective view of a connector for a stacked semiconductor package according to an embodiment of the present invention.

도면을 참조하면, 커넥터(50)는 금속층(51)과, 상기 금속층(51)의 저면에 부착된 보강재(52)와, 상기 금속층(51)의 상면과, 상기 보강재(52)의 저면에 형성된 접착제를 포함하는 접착층(53a,53b)으로 이루어져 있다. 상기 접착층(53a, 53b)에는 전술한 종래의 기술의 경우와 같이 폴리이미드층과 복수의 접착제층을 포함하여 이루어질 수도 있다. 상기 금속층(51)과 보강재(52)가 부착된 부분 중 금속층(51)이 외부로 노출된 부분은 커넥터(50)의 리이드(54)를 형성하게 되는데, 상기 리이드(54)는 도면에 도시된 바와 같이 "J"자형으로 구부러져 있다. 즉 이러한 구부러진 형상의 결과로 상기 리이드(54)의 상면은 패드(54a)를 형성하고, 상기 리이드의 저면은 랜드(54b)를 형성하게 된다. 리이드는 절곡되거나 만곡되어 구부러질 수 있는데, 절곡되는 경우 절곡되는 부위에는 보강재(52)가 형성되어 있지 않을 수 있으며 이는 절곡을 용이하게 할 수 있다. 상기 금속층(51)은 통상 전기적인 전도성이 좋은 구리가 사용되며, 상기 보강재(52)로는 PI 필름 즉, 폴리이미드나 에폭시(epoxy)와 PET 등과 같은 유전체가 사용되며, 상기 금속층(51)의 두께는 제품이 따라 달라질 수 있다.Referring to the drawings, the connector 50 is formed on the metal layer 51, the reinforcement 52 attached to the bottom surface of the metal layer 51, the top surface of the metal layer 51, and the bottom surface of the reinforcement 52 It consists of the adhesive layers 53a and 53b containing an adhesive agent. The adhesive layers 53a and 53b may include a polyimide layer and a plurality of adhesive layers as in the conventional art. The portion of the metal layer 51 and the reinforcing material 52 to which the metal layer 51 is exposed to the outside forms the lead 54 of the connector 50. The lead 54 is illustrated in the drawing. It is bent in a "J" shape as shown. That is, as a result of this bent shape, the top surface of the lead 54 forms a pad 54a, and the bottom surface of the lead forms a land 54b. The lead may be bent or bent to be bent, but when bent, the reinforcement 52 may not be formed at the bent portion, which may facilitate bending. As the metal layer 51, copper having good electrical conductivity is generally used. As the reinforcement material 52, a dielectric such as polyimide, epoxy, and PET is used, and the thickness of the metal layer 51 is used. May vary by product.

도 6에는 도 5a 또는 도 5b의 커넥터가 사용된 적층형 반도체 팩키지의 단면도가 나타나 있다.6 shows a cross-sectional view of a stacked semiconductor package in which the connector of FIG. 5A or 5B is used.

도면을 참조하면, 적층형 반도체 팩키지(60)는, 복수의 리이드(61a)를 구비하는 반도체 팩키지(61)와, 상기 반도체 팩키지(61)의 상부에 배치되고, 상기 복수의 리이드(61a)의 상면에 그 저면이 접촉하는 복수의 리이드(62a)를 구비하는 커넥터(62)와, 상기 커넥터(62)의 상부에 배치되고, 상기 리이드(62a)의 상면에 그 하면이 접촉하는 복수의 리이드(63a)를 구비하는 반도체 팩키지(63)를 구비하여 이루어 진다. 즉 하부에 배치된 반도체 팩키지(61)의 리이드(61a)의 패드와 상부에 배치된 반도체 팩키지(63)의 리이드(63a)의 랜드는 상기 커넥터(62)의 리이드(62a)의 외곽의 상하면을 통해서 전기적으로 연결된다. 이때 연결은 솔더링을 통해 최종적으로 이루어지고, 상기 리이드(62a)의 내면에는 보강재가 부착되어 있다. 상기 보강재로 인해 제조공정 중에 변형이 방지되고 솔더링 중에 땜납이 상기 리이드(62a)의 내면으로 흘러들어 발생할 수 있는 단락이 방지될 수 있다. 또한 위와 같은 방식을 반복함으로써 필요한 만큼의 반도체 팩키지가 적층될 수 있다.Referring to the drawings, the stacked semiconductor package 60 is disposed on the semiconductor package 61 including the plurality of leads 61a and the upper portion of the semiconductor package 61, and the upper surfaces of the plurality of leads 61a. A connector 62 having a plurality of leads 62a having a bottom surface in contact with the bottom thereof, and a plurality of leads 63a disposed above the connector 62 and having a bottom surface thereof in contact with an upper surface of the lead 62a. It is made of a semiconductor package 63 having a). That is, the land of the pad of the lead 61a of the semiconductor package 61 disposed below and the land of the lead 63a of the semiconductor package 63 disposed above the upper and lower surfaces of the outer edge of the lead 62a of the connector 62. Is electrically connected through. At this time, the connection is finally made through soldering, and a reinforcing material is attached to the inner surface of the lead 62a. The reinforcement prevents deformation during the manufacturing process and prevents short circuits that may occur due to solder flowing into the inner surface of the lead 62a during soldering. In addition, by repeating the above method, as many semiconductor packages as needed can be stacked.

상기의 구성을 가진 적층형 반도체 팩키지용 커넥터(50)와 적층형 반도체 팩키지(60)의 제조방법을 설명하면 다음과 같다.The manufacturing method of the connector 50 for a laminated semiconductor package and the laminated semiconductor package 60 which have the above structure is as follows.

먼저 원소재로 유전체와 접착제의 두 층으로 이루어진 재료와 구리층을 사용하는 방법과, 유전체, 접착제, 구리의 세 층으로 이루어진 재료를 사용하는 방법이 있으나 결과적으로는 동일하다. 전자의 방법을 이용하는 경우는 유전체를 구리층에 부착하여 준 후 리이드의 패턴을 단면 에칭을 통해 제작하여 구리의 패턴을 형성하고 유전체를 부착하고, 후자의 방법을 사용하는 경우는 바로 에칭을 통해 구리의 패턴을 형성하여 주면 된다. 그리고 나서 양자 공히 그 상하면에 접착층을 형성하여 준다. First of all, there are two methods of using a copper layer and a material composed of two layers of dielectric and adhesive, and a method of using three layers of dielectric, adhesive and copper, but the result is the same. In the case of the former method, the dielectric is attached to the copper layer, and then the pattern of the lead is manufactured by cross-sectional etching to form a pattern of copper and the dielectric is attached. In the case of the latter method, the copper is directly What is necessary is to form the pattern of. Then, an adhesive layer is formed on both the upper and lower surfaces thereof.

커넥터의 제조방법을 자세히 설명하면 다음과 같다.The manufacturing method of the connector will be described in detail as follows.

먼저 채택된 원소재에 스프로킷 홀을 형성하여 이송을 원활히 할 수 있게 한다. 그리고 유전체와 포일(foil) 형태의 구리층을 라미네이팅 시켜주고, 통상적인 포토리지스트 코팅과, 패턴 노광과 현상을 거치게 된다. 그 후 에칭을 하여 패턴을 형성하여 주고, 이 단계에서 리이드를 형성하여 주거나 혹은 다른 펀칭과 같은 타 공정에서 리이드를 형성할 수도 있다. 그러나 제조 공정상에 발생할 수 있는 리이드의 변형을 방지하기 위해서는 개별 리이드의 형성은 될 수 있으면 제조공정의 후반부에 수행하는 것이 바람직하며, 그 방식 또한 금형을 이용한 펀칭과 같은 물리적인 방식에 의하는 것이 바람직하다. 그리고 나서 스트립핑 공정을 통해 포토리지스트를 제거하고, 리이드부를 제외한 부분의 리이드부를 제외한 부분의 상하부에 유전체를 라미네이팅 하여 준다. First, sprocket holes are formed in the selected raw material to facilitate the transfer. Then, the dielectric and foil copper layer are laminated, and subjected to conventional photoresist coating, pattern exposure and development. Thereafter, etching may be performed to form a pattern. In this step, the lead may be formed, or the lead may be formed in another process such as another punching. However, in order to prevent the deformation of the lead that may occur in the manufacturing process, it is preferable to perform the formation of individual leads later in the manufacturing process, and the method may also be performed by a physical method such as punching using a mold. desirable. Then, the photoresist is removed through the stripping process, and the dielectric is laminated on the upper and lower portions of the portion except the lead portion except for the lead portion.                     

최종적으로 커넥터를 개별화하여 주는데, 리이드를 이미 형성하여준 경우는 유전체만 펀칭하고, 리이드가 아직 형성되지 않은 경우는 구리층도 같이 펀칭하여 준다. 이후 상하부에 접착제를 부착하고 리이드부에 주석/팔라듐 도금을 수행한다.Finally, the connector is individualized. If the lead is already formed, only the dielectric is punched, and if the lead is not formed yet, the copper layer is punched together. Then, the adhesive is attached to the upper and lower parts, and tin / palladium plating is performed on the lead part.

상기와 같이 형성된 커넥터를 적층하고자 하는 적층형 반도체 팩키지 유니트들의 사이에 게재하고 커넥터와 반도체 팩키지의 리이드간에 솔더링을 수행하여 적층형 반도체 팩키지를 완성하여 준다. 위에서 제시된 제조 공정은 공정에 투입되는 원재료의 사양이나 종류에 따라 다양하게 변형될 수 있다.
The stacked connectors are stacked between the stacked semiconductor package units to be stacked and soldered between the connectors and the leads of the semiconductor package to complete the stacked semiconductor package. The manufacturing process presented above may be modified in various ways depending on the specification or type of raw materials to be introduced into the process.

상술한 바와 같이, 유전체를 내면에 구비한 적층형 반도체 팩키지용 커넥터를 채용한 적층형 반도체 팩키지는 그 조립 공정시 커넥터의 변형이나 솔더링 공정에서 발생할 수 있는 단락에 의한 불량을 방지하여 적층형 반도체 팩키지의 생산성과 품질을 향상시킬 수 있다.As described above, the multilayer semiconductor package employing the multilayer semiconductor package connector having a dielectric inside thereof prevents defects caused by deformation of the connector during the assembly process and short circuits that may occur during the soldering process, thereby improving productivity of the multilayer semiconductor package. Can improve the quality.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다. Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.

Claims (6)

보강재가 일면에 부착되고, 보강재가 부착된 면이 구부러진 면의 내부로 향하도록 상하 양측 중 한쪽을 향하여 소정 형상으로 구부러진 복수의 리이드를 외측에 갖는 금속층과;A metal layer having a plurality of leads outside the reinforcing material attached to one surface and having a plurality of leads bent in a predetermined shape toward one of the upper and lower sides so that the surface to which the reinforcing material is attached is directed to the inside of the bent surface; 상기 금속층의 상하면에 형성된 접착제를 포함하는 접착층을; 구비하고,An adhesive layer including an adhesive formed on upper and lower surfaces of the metal layer; Equipped, 상기 보강재는 상기 금속층의 구부러지는 부분에는 형성되지 않는 것을 특징으로 하는 적층형 반도체 팩키지용 커넥터.The reinforcement member is a connector for a laminated semiconductor package, characterized in that not formed in the bent portion of the metal layer. 제 1항에 있어서,The method of claim 1, 상기 보강재는 유전체인 것을 특징으로 하는 적층형 반도체 팩키지용 커넥터.The connector for the laminated semiconductor package, characterized in that the reinforcing material is a dielectric. 삭제delete 복수의 리이드를 구비하는 제 1 반도체 팩키지와;A first semiconductor package having a plurality of leads; 상기 제1반도체 팩키지의 상부에 배치되는 금속층, 상기 금속층의 하면에 부착된 보강재, 상기 금속층의 상면과 상기 보강재의 하면에 형성된 접착제를 포함하는 접착층 및 상기 금속층에서 그 외측으로 연장되어 형성된 복수의 리이드를 구비하는 적층형 반도체 팩키지용 커넥터로서, 상기 보강재는 상기 적층형 반도체 팩키지용 커넥터의 리이드를 따라 그 외측으로 연장되고, 상기 적층형 반도체 팩키지용 커넥터의 리이드는 상기 보강재가 내부에 위치하도록 구부러져 상기 제1반도체 팩키지를 향하여 연장되며, 상기 적층형 반도체 팩키지용 커넥터의 리이드의 상기 제1반도체 팩키지를 향하여 연장된 부분의 하면이 상기 제 1 반도체 팩키지의 복수의 리이드의 상면에 접촉하는 적층형 반도체 팩키지용 커넥터와;A metal layer disposed on an upper portion of the first semiconductor package, a reinforcing material attached to a lower surface of the metal layer, an adhesive layer including an adhesive formed on an upper surface of the metal layer and a lower surface of the reinforcing material, and a plurality of leads extending outward from the metal layer A connector for a laminated semiconductor package comprising: the reinforcing member extends outward along a lead of the connector for the laminated semiconductor package, and the lead of the laminated semiconductor package connector is bent such that the reinforcing member is positioned inside the first semiconductor. A multilayer semiconductor package connector extending toward the package and having a lower surface of the portion of the lead of the multilayer semiconductor package extending toward the first semiconductor package, the upper surface of the plurality of leads of the first semiconductor package; 상기 적층형 반도체 팩키지용 커넥터의 상부에 배치되고, 상기 적층형 반도체 팩키지용 커넥터의 복수의 리이드의 상면에 그 하면이 접촉하는 복수의 리이드를 구비하는 제 2 반도체 팩키지;를 구비하는 적층형 반도체 팩키지.And a second semiconductor package disposed on an upper portion of the connector for the stacked semiconductor package, the second semiconductor package including a plurality of leads on a lower surface of the plurality of leads of the connector for the stacked semiconductor package. 제 4항에 있어서,The method of claim 4, wherein 상기 보강재는 유전체인 것을 특징으로 하는 적층형 반도체 팩키지.The reinforcing material is a laminated semiconductor package, characterized in that the dielectric. 상하 양면에 형성된 접착제를 포함하는 박판으로 이루어진 접착부와, 상기 접착부의 외곽으로부터 연장된 복수의 리이드로 이루어진 리이드부를 구비하는 적층형 반도체 팩키지용 재료에서 상기 리이드부의 상하 양면 중 하나의 면에 보강재를 부착하는 제 1 단계와;In the laminated semiconductor package material having a bonding portion made of a thin plate comprising an adhesive formed on both sides of the upper and lower sides, and a lead portion consisting of a plurality of leads extending from the outside of the bonding portion to attach the reinforcing material to one side of the upper and lower sides of the lead portion A first step; 상기 리이드부를 상기 보강재가 내부에 위치하도록 구부려 상기 접착부를 향하여 연장되게 함으로써 적층형 반도체 팩키지용 커넥터를 준비하는 제 2 단계와;A second step of preparing a connector for a stacked semiconductor package by bending the lead portion so that the reinforcing material is positioned inside and extending toward the adhesive portion; 복수의 리이드를 구비하는 제 1 반도체 팩키지의 상부에 상기 적층형 반도체 팩키지용 커넥터를 배치하는 제 3 단계와;Disposing the connector for the stacked semiconductor package on top of the first semiconductor package having a plurality of leads; 상기 제1반도체 팩키지의 복수의 리이드의 상면과 상기 적층형 반도체 팩키지용 커넥터의 리이드부의 복수의 리이드의 상기 접착부를 향하여 연장된 부분의 하면을 전기적으로 연결하는 제 4단계와; A fourth step of electrically connecting upper surfaces of the plurality of leads of the first semiconductor package and lower surfaces of the portions extending toward the adhesive portions of the plurality of leads of the lead portions of the multilayer semiconductor package connector; 상기 적층형 반도체 팩키지용 커넥터의 상부에 복수의 리이드를 구비하는 제 2 반도체 팩키지를 배치하는 제 5 단계와;A fifth step of disposing a second semiconductor package having a plurality of leads on the stacked semiconductor package connector; 상기 적층형 반도체 팩키지용 커넥터의 리이드부의 복수의 리이드의 상면을 상기 제2반도체 팩키지의 복수의 리이드의 하면과 전기적으로 연결하는 제 6 단계와; A sixth step of electrically connecting upper surfaces of the plurality of leads of the lead portion of the stacked semiconductor package connector with lower surfaces of the plurality of leads of the second semiconductor package; 상기 제 3단계 내지 제 6단계를 반복하여 요구되는 적층형 반도체 팩키지를 제조하는 제 7단계;를 구비하는 적층형 반도체 팩키지 제조방법.And a seventh step of repeating the third to sixth steps to manufacture the required stacked semiconductor package.
KR1020020031951A 2002-06-07 2002-06-07 Stacking type semiconductor connector, semiconductor package therewith and manufacturing method thereof KR100873039B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020031951A KR100873039B1 (en) 2002-06-07 2002-06-07 Stacking type semiconductor connector, semiconductor package therewith and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020031951A KR100873039B1 (en) 2002-06-07 2002-06-07 Stacking type semiconductor connector, semiconductor package therewith and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20030094695A KR20030094695A (en) 2003-12-18
KR100873039B1 true KR100873039B1 (en) 2008-12-09

Family

ID=32386229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020031951A KR100873039B1 (en) 2002-06-07 2002-06-07 Stacking type semiconductor connector, semiconductor package therewith and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR100873039B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090109636A1 (en) * 2007-10-25 2009-04-30 Chipstack, Inc. Multiple package module using a rigid flex printed circuit board

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144851A (en) * 1996-11-14 1998-05-29 Hitachi Cable Ltd Laminated semiconductor device
KR19980063639U (en) * 1997-04-18 1998-11-25 김영환 Stack package
US5978227A (en) * 1993-03-29 1999-11-02 Staktek Corporation Integrated circuit packages having an externally mounted lead frame having bifurcated distal lead ends
KR19990084443A (en) * 1998-05-06 1999-12-06 김영환 Ultra-high integrated circuit B-L stack and manufacturing method
KR20010011310A (en) * 1999-07-27 2001-02-15 윤종용 Method for manufacturing stack package
KR20010057474A (en) * 1999-12-23 2001-07-04 박종섭 Stackable package and manufacturing method thereof
KR20010097635A (en) * 2000-04-25 2001-11-08 이중구 Unit for stacking type semiconductor package and semiconductor package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5978227A (en) * 1993-03-29 1999-11-02 Staktek Corporation Integrated circuit packages having an externally mounted lead frame having bifurcated distal lead ends
JPH10144851A (en) * 1996-11-14 1998-05-29 Hitachi Cable Ltd Laminated semiconductor device
KR19980063639U (en) * 1997-04-18 1998-11-25 김영환 Stack package
KR19990084443A (en) * 1998-05-06 1999-12-06 김영환 Ultra-high integrated circuit B-L stack and manufacturing method
KR20010011310A (en) * 1999-07-27 2001-02-15 윤종용 Method for manufacturing stack package
KR20010057474A (en) * 1999-12-23 2001-07-04 박종섭 Stackable package and manufacturing method thereof
KR20010097635A (en) * 2000-04-25 2001-11-08 이중구 Unit for stacking type semiconductor package and semiconductor package

Also Published As

Publication number Publication date
KR20030094695A (en) 2003-12-18

Similar Documents

Publication Publication Date Title
US6566993B1 (en) Surface-mount coil and method for manufacturing same
EP1235272B1 (en) Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
KR100396925B1 (en) Flexible wiring substrate, film carrier, tapelike semiconductor device, semiconductor device, method of manufacture of semiconductor device, circuit board, and electronic device
EP1061536B1 (en) Chip capacitor
US6760227B2 (en) Multilayer ceramic electronic component and manufacturing method thereof
EP0524761A1 (en) Plastic pin grid array package
JP2001326295A (en) Semiconductor device and frame for manufacturing the same
US20050212107A1 (en) Circuit device and manufacturing method thereof
US5151771A (en) High lead count circuit board for connecting electronic components to an external circuit
US20150282325A1 (en) Semiconductor device, semiconductor apparatus and method for manufacturing semiconductor device
CN111106074B (en) Power module and method for manufacturing the same
KR101614856B1 (en) Wiring substrate for a semiconductor chip, semiconductor package having the wiring substrate and method of manufacturing the semiconductor package
JP3660663B2 (en) Chip package manufacturing method
US6833512B2 (en) Substrate board structure
KR100873039B1 (en) Stacking type semiconductor connector, semiconductor package therewith and manufacturing method thereof
US20010022391A1 (en) Substrate for semiconductor device and semiconductor device fabrication using the same
JP4708915B2 (en) Manufacturing method of encapsulated printed circuit board
KR20160126311A (en) Semiconductor package and manufacturing method thereof
WO2017131011A1 (en) Inductor component and manufacturing method therefor
KR100774894B1 (en) Semiconductor device
JPH08162329A (en) Chip inductor, and manufacturing thereof
CN112151433B (en) Substrate structure, packaging structure and manufacturing method thereof
JPH09214093A (en) Mounting circuit device and manufacture of the same
US20110000704A1 (en) Printed Circuit Board and Method of Manufacturing the Same
CN215499762U (en) Multilayer circuit board provided with impedance-sensitive electronic components

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121129

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151201

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161201

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191125

Year of fee payment: 12