KR100329251B1 - 반도체소자및그제조방법 - Google Patents

반도체소자및그제조방법 Download PDF

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Abstract

쇼트키 전극이 형성된 활성층 일부분 영역과 상기 영역 부근에 형성된 수정층을 특징으로 하는 화합물 반도체 기판상에 형성된 활성층과 쇼트키접합을 형성하는 쇼트키 전극을 갖는 반도체 소자가 제공되었다.

Description

반도체 소자 및 그 제조방법
본 발명은 반도체 소자 (또는 반도체 장치) 와 그 제조 방법에 관한 것이다. 특히, 본 발명은 전계효과 트랜지스터 (예를 들어, GaAsMESFET), 헴트(high electron mobility transistor, 이하 HEMT), 쇼트키 배리어 다이오드 등과 같이 쇼트키 접합을 형성하는 전극을 포함하는 반도체 소자와 그 제조 방법에 관한 것이다.
GaAsMESFET
쇼트키 게이트를 포함하는 갈륨비소 전계효과 트랜지스터 (이후"(GaAsMESFET" 로 칭함) 는 우수한 고주파수 특성 (특히, 빠른 스피드응답) 으로 인하여 고주파 증폭소자처럼 고주파수 대역에서 높은 출력이 가능한 반도체 소자로 사용된다.
일반적으로, GsAs 기판의 능동층 표면의 고밀도 표면결함상태 및 게이트 전극 바로 하부의 능동층의 전계집속의 영향으로, GaAsMESFET 는 드레인 내전압 (withstand voltage, 이하 내전압) 과 게이트 내전압이 작다는 문제점이 있다. GaAsMESFET의 출력전력 한계와 그 신뢰성을 개선하기 위하여, 드레인 내전압과 게이트 내전압을 증가시킨 고출력 GaAsMESFET 가 요구된다.
제 34 도 내지 제 36 도는 GaAsMESFET(71) 생산공정의 단면도를 순차적으로 도시한다. 상기 공정에서, 포지티브 형 (positive 형. 이하 "p 형" 으로 칭한) 불순물이 반절연 GaAs 기판 (40) 의 표면층에 주입되어 p 형 능동층 (41) 을 형성하고, 다음에 네가티브 형 (negative 형. 이하 "n 형" 으로 칭함) 불순물이 주입되어 n 형 능동층 (42) 을 형성하고, 다음에 n 형 불순물이 소오스 영역 및 드레인 영역에 주입되어 n형 능동층 양측에 n+형 능동층(43)을 형성하고(제 34 도 참조), 다음에 오믹금속 (ohmic metal) 이 n+형 능동층 (43) 위에 형성되어 소오스 전극 (44) 및 드레인 전극 (45) 을 형성한다(제 35 도 참조). 다음에 게이트 전극 (47) 이 n형 능동층 (42) 부분을 에칭하여 생긴 리세스 (recess) (46) 에 제공된다(제 36 도 참조).
따라서, 소오스 영역 및 드레인 영역에 n+형 능동층 (43) 을 제공함으로써, 드레인 전극 (45) 부근의 전계강도를 감소시켜, 드레인 내전압이 증가된다. 더욱이 게이트 전극 (47) 및 드레인 전극 (45) 부근의 전계집속이 분산되어 전계강도가 감소되고, 따라서 드레인 내전압 및 게이트 내전압이 증가된다.
그러나, 제 36 도의 구조를 갖는 소자의 내전압은 충분하지 않다. 따라서, GaAsMESFET 분야에 있어서, 예를 들어, 능동층 내의 전계집속의 분산과 저농도 도핑 드레인(Lightly Doped Drain, 이하 LDD) 구조 및 다단차 (multi - step) 리세스구조에 의한 내전압 증가뿐만 아니라 누설전류의 감소 등의 다양한 방법으로, 터널링의 억제, 게이트 내전압의 증가, 및 배리어 높이의 증가에 대하여 연구되어 왔고, 부분적으로 실행되어 왔다. 예를 들어, 구체적인 방법에는 (1) 게이트 전극용으로 적당한 금속을 선택하여 배리어 높이를 증가시키는 것 ; (2) GaAs 기판 계면의 특수한 처리로 게이트 내전압을 증가시키는 것 ; (3) GaAs 기판의 능동층에 버퍼층을 제공하여 게이트 내전압을 증가시키는 것 등이 있다.
제 37 도는 LDD 구조를 갖는 GaAsMESFET(72) 의 단면도로서, n+형 능동층 (43) 보다 적은 캐리어 농도를 갖는 n+형 층 (48) 은, 게이트 전극(47) 을 수반하는 n 형 능동층 (42) 과 소오스 전극 (44) 및 드레인 전극(45) 을 수반하는 각각의 n+형 능동층(43) 사이에 형성된다. 따라서, n+형 능동층(43)과 n 형 능동층 사이의 계면에서 전계의 강도가 억제되어, 드레인 내전압과 소오스 내전압이 증가된다.
제 38 도는 GaAs 기판 (51) 상에 제공된 버퍼층을 갖는 GaAsMESFET (73) 의 단면도이다. 버퍼층으로써, 도핑되지 않은 표면층 (53) 이 GaAs 기판 (51) 상의 능동층 (52) 상에 형성된다.
제 38 도의 GaAsMESFET (73) 은 다음 절차에 의하여 제조된다. 도핑되지 않은 표면층 (53) 은 GaAs 기판 (51) 상의 능동층 (52) 상에 형성되고, 저저항을 갖는 n 형 저항층 (54) 은 도핑되지 않은 표면층상에 형성된다.
그후, 실리콘 산화막 (55)이 소오스 전극 (56) 및 드레인 전극 (57) 사이에 형성되기 전에, 오믹 소오스 전극 (56) 및 오믹 드레인 전극 (57) 이 저항층 (54) 상에 형성된다. 그후, 패터닝된 레지스트 필름 (도시되지 않음) 을 마스크로 이용하여 건식 에칭하여, 산화막 (55) 에 개구부가 형성되고 게이트 전극을 매립하기에 충분한 깊이를 갖는 리세스가 형성된다. 그후, 산화막 (55) 이 사이드 에칭 (side - etching) 되어 소정의 리세스 길이를 만들고 상기 리세스는 소정 길이까지 에칭된다. 최종적으로, Al / Ti / WSi 같은 금속을 증착하고, 불필요한 금속 및 저항층을 제거하여, 쇼트키 접합을 형성하는 게이트 전극 (58) 이 제공된다. 제 38 도에서 게이트 전극 (58) 은 도핑되지 않은 표면층 (53) 을 관통하여 능동층 (52) 상에 형성된다. 그러나, 게이트 전극(58)은 도핑되지 않은 표면층 (53) 상에 형성될 수도 있다.
도핑되지 않은 표면층 (53) 을 갖는 GaAsMESFET(73) 에서, 게이트 영역과 드레인 영역사이, 또는 게이트 영역과 소오스 영역 사이의 채널이 협소하기 때문에 전류한계는 발생하지 않고, 따라서 LDD 구조 또는 다단차 리세스구조와 거의 동일한 효과가 얻어진다. 더욱이 계면 상태에 기초한 표면 효과는 도핑되지 않은 표면층 (53) 내에서 완충되어, 게이트 내전압은 증가된다.
그러나, LDD 구조 또는 다단차 리세스구조를 갖는 상술한 선행기술 GaAsMESFET 는 구조에 있어서 복잡하고, 따라서 그와 같은 소자를 생산하는 공정은 복잡하게 되고, 생산 제어도 어렵고, 소자의 신뢰성도 충분하지 못하고, 상업적 적용에도 어렵다. 비슷하게, 제 38 도의 GaAsMESFET(73) 을 만들기 위해서는, 도핑되지 않은 표면층 형성단계, 반응성 이온 에칭(이하,RIE) 과 같은 건식 에칭, 사이드 에칭이 필요하며, 이들 단계는 복잡하고 제어가 어렵다. 따라서 이와 같은 소자의 제조가격이 높아진다. 게다가, 상술한 소자 이외의 다른 소자도 구조가 복잡하고 제조하는데 복잡한 단계를 필요로 한다.
선행기술 소자 중에서, 제 38 도의 GaAsMESFET 는 가장 큰 출력과 가장 높은 효율을 제공한다. 이러한 소자에서, 상술한 능동층 (52), 도핑되지 않은 표면층 (53), 및 n 형 저 저항층 (54) 은 에피탁시얼 성장 방법에 의하여 형성된다. 에피탁시얼 성장방법이 적용될 때, 고저항을 갖는 도핑되지 않은 표면층 (53)은, 오믹 전극 (소오스 전극 (56) 또는 드레인 전극(57)) 과 능동층 (52) 사이에 놓여야 하며, 이것은 채널과 직렬로 놓여있는 기생저항의 증가를 의미한다.
어떤 면에서는 전계효과 트랜지스터 (FET) 의 출력에 있어서 다음과 같은 것이 적용된다. 제 39 도는 소오스 전극 및 드레인 전극 사이의 전압 (Vds) 에 대한 드레인 전류 (Id) 의 정특성 곡선과 부하곡선(I)을 도시하는 그래프이다. 상기 전계효과 트랜지스터가 A급 증폭기로 작동되면, 최대출력전력 (Pomax) 는 다음 식으로 표시된다.
여기에서, Imax는 최대전류, Vknee는 만곡부 전압(굴곡부분에서의 전압), 그리고 BVds는 항복 전압이며, 이들 각각은 제 39 도의 그래프에서 얻어진다.
상기 수식 (1) 에 따르면, 최대 출력전력 (Pomax) 을 증가시키기 위하여, Imax및/또는 BVds는 증가되고 및/또는 만곡부 전압은 감소된다. 일반적으로, 소자의 저항을 줄여서 최대전류 (Imax)를 증가시키거나 만곡부 전압을 감소시킨다. 반면에, 증가한 항복전압 (BVds) 으로 인한 높은 내전압은 더 고저항을 만든다. 따라서 이러한 변수들은 독립적으로 정해질 수 없다.
제 38 도의 GaAsMESFET(73) 에서, 도핑되지 않은 표면층 (53) 을 삽입함으로써, 항복전압 (BVds)은 증가하고, 결국 더 높은 내전압을 가진다.
그러나 상술한 바와 같이, 채널과 직렬로 놓여있는 저항성분이 증가하고, 따라서 최대전류 (Imax)는 감소하고, 만곡부 전압 (Vknee)은 증가한다.
따라서, 최대전력 (Pomax) 은 효과적으로 증가될 수 없다. 더욱이, 상기 소자를 휴대용 전기장치에 적용하기 위해서는 최대전류 (Imax) 는 증가되고 만곡부 전압 (Vknee) 은 감소되어 저 전력 소비로 낮을 전압에서 동작되어야 한다. 따라서 제 38 도에 도시된 바와 같이, 더 높은 내전압을 갖는 구조를 가지는 GaAsMESFET 는 상술한 조건을 만족시키지 않는다. 또한, 비록 최대 출력전력에 대한 문제가 설명되었지만, 소자의 효율에 있어서 이와 유사한 문제점이 발생한다.
쇼트키 배리어 다이오드
반도체와 금속간에 쇼트키 접합을 갖는 다른 반도체 소자로서, 쇼트키 배리어 다이오드를 예시한다. 제 40 도 내지 제 42 도는 선행기술 쇼트키 배리어 다이오드(74)의 제조공정을 순차적인 단면도로 도시한다. 낮은 캐리어 농도를 갖는 n 형 능동층 (62) 이 n+형 GaAs 기판(61)(제 40 도 참조) 상에 형성되고, n 형 능동층 (62)과 쇼트키 접합을 형성하는 쇼트키 전극 (63) 은 상기 능동층 (62) (제 41 도) 상에 형성되며, 오믹 전극 (64) 은 n+형 GaAs 기판(61) (제 42 도)의 바닥 표면상에 형성된다. 따라서, 반도체 - 금속의 접촉으로 인해 페르미 레벨을 일치시키기 위해 쇼트키 전극 (63) 의 하부에 공핍층이 생긴다. 쇼트키 전극 (63)과 오믹 전극 (64) 사이에 역전압이 인가되면, 쇼트키 전극 (63) 바로 하부에 공핍층이 존재하기 때문에 역방향 전류는 흐르지 않고, 따라서 상기 다이오드는 정류 특성을 나타낸다.
쇼트키 배리어 다이오드 (74) 를 통하여 순방향 전류를 흐르게 하기 위해서는, 공핍층의 전위 배리어는 충분히 낮아야 한다. 공핍층의 전위 배리어를 낮추기 위해 인가된 전압은, 전적으로 순방향 전압 강하에 기여하기 때문에, 순방향 전압은 증가된다. GaAs 쇼트키 배리어 다이오드는 고주파수 특성이 우수하다. 그러나 상기소자는 위의 특성 때문에, 실리콘 다이오드와 비교해서 순방향 전압 및 전력 손실이 더 크다는 문제점이 있다.
또한, 어느 정도 이상 역전압이 인가되면, 전자 - 호울쌍이 생성되어 애벌런치 항복이 발생하고, 역전압 인가시의 내전압은 애벌런치 항복에 의하여 결정된다.상기 쇼트키 배리어 다이오드 소자는 역전압 인가시의 내전압이 작다는 문제점이 있다. 역전압시 내전압을 증가시키기 위하여, GaAs 기판의 불순물 농도가 감소된다. 그러나 농도가 감소되면, 순방향 전류가 감소하여 다이오드의 특성문제를 초래한다.
본 발명은 상술한 선행기술의 문제점에 기초를 두고 있으며, 반도체와 금속간에 쇼트키 접합이 사용된 반도체 소자의 특성을 개선시키는 것이 목적이다.
또한, 본 발명의 목적은, 선행기술 반도체 소자의 문제점을 극복하고, 가격이 비싸지 않으며, 쇼트키 전극의 내전압이 개선되고, 누설전류가 감소된 GaAsMESFET 등의 반도체 소자 및 복잡한 단계와 복잡한 설치를 필요로 하지 않는 제조공정을 제공하는 것이다.
본 발명의 또 다른 목적은, 쇼트키 접합이 사용된 쇼트키 배리어 다이오드 등의 반도체 소자의 순방향 전압 - 전류 특성 및 역방향 전압 - 전류 특성을 개선시키는 것이다.
본 발명의 제 1 태양에서는, 화합물 반도체 기판 (GaAs) 의 최상면에 형성된 능동층과 쇼트키 접합을 형성하는 쇼트키 전극을 구비하는 반도체 소자에 있어서, 쇼트키 전극이 형성된 능동층 영역 및 그 부근 영역 중 적어도 일부분에 개질층이 형성되는 것을 특징으로 한다.
개질층은 능동층보다 더 고저항을 가지며, 예를 들어, 플라즈마 처리 등에 의하여 형성된다.
개질층은 쇼트키 접합이 형성되는 능동층 영역을 포함하고 있는 영역에 형성되는 것이 바람직하다.
본 발명의 반도체 소자는 능동층상에 쇼트키 전극과 2 개의 오믹 전극이 형성된 전계효과 트랜지스터일 수도 있다.
본 발명의 다른 반도체 소자는 능동층에 쇼트키 전극이 형성되어 있는 쇼트키 배리어 다이오드일 수도 있다. 이 경우에, 개질층은 쇼트키 전극 바로 하부의 영역과 상기 영역에 인접한 영역에 형성될 수도 있다. 다른 방법으로는, 개질층은, 전체 쇼트키 전극의 바로 하부영역 또는 상기 영역 내의 영역에 형성될 수도 있다. 또한, 쇼트키 전극은 개질층내 영역상에 형성될 수도 있다.
본 발명의 제 2 태양에서는, 화합물 반도체(GsAs 등) 기판의 최상면에 능동층을 형성하는 단계 및 상기 능동층과 쇼트키 접합을 형성하는 쇼트키 전극을 형성하는 단계를 구비하는, 본 발명의 제 1 태양에 따른 반도체 소자의 제조방법에 있어서, 쇼트키 접합이 형성될 능동층 영역의 일부분 및 상기 영역의 부근 영역 중 적이도 일부분을 플라즈마 처리하여, 상기 적어도 일부분을 개질하여 개질층을 형성하고, 그후, 상기 개질층과 접하거나 인접한 능동총상에 쇼트키 전극을 형성하는 것을 특징으로 한다.
쇼트키 전극이 형성될 능동층 영역과 그 부근에 개질층이 형성되고, 그후, 개질층상에 쇼트키 전극이 형성되는 것이 바람직하다.
설명을 간단히 하기 위하여 하나의 쇼트키 전극을 가지는 본 발명에 따른 반도체 소자의 실시예로써, GaAsMESFET 또는 쇼트키 배리어 다이오드에 관하여 이하 상세히 설명한다. 그러나, 본 발명은 다수의 쇼트키 전극을 가지는 소자에도 적용될 수 있다. 쇼트키 전극을 제외한 다른 전극에 있어서, 두개 이상의 오믹 전극 (GaAsMESFET의 경우) 또는 한 개 이상의 전극 (쇼트키 배리어 다이오드)이 한 개의 소자내에 존재할 수도 있다.
본 발명에 따르면, 쇼트키 전극이 형성될 능동층 영역 및 그 부근영역중 적어도 일부분에 더 고저항을 갖도록 개질된 개질층을 제공하여, 반도체 소자의 특성이 개선된다. 이러한 특성의 개선은, 쇼트키 전극 바로 하부의 능동층 영역과 그 부근 영역의 캐리어 농도의 감소 및/또는 능동층의 개질로 인한 표면상태밀도의 변화 때문으로 생각된다. 또한 쇼트키 전극의 가장자리에서 전계집속이 분산되어 있다고 생각된다.
능동층을 플라즈마 처리하여, 개질층을 형성하는 것은 용이하기 때문에, 반도체 소자의 구조 및 그 제조단계는 복잡하지 않으며, 이것은 간단한 방법으로 소자의 특성이 개선된다는 것을 의미한다.
예를 들어, 쇼트키 전극이 형성된 영역내에 능동층의 개질층이 형성되어 있는 전계효과 트랜지스터는, 상기 영역내의 캐리어 밀도가 적고, 표면상태 밀도의 변화가 발생한다. 결과적으로, 박막의 고저항층이 게이트 전극 하부에 형성되고, 이것은 게이트 내전압 등에 영향을 미치는 표면상태의 효과를 억제한다. 따라서 소자특성이 개선된다. 예를 들어, 게이트 내전압이 증가하고, 게이트 전극에서의 전류 누설은 감소된다.
쇼트키 전극의 주변 영역 바로 하부 영역과 쇼트키 배리어 다이오드 내의 상기 영역의 인접영역에 형성된 상기 개질층은, 쇼트키 전극 가장자리의 전계집속을분산시켜, 다이오드의 역방향 특성을 개선시킨다.
또한, 전체 쇼트키 전극 바로 하부의 전체 영역내의 영역 또는 쇼트키 배리어 다이오드내의 상기 영역 내부에 형성된 개질층은 배리어 높이를 낮추고, 이것은 다이오드의 순방향 특성을 개선시킨다.
또한, 전체 쇼트키 전극의 바로 하부 영역내와 쇼트키 배리어 다이오드 내의 상기 영역으로부터 외부로 돌출된 영역(즉, 상기 영역의 바깥영역)에 형성된 개질층은 다이오드의 순방향 및 역방향 특성 양자를 개선시킨다.
산소 및/또는 산소를 구비하는 대기중에서의 플라즈마 처리로 개질층이 형성되면, 개질층의 노출된 표면은 일반적으로 산화되어 산화막이 형성되어 바람직하지 않은 결과를 초래한다. 따라서, 산화막을 제거하는 것이 바람직하며, 예를 들어, 염산에 산화막이 있는 기판을 담그는 방법 등을 사용할 수도 있다.
마지막으로, 개질층을 형성하기 위하여, 본 기술의 전문가들은, 여기에서 의도된 소자의 응용에 대한 소자의 특성, 소자의 제조에 필요한 기판재료 및 불순물 요소 등에 따라 개시된 내용을 기초로 하여, 플라즈마 처리의 적당한 조건 (처리 파워, 처리기간 등) 및 개질층의 특정 조건 (두께, 캐리어 농도 등) 을 쉽게 선택할 수 있을 것이다.
첨부된 도면을 참조하여, 다음의 실시예들로 본 발명을 이하 설명한다. 도면의 참조번호들은 동일한 숫자이기만 하면 서로 다른 도면이더라도 같은 구성요소를 나타낸다.
실시예 1
(제조 단계)
제 1 도 내지 제 5 도는 본 발명에 따른 GaAsMESFET (31) 제조 공정의 한 실시예의 단면도를 순차적으로 도시한다. 먼저, 예를 들어, 이온주입법 또는 분자 빔 에피탁시 (Molecular Beam Epitaxy, 이하 MBE)법에 의해, 반도체 기판 (1) 의 최상층에 능동층 (2)(캐리어농도는 약 1 × 1017cm-3)을 형성한다. 그후, 예를 들어, 포토리소그래피법에 의하여 능동층 (2) 상에 패터닝된 레지스트(도시 않음)를 형성한 후, Au - Ge/Ni 계 금속을 증착하고, 불필요한 금속 및 레지스트 영역을 제거하여 능동층 (2) 상에 소오스전극 (3) 및 드레인 전극 (4) 을 제공한다 (제 1 도 참조). 그후, 양 전극을 열처리하여 합금화한다.
다음 제 2 도에 도시된 바와 같이, 하부 레지스트층 (5) 을 형성하여, 반도체 기판 (1), 소오스 전극 (3), 및 드레인 전극 (4) 을 도포한 후, 소정의 패턴을 갖는 상부 레지스트층 (6)을, 소결, 노광, 현상하여, 하부 레지스트층(5) 상에 형성한다. 따라서, 상부 레지스트층은 게이트 전극이 형성될 영역에 개구부 (8a) 를 가진다.
다음, 제 3 도에 도시된 바와 같이, 상부 레지스트층 (6) 을 마스크로 이용하여, 하부 레지스트층 (5)을 건식 에칭하여 그 위의 개구부 (8a) 보다 조금 큰 개구부 (8b) 를 형성한다. 다음, 개구부 (8a) (8b) 를 통하여 반도체 기판 (1) 을 플라즈마 처리한다. 제 3 도에서 (다른 도면에서도 적용), 화살표는 플라즈마의 방사 방향을 나타낸다. 플라즈마 처리로, 게이트 전극이 형성될 영역과 이 영역으로부터조금 벗어난 영역인 능동층 (2) 영역에 개질층 (2a)을 형성한다. 따라서 건식 에칭 후에 연속적으로 개질층을 형성하는 것이 가능하다.
상술한 플라즈마 처리는, 예를 들어, RIE 장치를 이용하여 수행될 수 있다. 가능한한 어떠한 가스라도 플라즈마 소오스로써 사용될 수 있다.
예를 들어, O2, N2, Ar, CF4, CHF3, H2및 이들의 조합물도 플라즈마 소오스로 사용될 수 있다.
제 4 도에 도시된 바와 같이, 능동층 (2) 의 개질된 층 (2a) 은 리세스 (9) 를 형성하기 위하여 리세스 - 에칭되고, 선택적으로, 1 분 동안 6 N (normal) - HCl 수용액에 상기 기판을 담궈, 개질층 (2a) 의 표면에 형성될 수 있는 산화막 (도시되지 않음)을 제거한 후, Ti / Pt / Au 또는 Al 등의 금속을 증착하여 금속층 (7) 을 형성한다.
마지막으로, 하부 레지스트층 (5) 및 상부 레지스트층 (6) 을 제거하고, 이와 함께 불필요한 금속 (7) 부분도 제거하여, 리세스 (9) 에 게이트 전극 (7a) 을 남김으로써 목적하는 GaAsMESFET 을 얻는다.
상술한 바와 같이, 실시예 1 의 GaAsMESFET 제조방법은, 쇼트키 접합을 형성하는 게이트 전극 (7a) 바로 하부의 능동층 (2) 과 상기 영역 부근의 영역을 플라즈마 처리하여 개질층 (2a) 을 형성하는 것을 특징으로 한다. 따라서, 플라즈마 처리단계 외의 다른 단계들은, 원칙적으로, 선행기술과 유사하다.
본 실시예에서, 비록 플라즈마 처리가 리세스에칭 전에 수행되었지만, 실시예 1은 이러한 절차에 제한 받지 않는다. 플라즈마 에칭을 리세스 에칭 후에 수행할 수도 있고, 그후 게이트 전극을 형성할 수도 있다. 또한, 리세스 - 에칭은 하지 않을 수 있는데, 다시 말해서, 제 3 도에 도시된 플라즈마 처리 후 리세스 - 에칭 없이 게이트 전극을 형성할 수도 있다.
(소자 특성의 측정)
실시예 1 의 GaAsMESFET 을 제조하기 위하여 표 1 의 조건하에서, 플라즈마 소오스로써, O2가스를 사용하고 RIE 장치를 사용하여 플라즈마 처리가 수행된다.
표 1
선행기술 GaAsMESFET 도 또한, 플라즈마 처리가 수행되지 않는다는 것을 제외하면, 동일한 절차를 반복하여 제조할 수 있다.
다음에, 역 바이어스 전압 (Vgd= -12 V ; 소오스 : 개방) 을 게이트 전극과 드레인 전극 사이에 인가하여 게이트 전류 Ig 를 측정한다. 또한, 게이트 전극과 소오스 전극 사이의 전압 (Vgs) 이 0 V 일 때와 소오스 전극과 드레인 전극 사이의 전압 (Vds) 이 9 V 일 때의 게이트 전류 Ig도 측정한다.
각 GaAsMESFET 는 게이트 길이가 0.5 ㎛, 게이트 폭이 300 ㎛, 리세스 깊이가 0.15 ㎛ 이다. 표 2 에 측정결과를 도시하였으며, 실시예 1 의 GaAsMESFET 에역바이어스 전압을 인가했을 때의 게이트 전류는 선행기술 트랜지스터의 1/10 정도로 크게 감소하였다. 즉, 게이트 내전압이 크게 증가하였다. 또한, 게이트 전극과 소오스 전극 사이의 전압 (Vgs)이 0 V인 경우와, 소오스 전극과 드레인 전극 사이의 전압 (Vds)이 9 V 인 경우에 있어서의 게이트 전류 Ig도 선행기술 트랜지스터의 1/50 정도로 크게 감소하였다. 즉, 실시예 1의 GaAsMESFET 의 게이트 내전압은, 제 38 도에서, 능동층 상에 도핑되지 않은 표면층을 갖는 선행기술 트랜지스터의 내전압 이상의 내전압을 얻을 수 있다.
표 2
Vgd: 게이트와 드레인 사이에 인가된 전압
Vds: 소오스와 드레인 사이에 인가된 전압
Vgs: 게이트와 소오스 사이에 인가된 전압
또한, 실시예 1의 GaAsMESFET에서 상호 컨덕턴스 (gm)와 차단(cut - off) 주파수 (ft) 등의 특성이 저하되지 않고, 선행기술 트랜지스터와 실질적으로 동일한 특성을 확인할 수 있었다.
또한, RF 파워가 80 W, 처리기간이 10 분인 조건하에서 플라즈마 처리를 실행하여 제조된 상기 소자를 테스트한 경우, 표 1 의 조건하에서 제조된 트랜지스터의 특성과 거의 동일하였다.
상술한 바와 같이, 반도체 기판 (1) 을 플라즈마 처리하여 능동층 (2)을 개질함으로써, 게이트 전극 (7a) 바로 하부 영역과 그 부근 영역의 캐리어 밀도가 감소하고, 따라서 표면상태밀도의 변화가 초래된다. 결국, 게이트 전극 (7a) 하부에, 박막의 고저항층이 형성되어, 게이트 내전압에 영향을 미치는 표면상태 효과를 완충할 수 있다. 동시에, 게이트 전극 (7a) 또는 드레인 전극 (4) 의 자장자리에서의 전계접속을 분산시킬 수 있다. 결과적으로, 상기 GaAsMESFET (31)의 특성이 개선된다. 예를 들어, 상기 GaAsMESFET (31) 의 게이트 내전압이 증가하고, 게이트에서의 전류누설이 억제된다.
실시예 2
(제조 단계)
제 6 도 내지 제 9 도는 본 발명 GaAsMESFET (32) 제조공정의 다른 실시예의 단면도이며, 높은 캐리어 농도를 갖는 n+형 능동층이 각 소오스 영역 및 드레인 영역에 형성된다.
먼저, 제 6 도에 도시된 바와 같이, 액상 인캡슐레이션 초크랄스키 (Liquid Encapsulation Czochralski, LEC)법에 의하여 제조된 반절연 GaAs 반도체 기판의 최상층에 n 형 능동층 (12) 을 형성하고, 더 높은 캐리어 농도를 갖는 n+형 능동층 (13) 을 n 형 능동층 (12) 양측에 선택적으로 형성한다.
예를 들어, 주입 에너지가 80 keV, 주입 캐리어밀도가 2 × 1012cm-2인 조건하에서, 반도체 기판 (11) 의 최상층으로 n 형 이온을 주입하여, n 형 능동층 (12) 을 형성하고, 그후, n+형 능동층 (13) 이 형성될 영역을 제외한 영역을 레지스트 (도시 않음) 로 도포한다. 그후, 레지스트를 마스크로 이용하여, 소오스 전극과 드레인 전극이 형성될 영역 하부에 주입에너지가 120 keV, 주입 캐리어 밀도가 2 × 1013cm-2인 조건하에서 n 형 능동층보다 더 깊은 정도까지 n 형 이온을 주입하며, n+형 능동층 (13) 을 형성한다.
다음 제 7 도에 도시된 바와 같이, Au - Ge / Ni 계 금속 등의 오믹 금속을 n+형 능동층 (13) 상에 증착하여, 소오스 전극 (14) 및 드레인 전극 (15) 을 형성하고, 열치리하여 합금화한다. 그후, 소오스 전극 (14) 및 드레인 전극 (15) 을 마스크로 이용하여, 이들 두 전극과 n+형 능동층 (13) 사이의 n 형 능동층 (12) 에 플라즈마를 방사하여, 개질층 (16) 을 형성한다.
이렇게 플라즈마 처리하여 개질층 (16) 을 형성함으로써, n 형 능동층 (12) 과 n+형 능동층 (13) 의 표면 영역 주위의 상태밀도가 변화되고, 따라서, 반도체 본래의 고유의 상태는 보상되어 표면상태 영향의 완충역할을 한다. 본 실시예에서는, 상기 실시예 1과 같이 가능한한 어떤 가스든지 플라즈마 소오스로써 사용할 수 있다. 따라서, O2, N2, Ar, CF4, CHF3, H2및 이들의 조합물도 가능하다.
마지막으로, 제 9 도에 도시된 바와 같이, n 형 능동층 (12) 의 개질층(16) 에 형성된 리세스 (17) 에, Ti / Pt / Au 또는 Al 등으로 게이트 전극(18) 을 형성하여, 의도하는 GaAsMESFET (32) 을 제조하고, 그후, 선택적으로, 6 N (normal) - HCl 수용액에 1 분 동안 기판 (11) 을 담궈, 개질층 (16) 의 표면에 형성될 수도 있는 산화막 (도시 않음) 을 제거한다. 이 단계에서, 리세스 (17)를 형성하기 위한 에칭은 플라즈마 방사전 또는 후에 수행된다.
이와 같은 방법으로, n+형 능동층 (13) 을 갖는 GaAsMESFET 는 실시예 1 의 경우처럼, 게이트 내전압이 증가되고 전류 누설이 감소된다.
(소자 특성의 측정)
실시예 2의 GaAsMESFET을 제조하기 위하여 표 3 과 같이 플라즈마 소오스로써 O2를 사용하고 RIE 장치를 사용하여 상기 플라즈마 처리를 수행하였다. 선행기술 GaAsMESFET 는 플라즈마 처리 수행을 제외하고 상기 절차와 동일하게 반복하여 제조된다. 상기 각 GaAsMESFET 는 게이트 길이가 0.5 ㎛, 게이트 폭이 100 ㎛, n+형 능동층 사이의 간격이 2.5 ㎛ 이다.
표 3
게이트 전류 (Ig) 와 게이트 및 드레인 전극 사이의 전압 (Vgd) 과의 관계는,제 10 도의 게이트 전압 - 전류 특성 곡선으로 도시되어 있다. 제 10 도에서, 실시예 2의 트랜지스터는 실선 (a) 로 나타내었고, 선행기술 트랜지스터의 게이트 전류는 점선 (b) 로 나타내었다. 그래프에서 알 수 있듯이, 실시예 2 의 트랜지스터 게이트 내전압은, 선행기술 트랜지스터와 비교하여 증가되었고, 전류 누설은 억제되었다.
또한, 소오스 전극과 드레인 전극 사이의 전압 (Vds)에 대한 게이트 전류 (Ig)의 변화는 제 11 도의 그래프에 도시하였다. 본 그래프에서, 실시예 2 트랜지스터의 게이트 전류는 실선 (c) 로 나타내었고, 선행기술 트랜지스터의 게이트 전류는 점선 (d) 로 나타내었다. 제 11 도의 그래프로부터 알 수 있듯이, 실시예 2 소자의 게이트 전류는 선행기술에서보다 적다.
실시예 3
(제조 단계)
또한, 게이트 전극과 소오스 전극 사이의 전압이 0 V 일 때, 소오스 전극과 드레인 전극 사이의 전압(Vds)에 대한 드레인 컨덕턴스(gd)의 변화를 측정하였으며, 그 결과가 제 12 도의 그래프에 도시되어 있다. 상기 그래프에 있어서, 실시예 2 의 트랜지스터의 드레인 컨덕턴스는 실선 (e) 로 나타내었고, 종래기술 트랜지스터의 드레인 컨덕턴스는 점선 (f) 로 나타내었다. 제 12 도의 그래프로부터 알 수 있듯이, 피크 컨덕턴스 (gd) (제 12 도 내의 원으로 표시) 가 나타나는, 소오스 전극과 드레인 전극 사이의 전압은, 종래기술 트랜지스터에서보다 실시예 2 의 트랜지스터에서 더 높다. 이는 내부전계 집중이 분산된 것을 의미한다.
상술된 측정 결과에 따르면, 본 발명에 따른 GaAsMESFET 는 출력 파워가 크고, 신뢰성이 크게 향상되었음을 알 수 있다.
실시예 3
(제조 단계)
제 13 도는 본 발명애 있어서, 소오스 영역과 드레인 영역에 더 높은 캐리어 농도를 갖는 n+형 능동층 (13)을 구비하는 GaAsMESFET (32a) 의 단면도이다. 상기 트랜지스터 (32a)는 리세스 (17) 가 없고 트랜지스터의 표면이 실질적으로 평평하다는 점에서 트랜지스터 (32) 와는 다르다. 또한, 개질층 (16) 은 n 형 능동층 (32) 와는 다르다. 또한, n 형 능동층 (12) 의 게이트 전극 (18) 보다 조금 더 큰 영역에 플라즈마를 방사하여 개질층 (16) 을 형성한다. 또한, p 형 층 (11a) 이 제공된다.
본 발명의 한 실시예에서, 본 실시예 3 의 GaAsMESFET (32a) 또는 제 5 도의 트랜지스터처럼, 고 저항층 (개질층 (2a) 또는 (16))이 게이트 전극의 부근영역 (전극 바로 하부 영역 포함) 에만 형성되어 상기 소자가 높은 전압에 견딜 수 있도록 한다. 이와 같은 구조의 트랜지스터에서는, 선행기술 GaAsMESFET (73) 에서의 문제점을 유발하는, 채널과 직렬상태로 있는 기생저항을 억제할 수 있다. 또한, 플라즈마 처리되지 않은 다른 영역들은, 예를 들어, 이온 주입방법에 의하여 더 저저항을 가지게 만들 수 있고, 따라서 더 높은 내전압과 더 저저항값을 독립적으로 얻을 수 있다. 이것은 최대전류 (Imax) 와 항복 전압 (Vds) 은, 식 (1)의 감소된 만곡부 전압과 독립적이며 동시에 증가될 수 있다는 것을 의미하며, 이것은 높은 출력과 높은 효율의 GaAsMESFET 에 대단히 유리하다. 또한 선행기술에서의 LDD 구조나 다단차 리세스 구조를 본 발명과 조합하여 사용함으로써, 본 발명의 효과를 선행기술의 효과에 부과할 수 있다.
또한, 어떤 소자를 부분적으로 고저항을 갖게 만들면, 에피탁시얼 성장방법으로 평면 구조를 갖는 반도체 층을 형성할 수 없다. 반대로, 본 발명처럼 포토리소그래피 기술과 결합된 플라즈마 처리를 사용하면 이와 같은 평면 구조를 자유롭게 형성할 수 있다. 따라서, 상기 소자는 평면 구조에서 부분적으로 고저항을 갖게된다. 즉, 필요한 영역만을 처리하여 고저항을 갖도록 한다.
실시예 4
(제조 단계)
제 14 도 내지 18 도는 본 발명에 따라 제조된 쇼트키 배리어 다이오드 (33) 의 제조공정의 실시예의 순서를 개략적으로 도시하는 단면도이다.
먼저 제 14 도에 도시된 바와 같이, 에피탁시얼 성장방법으로, 높은 불순물 농도를 갖는 n+형 GaAs 재질의 저 저항 반도체 기판 (21) 상에 n 형 능동층 (22) 을 형성한다. 그후, 제 15 도에 도시된 바와 같이, 레지스트층 (23) 을 n 형 능동층 (22) 상에 형성하고, 포토리소그래피에 의하여, 쇼트키 전극이 형성될 영역과 그 주변영역의 레지스트층 (23) 을 통하여 개구부 (24) 를 형성하도록 상기 레지스트층을 패터닝한다.
다음, 제 16 도에 도시된 바와 같이, 레지스트층 (23) 을 마스크로 이용하여, 예를 들어, RIE 장치로 n 형 능동층 (22) 을 플라즈마 처리하여, n 형 능동층 (22) 의 표면에 개질층 (25) 을 형성한다. 상기와 같이, n 형 능동층 (22) 을 플라즈마 처리하여, n 형 능동층 (22) 의 표면영역을 개질한다. 반도체 기판 (21) 의 고유 상태가 보상되도록 개질층의 표면상태가 변화되어, 표면상태효과를 완충하는 역할을 한다. 본 제조공정에서, 가능한한 어떠한 가스라도 플라즈마 소오스로써 사용될 수 있다. 예를 들어 O2, N2, Ar, CF4, CHF3, H2및 이들의 조합물로 사용될 수 있다.
상술한 바와 같이, n 형 능동층 (22) 을 플라즈마 처리한 후, 상기 레지스트층 (23) 을 제거한다. 그후, 다른 레지스트층 (도시되지 않음)을 반도체 기판 (21) 상에 형성하고, 리소그라피 기술에 의하여, 레지스트층을 통해 쇼트키 전극이 형성될 영역에 해당하는 개구부를 형성한다. 그후, 6 N (normal) - HCl 수용액에 기판 (21) 을 일분동안 담궈, 개질층 (25) 의 표면에 형성될 수 있는 산화막 (도시되지 않음) 을 제거하고, 제 17 도에 도시된 바와같이, Ti / Pt / Au 등의 전극 재료를 레지스트층상에 증착한 후, 레지스트층과 불필요한 금속재료를 제거하여 쇼트키 전극 (26) 을 형성한다. 이러한 방법에서, 상기 개질층 (25) 은 전체 쇼트키 전극 (26) 바로 하부 영역과 그 주변 영역으로 이루어진 넓은 영역 하부에 놓이게 되고, 이것은 쇼트기 전극 (26) 의 가장자리에서의 전계집속을 분산시킨다.
마지막으로, 제 18 도에 도시된 바와 같이, 예를 들어, Au - Ge / Ni 등의 오믹 전극 (27) 을 반도체 기판 (21) 의 바닥면상에 형성한다.
(소자 특성의 측정)
아래 표 4 의 조건하에서, RIE 장치와 O2를 플라즈마 소오스로 사용하여 상기 플라즈마 처리를 수행하여, 실시예 4 의 쇼트키 배리어 다이오드를 제조한다. 선행기술 쇼트키 배리어 다이오드는 플라즈마 처리를 제외하면 상기 절차를 반복하여 제조된다. 또한, 서로 비교하기 위하여, 쇼트키 전극 바로 하부 영역만을 플라즈마 처리하여 쇼트키 배리어 다이오드 (제 31 도의 쇼트키 배리어 다이오드) 를 제조하였다.
표 4
실시예 4, 선행기술, 및 비교된 쇼트키 배리어 다이오드 각각의 역방향 전류 - 전압 특성을 측정하였다. 제 19 도의 그래프에 상기 측정결과를 도시하였고, 가로축은 쇼트키 전극과 오직 전극 사이에 인가된 전압 (역전압)을 나타내고, 세로축은 쇼트키 전극과 오믹 전극 사이를 흐르는 전류밀도를 나타낸다. 상기 그래프에서 실선 (g)는 실시예 4의 다이오드 특성곡선이고, 점선 (h)는 선행기술 다이오드의 특성곡선을 나타내며, 일점쇄선 (i) 는 비교된 다이오드의 특성곡선을 나타낸다. 제 19 도의 그래프로부터, 실시예 4 의 쇼트키 배리어 다이오드의 역방향 특성이크게 개선되어 더 큰 역방향 내전압을 가짐을 알 수 있다. 또한, 역방향 내전압은, 전체 쇼트키 전극 바로 하부 영역만이 플라즈마 처리된 비교 다이오드와 비교할 때에도, 크게 증가하였다.
따라서, 실시예 4의 개질층은 쇼트키 전극의 가장자리 (즉, 전극의 주변부)에서 전계집속을 분산시키고, 따라서 상기 쇼트키 배리어 다이오드의 역방향 특성은 순방향 특성을 저하시키지 않고 개선되었다.
실시예 5
제 20 도는 본 발명에 따른 쇼트키 배리어 다이오드 (34) 의 다른 실시예를 개략적으로 도시하는 단면도이다. 본 실시예에서는, 쇼트키 전극 (26) 의 가장자리 영역 (즉, 주변영역) 바로 하부 영역 부근에만 플라즈마 처리하여, 개질층 (25) 을 형성하였다.
개질층 (25) 은 쇼트키 전극 (26) 의 가장자리 영역에서 전계집속을 분산시킬 수 있기 때문에, 쇼트키 배리어 다이오드의 역방향 특성은, 제 18 도의 다이오드와 같이, 순방향 특성을 유지하면서, 크게 증가하였다.
실시예 6
제 21 도는 본 발명에 따른 쇼트키 배리어 다이오드 (35) 의 또 다른 실시예를 개략적으로 도시하는 단면도이다. 본 실시예에서는, 쇼트키 전극 (26) 의 주변 바로 하부 영역과 그 부근에만 플라즈마 처리하여, 개질층(25) 을 형성하였다.
개질층 (25)이 쇼트키 전극 (26) 의 가장자리에서 전계집속을 분산시킬 수 있기 때문에, 쇼트키 배리어 다이오드의 역방향 특성은, 제 18 도의 다이오드와 같이, 순방향 특성을 유지하면서, 크게 증가하였다. 제 21 도의 구조를 갖는 상기 쇼트키 배리어 다이오드에서, 상기 개질층 (25) 은 쇼트키 전극 (26) 이 형성된 후 플라즈마 처리하여 형성될 수도 있다.
실시예 7
제 22 도 내지 26 도는 본 발명에 따른 쇼트키 배리어 다이오드 (36) 제조공정의 순서를 개략적으로 도시하는 단면도이다. 본 공정은, 제 18 도의 쇼트키 배리어 다이오드와 동일한 구조를 갖는 소자를 제조하기 위한 다른 공정이다.
먼저, 제 22 도에 도시된 바와 같이, n+형 GaAs 재질의 저 저항 반도체 기판 (21) 상의 n 형 능동층 (22) 상에 레지스트층 (23)을 형성한다. 다른 레지스트층 (28) 을 상기 레지스트충 (23) 상에 더 형성한다.
그후, 제 23 도에 도시된 바와 같이, 상부 레지스트층 (28) 을 포토리소그래피로 패터닝하여, 개구부 (29) 을 형성한다. 따라서, 쇼트키 전극영역에 대응하는 개구부가 형성된다. 다음, 상부 레지스트층 (28) 을 마스크로 사용하여, 하부 레지스트층 (23) 을 에칭하여, 상부 레지스트층 (28) 의 개구부보다 큰 개구부 (24) 를 하부 레지스트층 (23) 에 형성한다.
그후, 제 24 도에 도시된 바와 같이, 개구부 (29), (24) 를 통하여 n 형 능동층을 플라즈마 처리하여, n 형 능동층의 노출된 영역에 개질층 (25) 을 형성한다. 그후, 6 N (normal) - HCl 수용액에 일분동안 상기 기판 (21) 을 담궈, 개질층 (25) 의 표면에 형성될 수 있는 산화막 (도시되지 않음) 을 제거한다. 다음, Ti /Pt / Au 등의 전극재료를 상부 레지스트 (28) 의 개구부 (29) 를 통하여 개질층 (25) 상에 증착하고, 제 25 도에 도시된 바와 같이, 불필요한 금속영역과 레지스트는 제거하여 쇼트키 전극 (26) 을 얻는다. 그후, 제 26 도에 도시된 바와 같이, Au - Ge / Ni 등을 사용하여 반도체 기판 (21) 의 바닥면에, 오믹 전극 (27) 을 형성한다.
실시예 8
제 27 도 내지 31 도는 본 발명에 따른 쇼트키 배리어 다이오프 (37)의 다른 제조공정의 순서를 개략적으로 도시하는 단면도이다.
먼저, 제 27 도에서, 높은 농도의 불순물이 도핑된 저 저항의 n+형 GaAs 재질의 반도체 기판 (21) 상에, n 형 능동층 (22) 을 에피탁시얼 성장 방법으로 형성한다.
다음, 제 28 도에 도시된 바와 같이, n 형 능동층상에 형성된 레지스트층 (23) 을 포토리소그래피법으로 패터닝하여, 레지스트층 (23) 에 개구부(24) 를 형성하여, 쇼트키 전극이 형성될 영역에 대응하는 개구부를 형성한다.
그후, 제 29 도에 도시된 바와 같이, 레지스트층 (23) 을 마스크로 이용하여, RIE 장치로 플라즈마 방사하여 n 형 능동층 표면에 개질층 (25) 을 형성한다. 이렇게 n 형 능동층 (22) 을 플라즈마 처리하여 n 형 능동층 표면부근은 개질될 수 있다. 이것은, n 형 능동층의 표면 상태가 변화하고, 반도체 기판 (21) 의 고유 상태가 보상되고, 표면상태효과가 완충되기 때문이다.
본 제조공정에 있어서, 가능한한 어떠한 가스라도 플라즈마 소오스로 사용될 수 있다. 예를 들어 O2, N2, Ar, CH4, CHF3, H2및 이들의 조합물도 가능하다.
상술한 바와 같이, n 형 능동층에 플라즈마를 방사한 후, 6 N (normal) HCl 수용액에 일분동안 기판 (21) 을 담궈, 개질층 (25) 의 표면에 형성될 수 있는 산화막을 제거한다. 그후, Ti / Pt / Au 등의 전극재료를 개질층(25) 상의 레지스트층 (23) 상에 증착하고, 제 30 도에 도시된 바와 같이, 쇼트키 전극 (26)을 형성한다. 이런 식으로, 상기 개질층 (25)이 쇼트키 전극 (26) 의 전체 바닥면에 대응하는 능동층 (22) 영역에 형성된다.
마지막으로, 제 31 도에 도시된 바와 같이, Au - Ge / N 재질의 오믹전극 (27) 을 반도체 기판 (37) 의 바닥면에 형성한다.
(소자 특성의 측정)
표 5 와 같은 조건하에서 RIE 장치와 플라즈마 소오스로써 O2가스를 사용하여 플라즈마 처리를 수행하여, 실시예 8의 쇼트키 배리어 다이오드를 제조하였다. 선행기술 쇼트키 배리어 다이오드도 플라즈마 처리가 수행되지 않는다는 것을 제외하면 상기 동일한 절차를 반복하여 제조된다.
표 5
실시예 8 과 선행기술 쇼트키 배리어 다이오드 각각의 순방향 전류 - 전압특성을 측정하였다. 제 32 도의 그래프에 측정결과를 도시하였고, 가로축은 쇼트키 전극과 오믹 전극 사이에 인가된 전압 (순방향 전압)을, 세로축은 쇼트키 전극과 오믹 전극 사이를 흐르는 전류를 나타낸다. 본 그래프에서, 실선 (j) 는 실시예 8 의 다이오드 특성곡선이고 점선 (k) 는 선행기술 다이오드의 특성 곡이다. 제 32 도의 그래프에서 알 수 있듯이, 실시예 8 의 쇼트키 배리어 다이오드의 순방향 특성은 선행기술 다이오드보다 개선되었다. 제 33 도는, 전류에 대하여 로그 스케일의 사용하여 제 32 도의 곡선 (j), (k)를 나타낸 그래프이다. 각 다이오드의 쇼드키 접합의 배리어 높이 (ΦBIV) 를 곡선의 기울기로부터 계산하면, 실시예 8 의 다이오드는 ΦBIV= 0.64 eV, 선행기술 다이오드는 ΦBIV= 0.76 eV이다. 따라서, 본 발명의 실시예 8 에 따르면, 쇼트키 접합의 배리어 높이를, n 형 능동층 또는 n+형 반도체 기판에 있어서 캐리어 농도를 변화시키지 않고, 감소시킬 수 있다. 반면에, 측정된 역방향 특성은 선행기술과 비슷하였다(제 19 도의 곡선 (i)).
실시예 8 에 따른 쇼트키 전극 (26) 바로 하부 영역의 n 형 능동층이 개질되어, 쇼트키 전극 (26) 의 배리어 높이가 감소됨으로써, 쇼트키 배리어 다이오드 (37) 의 순방향 특성은, 상기 다이오드의 역방향 특성을 감소시키지 않고 개선되었다. 제 31 도에 있어서, 쇼트키 전극 (26)의 전체 하부 표면은 개질층 (25)의 상부 표면과 접하고 있다. 그러나 개질층 (25) 의 상부 표면은 쇼트키 전극 (26) 의 하부 표면보다 좁은 영역에 존재할 수도 있다.
상기 실시예 4 내지 실시예 8 을 고려할 때, 상기 쇼트키 배리어 다이오드소자에 있어서, 쇼트키 전극 바로 하부의 거의 모든 영역에 플라즈마 처리하여 개질층을 형성함으로써, 순방향 특성을 개선시켰고, 쇼트키 전극 주변 영역과 상기 주변 영역과 인접한 영역을 플라즈마 처리하여 개질층을 형성함으로써, 다이오드의 역방향 특성를 개선시켰다. 또한, 전체 쇼트키 전극 바로 하부와 그 외부 주변영역에 개질층을 형성하여 순방향 및 역방향 특성 모두를 개선시켰다.
플라즈마 처리에 필요한 장치와 조건들은 상기 실시예에 설명된 것에 한정되지 않는다. 예를 들어, 사용되는 화합물 반도체와 그 성질 (캐리어 농도, 구조 등) 에 따라 선택적으로 선택될 수 있다.
상기 실시예들은 GaAsMESFET 와 쇼트키 배리어 다이오드에 관하여 설명되었지만, 본 발명에서는, 반도체 기판의 능동층상에 쇼트키 전극이 형성되는 영역과 상기 영역 부근의 영역 중 적어도 일부분 이상을, 반도체 기판의 능동층상에 쇼트키 전극이 형성되기 전에 (선택적으로, 후에) 플라즈마처리 한다. 따라서, 본 발명은, GaAsMESFET 및 쇼트키 배리어 다이오드에 적용될 뿐만 아니라, HEMT, 평면형 쇼트키 배리어 다이오드 등과 같이, 금속과 반도체 사이에 쇼트키 접합을 갖는 화합물 반도체 소자에도 적용될 수 있다. 또한, GaAsMESFET와 쇼트키 배리어 다이오드 경우에 있어서, 상기 구조 및 그 제조공정은 상술한 실시예의 경우에 한정되지 않으며, 본 발명에 따라 다른 반도체 소자구조와 제조공정이 사용될 수 있다.
상술한 바와 같이, 반도체 소자의 제조공정에 따르면, 능동층과 쇼트키 접합을 형성하는 쇼트키 전극 바로 하부 영역 및 그 부근 영역을 플라즈마 처리하여 개질층을 얻는다. 이는, 쇼트키 전극 바로 하부의 능동층 및 그 주변의 캐리어 농도가 감소하기 때문이며, 표면상태밀도가 변하여 상기 반도체 소자의 특성이 개선된다. 또한, 게이트 전극 및 드레인 전극의 가장자리에서 전계집속이 분산된다.
예를 들어, GaAsMESFET 등의 전계효과 트랜지스터에서, 게이트 내 전압은 증가되고, 게이트 전극에서의 전류누설은 억제될 수 있다. 또한, 쇼트키 배리어 다이오드 등의 다이오드에 있어서, 다이오드의 순방향 및 역방향 특성이 개선된다.
상술한 플라즈마 처리는 쇼트키 전극 형성 전에 수행되어 (선택적으로, 전극 형성 후에 수행 가능), 상기 처리는 그 구조 및 제조공정에 관계없이, 반도체 기판의 능동층과 쇼트키 접합을 갖는 반도체 소자의 제조에 일반적으로 적용될 수 있다.
즉, 복잡한 구조를 갖지 않고 높은 내전압 등의 좋은 특성을 갖는 반도체 소자는, 복잡한 공정단계 제어와 특별한 장치 없이 간단한 플라즈마 처리로써 제조된다. 따라서, 본 발명은 반도체 소자의 제조가격과 원료를 크게 절감할 수 있다.
제 1, 2, 3, 4, 및 제 5 도는 본 발명에 따른, GaAsMESFET (실시예 1) 의 제조공정의 한 실시예 단계를 개략적으로 도시하는 단면도.
제 6, 7, 8, 및 제 9 도는 본 발명에 따른, GaAsMESFET (실시예 2) 의 제조공정의 다른 실시예 단계를 개략적으로 도시하는 단면도.
제 10 도는 선행기술과 실시예 2의 트랜지스터의 게이트 전극과 드레인 전극 사이의 전압 및 게이트 전류의 측정결과를 도시하는 그래프.
제 11 도는 선행기술과 실시예 2 의 트랜지스터의 소오스 전극과 드레인 전극 사이의 전압 및 게이트 전류의 측정결과를 도시하는 그래프.
제 12 도는 선행기술과 실시예 2 의 트랜지스터의 게이트 전극과 드레인 전극 사이의 전압 및 드레인 컨덕턴스의 측정결과를 도시하는 그래프.
제 13 도는 다른 실시예 (실시예 3) 의 GaAsMESFET 소자를 개략적으로 도시하는 단면도.
제 14, 15, 16, 17, 및 제 18 도는 본 발명에 따른, 쇼트키 배리어 다이오드 (실시예 4) 의 제조공정의 한 실시예 단계를 개략적으로 도시하는 단면도.
제 19 도는 실시예 4, 선행기술 및 비교 실시예 각각에서 역전압 모드에서의 쇼트키 배리어 다이오드의 전류 - 전압 특성을 도시하는 그래프.
제 20 도는 다른 실시예 (실시예 5) 에서 제조된 쇼트키 배리어 다이오드를 도시하는 단면도.
제 21 도는 다른 실시예 (실시예 6) 에서 제조된 쇼트키 배리어 다이오드를 도시하는 단면도.
제 22, 23, 24, 25, 및 제 26 도는 각각 본 발명에 따른, 쇼트키 배리어 다이오드 (실시예 7) 제조공정의 다른 실시예 단계를 개략적으로 도시하는 단면도.
제 27, 28, 29, 30, 및 제 31 도는 각각 본 발명에 따른, 쇼트키 배리어 다이오드 (실시예 8) 제조공정의 다른 실시예 단계를 개략적으로 도시하는 단면도.
제 32 도는 실시예 8 과 선행기술 각각에서 정상모드에서의 쇼트키 배리어 다이오드의 전류 - 전압 특성을 도시하는 그래프.
제 33 도는 실시예 8 과 선행기술 각각에서 정상모드에서의 쇼트키 배리어 다이오드의 전류 - 전압 특성을 도시하는 그래프.
제 34, 35, 및 제 36 도는 각각 전형적인 구조를 갖는 선행기술 GaAsMESFET 의 제조공정 단계를 도시하는 단면도.
제 37 도는 LDD 구조를 갖는 선행기술 GaAsMESFET를 개략적으로 도시하는 단면도.
제 38 도는 내전압 (Withstand Voltage) 이 증가된 선행기술 GaAsMESFET를 개략적으로 도시하는 단면도.
제 39 도는 GaAsMESFET 소자의 정특성과 부하곡선을 도시하는 그래프.
제 40, 41, 및 제 42 도는 각각 선행기술의 쇼트키 배리어 다이오드 제조공정 단계를 도시하는 구조 단면도.
* 도면 부호의 간단한 설명 *
1 : 반도체 기판 2 : 능동층
3 : 소오스 전극 4 : 드레인 전극
5 : 하부 레지스트층 6 : 상부 레지스트층
7 : 리세스 (recess) 8a, 8b : 개구부
11 : 반도체 기판 12 : n 형 능동층
13 : n+형 능동층 14 : 소오스 전극
15 : 드레인 전극 16 : 개질층
17 : 리세스 18 : 게이트 전극
21 : 반도체 기판 22 : n 형 능동층
23 : 레지스트층 24 : 개구부
25 : 개질층 26 : 쇼트키 전극
27 : 오믹 전극 28 : 레지스트층
29 : 개구부 40 : 반절연성 GaAs 기판
41 : p 형 능동층 42 : n 형 능동층
43 : n+형 능동층 44 : 소오스 전극
45 : 드레인 전극 47 : 게이트 전극
48 : n 형 층 51 : GaAs 기판
52 : 능동층 53 : 도핑되지 않은 층
54 : 저항층 55 : 산화막
56 : 소오스 전극 57 : 드레인 전극
58 : 게이트 전극 61 : n+형 GaAs 기판
62 : n 형 능동층 63 : 쇼트키 전극
64 : 오믹 전극

Claims (11)

  1. 화합물 반도체 기판상에 형성된 능동층을 형성하는 단계, 및 상기 능동층과 쇼트키 접합을 형성하는 쇼트키 전극을 형성하는 단계를 포함하고,
    상기 능동층의 상기 쇼트키 전극이 형성될 영역을 포함하는 영역 및 상기 쇼트키 전극이 형성될 영역의 부근을 포함하는 영역 중 적어도 일부분에 플라즈마 처리에 의해 개질층이 형성되고,
    상기 쇼트키 전극은 상기 개질층이 적어도 부분적으로 접촉하거나 인접하게 되도록 형성되어 있는 쇼트키 전극을 구비하는 반도체 소자를 제조하는 방법에 있어서,
    상기 플라즈마 처리는 O2가스 또는 O2와 N2, Ar, CF4, CHF3, 및 H2중의 적어도 1종을 포함하는 혼합가스를 이용하는 플라즈마 소오스에 의해 수행되고, 상기 플라즈마 처리를 통해 행성된 적어도 하나의 산화막이 상기 쇼트키 전극을 형성하기 전에 제거되는 것을 특징으로 하는 쇼트키 전극을 구비하는 반도체 소자를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 개질층이 상기 능동층보다 고저항을 가지는 것을 특징으로 하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    2개의 오믹 전극이 상기 쇼트키 전극에 추가적으로 상기 능동층 상에 형성되어 전계효과트랜지스터를 형성하는 것을 특징으로 하는 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소자는 쇼트키 배리어 다이오드인 것을 특징으로 하는 방법.
  5. 화합물 반도체 기판상에 형성된 능동층과 쇼트키 접합을 형성하는 쇼트키 전극을 구비하는 반도체 소자로서, 상기 능동층의 쇼트키 전극이 형성되는 영역 및 상기 영역의 부근 영역 중 적어도 일부분에 개질층이 형성되는 것을 특징으로 하는 반도체 소자에 있어서,
    상기 플라즈마 처리는 O2가스 또는 O2와 N2, Ar, CF4, CHF3, 및 H2중의 적어도 1종을 포함하는 혼합가스를 이용하는 플라즈마 소오스에 의해 수행되고, 상기 플라즈마 처리를 통해 형성된 적어도 하나의 산화막이 상기 쇼트키 전극을 형성하기 전에 제거되는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 개질층이 상기 능동층보다 고저항을 가지는 것을 특징으로 하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 개질층이 쇼트키 전극이 형성되는 영역을 포함하는 영역에 형성되는 것을 특징으로 하는 반도체 소자.
  8. 제 5 항에 있어서,
    상기 소자는, 능동층상에, 쇼트키 전극 외에 두개의 오믹 전극이 형성되는 전계효과 트랜지스터인 것을 특징으로 하는 반도체 소자.
  9. 제 5 항에 있어서,
    상기 소자는 쇼트키 배리어 다이오드이고, 상기 개질층이, 쇼트키 전극의 주변 영역 바로 하부 영역과 상기 하부 영역의 인정 영역에 형성되는 것을 특징으로 하는 반도체 소자.
  10. 제 5 항에 있어서,
    상기 소자는 쇼트키 배리어 다이오드이고, 상기 개질층이, 전체 쇼트키 전극 바로 하부 영역 또는 상기 하부 영역 내의 영역에 형성되는 것을 특징으로 하는 반도체 소자.
  11. 제 5 항에 있어서,
    상기 소자는 쇼트키 배리어 다이오드이고, 상기 개질층은 전체 쇼트키 전극 바로 하부 영역 및 상기 하부 영역으로부터 돌출하는 영역에 형성되는 것을 특징으로 하는 반도체 소자.
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