JPS6143443A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6143443A JPS6143443A JP16495384A JP16495384A JPS6143443A JP S6143443 A JPS6143443 A JP S6143443A JP 16495384 A JP16495384 A JP 16495384A JP 16495384 A JP16495384 A JP 16495384A JP S6143443 A JPS6143443 A JP S6143443A
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- semiconductor layer
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- gaas
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
−［技術分野］
本発明はヘテロ接合を有する半導体装置、とくに電界効
果トランジスタの素子間分離に適用して有効な技術に関
するものである。
果トランジスタの素子間分離に適用して有効な技術に関
するものである。
［背景技術］
化合物半導体、たとえばヒ化ガリウム（Ｇ ａ Ａ ｓ
）を用いたショットキ・バリアゲートＦＥＴは、半絶
縁性Ｇ ａ Ａ ｓを基板に用いることができ、かつ、
電子移動度が大きいという点より種々開発されている。
）を用いたショットキ・バリアゲートＦＥＴは、半絶
縁性Ｇ ａ Ａ ｓを基板に用いることができ、かつ、
電子移動度が大きいという点より種々開発されている。
この電子移動度をさらに大きくするために、ペテロ接合
を利用したＨＥＭＴ Ｃ高電子移動度トランジスタ）が
特開昭５６−９４７８０号公報あるいは同町５７−１１
８６７６号公報に開示されている。
を利用したＨＥＭＴ Ｃ高電子移動度トランジスタ）が
特開昭５６−９４７８０号公報あるいは同町５７−１１
８６７６号公報に開示されている。
このＨＥＭＴ素子は、たとえば、アンドープＧ ａ Ａ
ｓ層上にＮ型ＡＩ）、ＧａＡｓ層を形成し、これらの
界面に形成されるヘテロ接合部に発生する２次元電子ガ
スをＮ型ＡｕＧａＡｓ層の金属電極で制御するＦＥＴで
ある。ところで、これらＨＥＭＴ素子の素子間分離は、
メサエッチングによって行なわれるのが一般である。こ
のため、ヘテロ接合部が表面に露出し、集積回路の信頼
度が悪化するという問題を有していた。また、メサエッ
チングのため、ウェハに段差が形成され配線が困難とな
り配線歩留まりの低下という問題があった。さらに、前
述した特開昭５７−１１８６７６号公報には、たとえば
、Ｎ型ＡｕＧａＡｓ層に注入されるアクセプタあるいは
ドナーによって素子分離を行うことが提案されている。
ｓ層上にＮ型ＡＩ）、ＧａＡｓ層を形成し、これらの
界面に形成されるヘテロ接合部に発生する２次元電子ガ
スをＮ型ＡｕＧａＡｓ層の金属電極で制御するＦＥＴで
ある。ところで、これらＨＥＭＴ素子の素子間分離は、
メサエッチングによって行なわれるのが一般である。こ
のため、ヘテロ接合部が表面に露出し、集積回路の信頼
度が悪化するという問題を有していた。また、メサエッ
チングのため、ウェハに段差が形成され配線が困難とな
り配線歩留まりの低下という問題があった。さらに、前
述した特開昭５７−１１８６７６号公報には、たとえば
、Ｎ型ＡｕＧａＡｓ層に注入されるアクセプタあるいは
ドナーによって素子分離を行うことが提案されている。
しかしながら、Ｎ型Ａｌ２ＧａＡｓ層へのイオン注入に
よる素子分離はその制御性に難点があった。
よる素子分離はその制御性に難点があった。
［発明の目的］
本発明の目的は、メサエッチングを導入することなく素
子分離を行って信頼度、配線歩留まりを向上させるとと
もに、高集積化を可能とし、さらに素子分離の制御が容
易な半導体装置の製造方法を提供するものである。
子分離を行って信頼度、配線歩留まりを向上させるとと
もに、高集積化を可能とし、さらに素子分離の制御が容
易な半導体装置の製造方法を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述および添付図面がらあきらかになるであ
ろう。
本明細書の記述および添付図面がらあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
半絶縁性基板上の第１の半導体層と第２の半導体層との
界面にヘテロ接合部を形成する半導体装置において、ま
ず、第１の半導体層を形成した後に素子分離領域に対し
て選択的にイオン打込みを行う。アニールの後全面に第
２の半導体層を形成している。第１の半導体層の不純物
濃度を変えることによって、ヘテロ接合部の空乏層幅を
調整できる。このため、ポテンシャル溝の幅を狭くして
キャリヤ蓄積層の最低位レベルをフェルミレベルより高
くすることは容易でありその制御性も長幼である。この
ように、メサエッチングを用いることなく素子分離を行
えるので、信頼度や配線歩留まりの向上、さらに制御性
の良い半導体装置の製造方法を達成するものである。
界面にヘテロ接合部を形成する半導体装置において、ま
ず、第１の半導体層を形成した後に素子分離領域に対し
て選択的にイオン打込みを行う。アニールの後全面に第
２の半導体層を形成している。第１の半導体層の不純物
濃度を変えることによって、ヘテロ接合部の空乏層幅を
調整できる。このため、ポテンシャル溝の幅を狭くして
キャリヤ蓄積層の最低位レベルをフェルミレベルより高
くすることは容易でありその制御性も長幼である。この
ように、メサエッチングを用いることなく素子分離を行
えるので、信頼度や配線歩留まりの向上、さらに制御性
の良い半導体装置の製造方法を達成するものである。
［実施例］
以下本発明の半導体装置の製造方法の一実施例を第１図
から第５図を参照して説明する。第１図から第３図は製
造プロセスを示す断面図であり。
から第５図を参照して説明する。第１図から第３図は製
造プロセスを示す断面図であり。
第４図および第５図はヘテロ接合部のエネルギバンドを
示す図である。
示す図である。
第１図において、半絶縁性基板１上に液相エピタキシャ
ル法あるいは分子線エピタキシャル法に □よっ
てアンドープＧ ａ Ａ ｓ層２（第１の半導体層）を
成長させる。半絶縁性基板１に−はＧ ａ Ａ ｓを用
いている。
ル法あるいは分子線エピタキシャル法に □よっ
てアンドープＧ ａ Ａ ｓ層２（第１の半導体層）を
成長させる。半絶縁性基板１に−はＧ ａ Ａ ｓを用
いている。
つぎに、第２図において素子領域を形成する部分のアン
ドープＧａＡｓ層２にホトレジスト膜３を堆積し、この
ホトレジスト膜３をマスクとしてベリリウムのイオン打
込みを行う。ベリリウムが打込まれた分離領域のアンド
ープＧａＡｓＷ２はＰ型Ｇ ａ Ａ ｓ層４となる。ホ
トレジスト膜３をマスクとしたが、ＳｉＣ２膜をマスク
として利用できることは言うまでもない。この後、ホト
レジスト膜３を除去して、全面にＳｉＯ□膜を形成し所
要のキャップアニールを施す。
ドープＧａＡｓ層２にホトレジスト膜３を堆積し、この
ホトレジスト膜３をマスクとしてベリリウムのイオン打
込みを行う。ベリリウムが打込まれた分離領域のアンド
ープＧａＡｓＷ２はＰ型Ｇ ａ Ａ ｓ層４となる。ホ
トレジスト膜３をマスクとしたが、ＳｉＣ２膜をマスク
として利用できることは言うまでもない。この後、ホト
レジスト膜３を除去して、全面にＳｉＯ□膜を形成し所
要のキャップアニールを施す。
アニールの後に５ｉ０２膜を除去する。全面に分子線エ
ピタキシャル法によるＮ型ＡＱＧａＡｓ層５（第２の半
導体層）を形成し、さらにその上層にＮ型Ｇ ａ Ａ
ｓ層６を連続成長させる（第３図）。
ピタキシャル法によるＮ型ＡＱＧａＡｓ層５（第２の半
導体層）を形成し、さらにその上層にＮ型Ｇ ａ Ａ
ｓ層６を連続成長させる（第３図）。
このあと、ソース・ドレインのオーミック金属。
たとえば、ＡｕＧｅ／Ｎｉ／Ａｕの合金を蒸着後エツチ
ングしてソース・ドレイン電極７，８を形成する。また
、ゲート電極９はたとえばタングステンシリサイドある
いはチタンタングステンによって形成されている。
ングしてソース・ドレイン電極７，８を形成する。また
、ゲート電極９はたとえばタングステンシリサイドある
いはチタンタングステンによって形成されている。
このようなＨＥＭＴＩ子において、ヘテロ接合部のエネ
ルギバンド図は第４図および第５図のようにあられすこ
とができる。すなわち、Ｐ型ＧａＡｓ層４とＮ型ＡＱＧ
ａＡｓ層５との界面に形成される分離領域のエネルギバ
ンド図は第４図の符号Ａで示すように空乏層の伸びが小
さい、またアンドープＧａＡｓＪ’ｉｉ２とＮ型ＡＱＧ
ａＡｓ層５との界面に形成される素子領域のエネルギバ
ンド図は第５図の符号Ｂで示すように空乏層が広がって
いる。・図において一点鎖線はフェルミレベルを示し９
点線はポテンシャル溝内に存在し得る最低位レベルを示
す。
ルギバンド図は第４図および第５図のようにあられすこ
とができる。すなわち、Ｐ型ＧａＡｓ層４とＮ型ＡＱＧ
ａＡｓ層５との界面に形成される分離領域のエネルギバ
ンド図は第４図の符号Ａで示すように空乏層の伸びが小
さい、またアンドープＧａＡｓＪ’ｉｉ２とＮ型ＡＱＧ
ａＡｓ層５との界面に形成される素子領域のエネルギバ
ンド図は第５図の符号Ｂで示すように空乏層が広がって
いる。・図において一点鎖線はフェルミレベルを示し９
点線はポテンシャル溝内に存在し得る最低位レベルを示
す。
第４図かられかるように、Ｐ型ＡＱＧａＡｓ層４とＮ型
ＡＱＧａＡｓ層５とが形成する分離領域のヘテロ接合近
傍ではバンドの曲がりが急になりポテンシャル溝の幅が
狭くなる。そのため１点線で示す最低位レベルが上昇す
る。Ｐ型ＧａＡｓＪｆｊ４の濃度を十分濃くすることに
より、最低位レベルをフェルミレベルより高エネルギレ
ベルにすることば極めて容易である。このため、分離領
域には２次元電子ガスが存在しなくなり高抵抗となり、
素子間分離を達成するものである。
ＡＱＧａＡｓ層５とが形成する分離領域のヘテロ接合近
傍ではバンドの曲がりが急になりポテンシャル溝の幅が
狭くなる。そのため１点線で示す最低位レベルが上昇す
る。Ｐ型ＧａＡｓＪｆｊ４の濃度を十分濃くすることに
より、最低位レベルをフェルミレベルより高エネルギレ
ベルにすることば極めて容易である。このため、分離領
域には２次元電子ガスが存在しなくなり高抵抗となり、
素子間分離を達成するものである。
また、素子領域のアンドープＧ ａ Ａ ｓ層２とＮ型
ＡＱＧａＡｓ層５とが形成するヘテロ接合近傍では、第
５図かられかるように最低位レベルがフェルミレベルよ
り低いレベルに存在することができる。
ＡＱＧａＡｓ層５とが形成するヘテロ接合近傍では、第
５図かられかるように最低位レベルがフェルミレベルよ
り低いレベルに存在することができる。
このため、キャリヤである電子の蓄積層が形成され導電
に寄与する。
に寄与する。
［効果］
以上説明したように、半絶縁性基板上に第１の半導体層
を形成し、分離領域に対応する部分にはイオン打込みを
行っている。このため、第１の半導体層の上に形成され
る第２の半導体層と第１の半導体層とのヘテロ接合部の
ポテンシャル溝の幅が変化し、最低位レベルをフェルミ
レベル以上にすることができる。したがって、従来のよ
うなメサエッチングによる素子分離を必要とせず、信頼
性、配線歩留まりおよび集積度の向上という効果が得ら
れる。
を形成し、分離領域に対応する部分にはイオン打込みを
行っている。このため、第１の半導体層の上に形成され
る第２の半導体層と第１の半導体層とのヘテロ接合部の
ポテンシャル溝の幅が変化し、最低位レベルをフェルミ
レベル以上にすることができる。したがって、従来のよ
うなメサエッチングによる素子分離を必要とせず、信頼
性、配線歩留まりおよび集積度の向上という効果が得ら
れる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１の半導
体層と第２の半導体層とを、各々、アンドープとＮ型の
組合わせとしたが、Ｎ−型とＮ４″型、アンドープとＰ
型、Ｐ−型とＰ型の組合わせとすることも可能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１の半導
体層と第２の半導体層とを、各々、アンドープとＮ型の
組合わせとしたが、Ｎ−型とＮ４″型、アンドープとＰ
型、Ｐ−型とＰ型の組合わせとすることも可能である。
［利用分野］
本発明は、ヘテロ接合を有するＦＥＴ、特にＧａＡｓＭ
Ｅ Ｓ Ｆ Ｅ Ｔを用いた集積回路に適用できる。
Ｅ Ｓ Ｆ Ｅ Ｔを用いた集積回路に適用できる。
第１図から第３図は本発明の半導体装置の製造方法の一
実施例を示すプロセス断面図。 第４図および第５図は、各々１分ｌ！１ｌｉＶ４域と素
子領域のヘテロ接合部近傍のエネルギバンドを説明する
ためのバンド図である。 １・・・半絶縁性基板（ＧａＡｓ）、２・・・第１の半
導体層（アンドープＧａＡｓ層）、４−−−Ｐ型Ｇ ａ
Ａ ｓ層、５・・・第２の半導体層（Ｎ型ＡＱＧａＡ
ｓ層）。 ６・・・Ｎ型ＡＱＧａＡｓ層、７・・・ソース電極、８
・・・ドレイン電極、９・・・ゲート電極、第 ３
図
実施例を示すプロセス断面図。 第４図および第５図は、各々１分ｌ！１ｌｉＶ４域と素
子領域のヘテロ接合部近傍のエネルギバンドを説明する
ためのバンド図である。 １・・・半絶縁性基板（ＧａＡｓ）、２・・・第１の半
導体層（アンドープＧａＡｓ層）、４−−−Ｐ型Ｇ ａ
Ａ ｓ層、５・・・第２の半導体層（Ｎ型ＡＱＧａＡ
ｓ層）。 ６・・・Ｎ型ＡＱＧａＡｓ層、７・・・ソース電極、８
・・・ドレイン電極、９・・・ゲート電極、第 ３
図
Claims (1)
- １、半絶縁性基板上に第１の半導体層を形成し、つぎに
素子領域以外の分離領域に対応する前記第１の半導体層
に選択的にイオン打込みを行った後アニールし、その後
前記第１の半導体層とヘテロ接合を形成する第２の半導
体層を全面に形成し、もって、素子領域以外の分離領域
において、前記第１の半導体層と第２の半導体層のヘテ
ロ接合のキャリア蓄積層の形成を阻止することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16495384A JPS6143443A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16495384A JPS6143443A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143443A true JPS6143443A (ja) | 1986-03-03 |
Family
ID=15802998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16495384A Pending JPS6143443A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167127U (ja) * | 1987-04-22 | 1988-10-31 | ||
| WO2011040107A1 (ja) | 2009-09-29 | 2011-04-07 | Ykk株式会社 | ボタン及びボタン取付用上金型 |
-
1984
- 1984-08-08 JP JP16495384A patent/JPS6143443A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167127U (ja) * | 1987-04-22 | 1988-10-31 | ||
| JPH042979Y2 (ja) * | 1987-04-22 | 1992-01-31 | ||
| WO2011040107A1 (ja) | 2009-09-29 | 2011-04-07 | Ykk株式会社 | ボタン及びボタン取付用上金型 |
| US8850666B2 (en) | 2009-09-29 | 2014-10-07 | Ykk Corporation | Button |
| US9414647B2 (en) | 2009-09-29 | 2016-08-16 | Ykk Corporation | Upper die for button attachment |
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