KR100328331B1

KR100328331B1 - 반도체 기억장치 및 그 동작방법

Info

Publication number: KR100328331B1
Application number: KR1019990018064A
Authority: KR
Inventors: 이나바히데오
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1998-05-20
Filing date: 1999-05-19
Publication date: 2002-03-12
Also published as: KR19990088406A; JPH11328973A; US6137732A; TW425549B; CN1237767A; CN100389469C

Abstract

반도체 기억장치는, 승압전압에 도달하기까지는 주기를 짧게 하고, 승압전압에 도달한 후에는 주기를 길게 하도록 구성된 링발진기, 및 이 링발진기로부터 출력된 승압전위에 기초하여, 메모리 셀의 워드선을 승압하는 승압회로를 구비한다. 링발진기는, 메모리 셀의 워드선의 승압전위가 데이터 기록에 필요한 전압에 도달하기까지 복수회의 승압동작을 행하며, 이 복수회의 승압동작을 행하는 동안에는 링발진기의 출력 (ROC) 주기를 짧게 하고, 소정의 승압레벨에 도달한 후에는 링발진기의 출력 (ROC) 주기를 길게함으로써, 링발진기 자체에 흐르는 AC전류량을 감소시킨다.

Description

반도체 기억장치 및 그 동작방법 {SEMICONDUCTOR MEMORY DEVICE AND A METHOD FOR OPERATING THE SAME}

본 발명은 스태틱형 반도체 기억장치 (SRAM) 에 관한 것으로, 특히, 저전원전압화를 목적으로 기억장치에 사용되는 승압회로에 관한 것이다.

최근, 반도체 장치는 휴대기기의 수요가 증가함에 따라, 소형화 및 절전화가 진행되어 왔다.

이러한 이유로, 배터리 전원으로 동작을 가능하게 하기 위한 반도체 장치에 승압회로가 사용되었다.

반도체 장치내의 전압을 외부전원전압보다도 승압시켜, 저전압동작을 가능하게 한 승압회로를 갖는 반도체 장치에 대한 기술이 일본 특개평 제3-273594호 공보에 개시되어 있다.

이 일본 특개평 제3-273594호 공보에 개시된 기술은, 다이내믹형 반도체 기억장치 (DRAM) 를 대상으로 하며, 이 기술에서는, 후술될 도 7 에 도시된 바와 같이, 반도체 기억장치가 차지 펌프 (charge pump) 를 사용한 승압회로를 구비함으로써, 저전압 데이터 증폭 및 메모리 셀 기록 등의 능력향상의 도모를 목적으로 한다.

도 7 에 도시된 승압회로를 4-트랜지스터형 스태틱형 반도체 기억장치 (SRAM) 에 사용하여, 고집적도를 유지하면서도 저전압에 의한 판독 및 기록이 가능한 SRAM 을 구현함으로써, 메모리 셀에 데이터를 기록할 때에만, 워드선을 단계적으로 승압시키는 기술이 일본 특개평 제4-212788호 공보에 개시되어 있다.

또한, 저전력을 사용하여, 대기시간중에 승압가능하게 하는 TFT형 메모리 셀을 갖는 SRAM 이, 일본 특개평 제5-120882호 공보에 개시되어 있다.

이하, 저전압으로 동작하는 SRAM 에, 왜 승압회로를 이용하여 워드선을 승압해야하는 지를 설명한다.

도 11 은, 4개의 트랜지스터 (Qa, Qb, Qc, Qd) 를 이용한 4-트랜지스터형 메모리 셀 (17), 및 3개의 트랜지스터 (Qe, Qf, Qg) 를 이용한 프리차지회로 (pre-charge circuit; 16) 를 조합한 회로이다.

도 11 에서, 참조번호 (WL) 는 워드선을 나타내며, N형 트랜지스터 (Qa 및 Qc) 는 메모리 셀 트랜스퍼 게이트로서의 기능을 하고, N형 트랜지스터 (Qb 및 Qd) 는 메모리 셀 드라이버로서의 기능을 한다. 또한, 저항소자 (Rl 및 R2) 는 부하저항이며, D 및 DB 는 비트선이고, 2개의 트랜지스터 (Qe 및 Qf) 는 프리차지 트랜지스터이다.

도 12 및 도 l3 을 참조하여, 도 1l 에 도시된 메모리 셀에 데이터를 기록하였을 때의 승압전위의 유무에 근거한 차이를 설명한다.

도 12(a) 는, 워드선의 전압을 승압하지 않고서 데이터의 기록 동작을 행한 경우를 나타내며, 도 13(a) 는, 워드선의 전압을 승압하여 데이터의 기록 동작을 행한 경우이다. 도 12(b) 및 도 13(b) 는, 도 12(a) 및 도 13(a) 에 도시된 조건하에서 데이터의 기록동작을 행한 후에, 중간의 대기시간을 두지않고, 데이터의 기록동작을 완료한 경우를 나타낸다.

이 도면들에서, 기록 동작전의 데이터에서, 노드V2 의 전압은 전원전압 (VCC) 이며, 노드V1 의 전압은 접지이고, 비트선 (D 및 DB) 은 프리차지 트랜지스터 (Qe 및 Qf) 로부터 전압이 공급되며, 그 전압은 VCC 레벨로 되어 있다.

먼저, 메모리 셀 (17) 의 노드 (V1 및 V2) 의 전위를 반전시키도록 데이터를 기록하는 경우를 설명한다.

이 경우, 메모리 셀 (17) 의 선택선인 워드선 (WLl) 의 레벨을 하이 레벨로 천이시켜, 비트선 (DB) 의 레벨이 로우 레벨이 되도록 함으로써, 메모리 셀 (17)에 데이터를 기록한다.

이 때, 노드V2 는, 비트선 (DB) 과 같이 접지 레벨로 되는 반면, 노드V1 은, 셀 트랜스퍼 게이트의 문턱전압으로 인해, 전원전압 (VCC) 까지 승압할 수 없고, 부하저항 (R1) 을 통해 공급되는 전류만으로 전원전압 (VCC) 에 근접해지게 된다.

그 후, 메모리 셀 (17) 의 데이터를 판독하는 경우, 또다른 메모리 셀 (17) 의 데이터를 리세트하기 위하여, 프리차지회로 (16) 의 트랜지스터 (Qe, Qf 및 Qg) 가 동시에 온상태로 되어, 비트선 (D 및 DB) 의 전위가 프리차지되어 전원전압 (VCC) 까지 상승한다.

그 다음, 데이터를 기록한 직후에 메모리 셀에 기록된 데이터를 판독하는 경우, 도 12(b) 에 도시된 바와 같이, 워드선 (WL1) 의 레벨은, 데이터 기록 경우와 유사하게, 하이 레벨로 천이되지만, 노드V1 이 전원전압 (VCC) 까지 승압되지 않고서 데이터의 판독이 이루어지기 때문에, 메모리 셀 드라이버인 트랜지스터 (Qd) 의 게이트-소스 전압이 낮은 상태에서, 기록된 데이터가 판독된다.

이러한 이유로, 트랜지스터 (Qd) 의 게이트전압이 전원전압 (VCC) 인 경우에 비해, 전류 능력 (capacity) 이 저하되고, 비트선 (DB) 의 트랜스퍼 게이트(Qc) 로부터 흐르는 전하에 의해, 노드V2 의 전위가 상승하게 된다.

이 전위상승으로 인해, 노드V1 의 전위가 낮아져, 노드V1 과 노드V2 간의 전위차가 매우 작아지게 된다. 이는, 메모리 셀의 데이터를 저전압으로 유지하는 데 장해가 되는 것이다.

이러한 문제점을 해결하기 위하여, 도 13(a) 에 도시된 바와 같이, 워드선의 레벨을 승압전위 (VBB) 까지 승압하여, 트랜스퍼 게이트 (Qa) 의 문턱전압 이상으로 승압시킴으로써, 기록시의 노드V1 의 레벨을 전원전압 (VCC) 레벨로 승압시킨다.

이에 의해, 도 13(a) 에 도시된 바와 같이, 기록 직후에 데이터를 판독하더라도, 노드V1 과 노드V2 간의 전위차가 크기 때문에, 저전압에서도 셀 데이터가 파괴되지 않게 된다.

승압회로의 구성은, 모두 캐패시터의 전하를 이용하는 것으로, 외부전원전압보다 더 높은 전압을 생성하도록 캐패시터를 충전시키되, 그 승압전위 (Va) 는, 외부전원전압 (VCC) 의 함수로서, 다음식 1,

Va = (Ca / (Cx + Ca)) ×VCC + VCC

로 표시된다.

이 때, Ca 는 승압회로내부의 승압용량 (boot capacitance) 이며, Cx 는 승압전위로 승압될 부하용량이다.

식 1 로부터 알 수 있는 바와 같이, 승압전위를 높이기 위해서는, 부하용량 (Cx) 보다도 승압용량 (Ca) 을 크게 하여야 된다. 그러나, 칩사이즈를 작게 하여 비용을 감소하고자 하는 경우, 이 승압용량 (Ca) 을 크게 하는 것이 어렵게 된다.

이러한 이유로, 상술한 3개의 종래 예는, 링발진기를 사용하여, 단계적으로 승압되는 구성으로 되어 있다.

도 7 에 도시된 승압회로는, NAND 회로 (B1) 및 인버터 (B2 내지 B6) 로 구성되는 링발진기 (1) 와, 트랜지스터 (QB1 내지 QB2) 및 차지-증폭기용 캐패시터 (CB1) 로 구성되는 차지펌프회로 (2) 의 조합으로 형성되어 있다. 도 10 을 참조하여, 도 7 에 도시된 승압회로의 동작을 설명한다.

도 7 에 도시된 승압회로에서는, 기록 개시신호 (WCE) 가 하이 레벨로 된 후에 링발진기 (l) 가 동작하기 시작하며, 링발진기 (1) 의 출력신호 (ROC) 는, NAND 회로 (B1) 및 인버터 (B2 내지 B5) 의 지연시간에 의해서 결정되는 발진주기로 발진한다.

차지펌프회로 (2) 의 캐패시터 (CB1) 의 일 전극측인 노드Vb 는, 발진하기 전에, 트랜지스터 (QB1) 의 문턱전압에 의해 결정되는 전위로 유지된다. 발진신호 (ROC) 가 입력되면, 노드Vb 는 전원전압 (VCC) 과 같은 전위차로 승압된다.

이에 의해, 트랜지스터 (QB2) 가 온상태로 되며, 승압회로로부터의 출력전압 (Va) 도 상승한다.

그러나, 상기 식 1 에 나타낸 바와 같이, 승압회로로부터의 출력전압 (Va)의 출력부하가 큰 경우, 한번에 승압전위 (VBB) 까지 승압하는 것은 불가능하며, 복수회의 발진신호 (ROC) 에 의해서, 출력전압 (Va) 이 승압전위 (VBB) 에 이르게 된다.

식 1 을 응용하여, 상기 동작에 필요한 발진주기를 결정할 수 있다. 예를 들면, 승압용량 (Ca) 이 50 pF, 부하용량 (Cx) 이 100 pF 인 경우, 전원전압 (VCC) 이 2V, 트랜지스터 (QBl 및 QB2) 의 문턱전압이 0.5 V 이면, 이에 필요한 승압전압 (VBB) 은 2.8 V 이다.

먼저, 1회의 승압 동작으로 승압된 전위는, 다음식2

Va = (50/(100+50)) ×2 + (2-0.5) = 2.17 V

와 같다.

그 다음, 2회의 승압에 의해 승압된 전위는, 다음식3

Va = (50/(100+50)) ×2 + 2.l7 = 2.83 V

와 같다.

따라서, 도 10 에 도시된 바와 같이, 2회의 승압동작에 의해 필요한 승압전압 (VBB) 이 구해진다.

일반적으로, 링발진기는, 홀수개의 인버터로 구성되지만, 이 링발진기의 동작속도는, 전압이 낮아질수록 느려진다.

이 때문에, 링발진기의 주기가 커져, 저전압이 될수록 소망의 승압전위에승압하는 데 필요한 시간이 지연되며, 이 지연이 데이터 기록 속도를 느려지게 하는 요인이 된다.

여기서, 기록 속도가 느려지는 문제점에 대한 해결책으로서, 전압이 낮아질수록, 링발진기의 주기를 빨리하는 기술이, 도 8 에 도시된 바와 같이, 일본 특개평 제5-325578호 공보에 개시되어 있다.

도 8 에 도시된 기술에서는, 전원전위에 의존하지않은 정전압 전위 (Vref) 를 사용하여, 디프레션형 N-채널 트랜지스터 (T1 내지 T5) 의 게이트 전위가, 외부전원전위 (VCC) 와는 반대의 의존성을 갖도록 (즉, 외부전원전위 (VCC) 가 낮아질 때, 트랜지스터 (T1 내지 T5) 의 게이트 전위가 높아지도록) 하며, 트랜지스터 (T1 내지 T5) 의 온저항치가 전원전위의 저하에 따라 저하되는 것을 이용하여, 전압이 낮아질수록, 링발진기의 주기를 빨라지도록 하고 있다.

정전압전위 (Vref) 를 소스입력으로 하는 P-채널 트랜지스터 (QC2) 는, 전원전위 (VCC) 에 의존하지 않는 전류능력을 갖는다.

그러나, 전원전압을 게이트입력으로 하는 N-채널 트랜지스터 (QC1) 는, 전원전위의 저하에 따라, 그 전류능력이 저하되기 때문에, 노드Cl 의 전위가 전원전위의 저하에 따라 상승하게 된다.

이에 의해, 트랜지스터 (T1 내지 T5) 의 온저항이 작게 되어, 링발진기의 주기를 빨리하는 것이 가능해진다.

도 9(a) 및 도 9(b) 는, 일본 특개평 제5-325578호 공보에 개시된 승압회로를 나타낸 것으로, 기본적인 승압 방식은 상술한 바와 같다.

도 9 에서, Rl 및 R2 입력에 접속되는 캐패시터 (CDl 및 CD2) 는 승압용 캐패시터로서, 도 7 에 도시된 캐패시터 (CB1) 에 대응되며, 도 9 의 트랜지스터 (QD3 및 QD4) 는 초기전위 유지용으로서, 도 7 에 도시된 트랜지스터 (QB1) 에 대응되고, 도 9 의 트랜지스터 (QDl 및 QD2) 는 승압전위 출력게이트로서, 도 7 의 트랜지스터 (QB2) 에 대응된다.

도 9 에 도시된 승압회로의 특징은, 캐패시터 (CD1 및 CD2) 를 사용하여 1주기동안 승압전위 출력게이트의 전위를 2회 승압동작시키기 위하여, 별도의 캐패시터 (CD3 및 CD4) 를 사용하는 것이다.

도 7 및 도 9 의 경우, 승압용 캐패시터의 크기를 크게할 수 없는 SRAM 에서는, 복수회의 승압 단계가 필요하다.

일반적인 저전압 동작의 목적은, 배터리로 SRAM 의 동작을 가능하게 하는 것이지만, 이 링발진기에 흐르는 AC 전류를 제한하는 것이 배터리로 장시간 사용하기 위한 조건이 된다.

상술한 종래예에서는, 전압이 낮아질수록 더 빨리 동작하는 수단이 있으며, 이는 고속 및 저전압 동작의 SRAM 에 유효하다.

저전압에서 데이터의 기록 동작을 반복한 경우, 전력소모가 많아져, 배터리에 의한 장시간의 동작을 보증할 수 없게 되는 문제가 있다.

또한, 일본 특개평 제8-287677호 공보에는, DRAM을 대상으로 한 기술이 개시되어 있으며, 이 일본 특개평 제8-287677호 공보에 개시된 기술은, DRAM 의 대기 때에도 승압회로가 작동되도록 한 구조로 되어 있다.

그러나, 일본 특개평 제8-287677호 공보에 개시된 기술은, DRAM 이 대기중이든 또는 동작중이든 지에 관계없이, 주파수를 변경하는 것으로, 이 기술을 SRAM 에 응용할 경우에는, 전류 소모가 많아져, 배터리에 의한 장시간의 동작을 보증할 수 없게 되는 문제가 있다.

또한, 승압전위에 도달하기까지의 승압회수가 복수회가 되는 경우, 승압회로를 복수의 승압회로단으로 형성할 필요가 있기 때문에, 콤팩트한 면적에 맞게 회로배치를 할 수 없게 되는 문제가 있다.

한편, 일본 특개평 제5-313795호 공보에는, 대기중에도 소모전류량을 감소시킬 수 있는 반도체 집적회로가 개시되어 있다.

여기서는, HALT 신호에 응답하여 내부 발진기에 의해 발생된 고주파수 발진신호 또는 외부 발진기에 의해 발생된 저주파수 발진신호를 선택적으로 공급할 수 있는 선택회로에 의해, 차지펌프를 선택적으로 구동할 수 있다.

본 발명의 목적은, 승압전위에 도달하는 데 필요한 기간중에는 링발진기의 주기를 짧게 하여, 동작속도를 빠르게 하고, 승압종료후에는 링발진기의 주기를 길게하여, 전력소모를 감소시킬 수 있도록, 내부명령신호를 이용하여 제어할 수 있으며, 저전압에서 구동할 수 있는 반도체기억장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명은 다음과 같은 기본적인 기술적 구성을 갖는다.

더 상세하게 설명하면, 본 발명에 따른 반도체 기억장치는, 메모리 셀,이 메모리 셀에 각각 접속된 워드선, 및 링발진기를 포함하고 워드선에 접속된 워드선 승압회로를 구비하는 스태틱 반도체 기억장치로서, 이 스태틱 반도체 기억장치는 저전압으로 구동되며, 내부명령신호에 응답하여, 고주파수 구동모드와 저주파수 구동모드 중의 어느 한 구동모드로 전환될 수 있도록 구성된다.

본 발명에서, 스태틱 반도체 기억장치는, 워드선의 승압시, 워드선의 전압이 소정의 전압레벨로 승압될 때까지는 링발진기의 출력주파수가 짧은 주기로 설정되며, 그 후, 워드선의 전압이 소정의 전압레벨에 도달한 후에는, 링발진기의 출력주파수가 긴 주기로 설정되도록 또한 구성된다.

본 발명의 스태틱 반도체 기억장치는, 링발진기회로가 승압전위를 발생시킬 수도 있는 반면, 승압회로는, 링발진기로부터 출력된 승압전위에 기초하여, 메모리 셀의 워드선을 승압시킬 수도 있다.

본 발명의 또다른 양태는, 저전압으로 구동되며, 메모리 셀, 행디코더, 열디코더, 비트선 제어회로, 승압회로 및 링발진기회로를 구비하는 반도체 기억장치로서, 상기 메모리 셀은 데이터를 저장하고, 상기 행디코더는 어드레스 버퍼입력으로부터 상기 메모리 셀의 워드선을 선택하며, 상기 열디코더는 상기 메모리 셀의 비트선을 선택하고, 상기 비트선 제어회로는 상기 메모리 셀로/로부터 데이터의 기록/판독을 행하며, 상기 승압회로는 상기 메모리 셀의 워드선의 전위를 승압시키고, 상기 링발진기회로는 상기 메모리 셀 워드선을 승압시키기 위한 승압전위를 발생시키며, 상기 링발진기는, 내부신호발생수단으로부터 출력된 명령신호에 응답하여, 상기 승압전압에 도달하기까지는 짧은 주기로 동작하고, 상기 승압전압에 도달한 후에는 긴 주기로 동작한다.

상기 반도체 기억장치에서, 상기 링발진기는 상기 승압전위를 발생시키며, 이 발진기의 주기는, 상기 승압전압에 도달하기까지의 기간동안에는 짧고, 상기 승압전위에 도달한 후에는 길다.

상기 승압회로는, 상기 링발진기로부터 출력된 승압전위에 기초하여, 메모리 셀의 워드선을 승압한다.

상기 링발진기는 카운터 및 트랜스퍼 게이트회로를 구비하되, 상기 카운터는 상기 링발진기의 주기를 모니터링하며, 상기 트랜스퍼 게이트회로는 상기 링발진기의 주기를 변경한다.

상기 트랜스퍼 게이트회로는 인버터 및 NAND 게이트에 의해 결정되는 주기회수를 계수하고, 상기 링발진기의 주기를 전환한다.

상기 카운터를 대신하여, 승압레벨 검지회로가 제공될 수 있으며, 이 승압레벨 검지회로는 인버터 및 NAND 게이트에 의해 결정되는 주기회수를 계수한다.

상기 링발진기는, 상기 워드선 승압이 메모리 셀 기록에 필요한 전압레벨에 도달할 때까지 복수회 승압하되, 이 복수회의 승압동작동안에는, 상기 링발진기의 출력주기를 짧게 하여 워드선을 고속으로 승압시킨 다음, 이 전위에 도달한 후에는, 상기 링발진기의 출력주기를 늦춘다.

도 1 은 본 발명의 제 1 실시예에 따른 반도체 기억장치를 나타낸 블록도.

도 2 는 본 발명의 제 1 실시예에 따른 반도체 기억장치에 사용된 링발진기를 나타낸 블록도.

도 3 은 본 발명의 제 2 실시예에 따른 반도체 기억장치에 사용된 링발진기를 나타낸 블록도.

도 4 는 본 발명의 제 1 실시예에 따른 반도체 기억장치에 사용된 카운터를 나타낸 블록도.

도 5 는 본 발명의 제 2 실시예에 따른 반도체 기억장치에 사용된 승압레벨검지회로를 나타낸 블록도.

도 6(a) 는 본 발명의 제 1 실시예에 따른 반도체 기억장치의 동작을 나타낸 타이밍도이고, 도 6(b) 는 본 발명의 제 2 실시예에 따른 반도체 기억장치의 동작을 나타낸 타이밍도.

도 7 은 종래 기술에 따른 차지펌프를 사용한 승압회로를 나타낸 블록도.

도 8 은 종래 기술에 따른 링발진기를 나타낸 블록도.

도 9 는 종래 기술에 따른 승압회로를 나타내는 블록도.

도 10 은 종래 기술의 동작을 설명하는 타이밍도.

도 11 은 승압회로의 필요성을 설명하기 위한 메모리 셀 주변회로를 나타낸 블록도.

도 12 는 도 11 에서의 워드선을 승압하지 않은 경우의 타이밍도.

도 13 은 도 11 에서의 워드선을 승압한 경우의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

1: 링발진기 2: 승압회로

3: 메모리 셀 4: 행디코더

5: 열디코더 6: 비트선 제어회로

7: 어드레스 버퍼 8: 데이터 입출력 버퍼

9: 카운터 11, 14c: NAND 회로

10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h, 12a, 13a, 13b, 13c, 13d, 13e:

인버터

14a 및 14b: NOR 회로 15a: 차동증폭기

Ql, Q3, Qa, Qc, Qd, Q9, Qh: N-채널 트랜지스터

Q2, Q4, Qb, Qe, Qf, Qi: P-채널 트랜지스터

Ra, Rb: 저항소자

이하, 첨부 도면을 참조하여, 본 발명에 따른 반도체 기억장치를 상세하게 설명한다.

도 1 은, 본 발명에 따른 반도체 기억장치의 제 1 실시예를 나타낸 블록도로서, 이 도면은 본 발명에 따른 반도체 기억장치의 기본 구성을 나타낸 것으로, 링발진기 (1) 및 승압회로 (2) 를 구비하고, 메모리 셀 (3) 을 사용하는 스태틱형 반도체 기억장치를 나타낸 것이다.

링발진기 (1) 는 승압전위를 발생시키되, 승압전압에 도달하기까지의 기간동안에는 짧은 주기로 동작하며, 승압전압에 도달한 후에는 긴 주기로 동작한다.

승압회로 (2) 는, 링발진기 (1)로부터 출력된 승압전위에 기초하여, 메모리 셀 (3) 의 워드선을 승압시키도록 구성된다.

링발진기 (1) 는, 메모리 셀 (3) 의 워드선의 승압전위가 메모리 셀로의 데이터 기록에 충분한 소정의 승압레벨에 도달할 때까지 복수회 승압동작을 행하되, 이 복수의 승압 동작동안에서는, 링발진기의 출력 (ROC) 의 주기를 빨리하여 고속으로 워드선의 전위를 승압시킨다.

그 후, 승압레벨 (VBB) 에 도달한 후에는, 링발진기의 출력 (ROC) 의 주기를 느리게 하여, 링발진기 (1) 자체에 흐르는 AC 전류를 감소시킨다.

따라서, 본 발명에 따른 반도체 기억장치에 따르면, 이 장치가 저전압 레벨로 구동되는 경우에도 데이터의 기록속도를 증대시킬 수 있으며, 링발진기 (1) 로 흐르는 AC 전류를 감소시킴으로써, 전력소모가 감소되어, 저전압으로 반도체 기억장치를 장시간 동작시킬 수 있게 된다.

또한, 본 발명에 따른 반도체 기억장치에 따르면, 승압전위 (VBB) 에 도달하기까지 복수회의 승압 동작을 행한다.

그러나, 도 8 에 도시된 종래예에서 이루어진 바와 같이, 복수의 승압회로를 제공할 필요가 없기 때문에, 회로의 면적을 작게 유지할 수 있다.

다음으로, 본 발명에 따른 반도체 기억장치의 제 1 실시예를 상세하게 설명한다.

도 1 에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 기억장치는, 메모리 셀 (3), 행 (row) 디코더 (4), 열 (column) 디코더 (5), 비트선 제어회로 (6), 승압회로 (2) 및 링발진기 (1) 를 구비한다.

메모리 셀 (3) 은 데이터를 저장하는 데 사용되며, 행디코더 (4) 는 어드레스 버퍼 (7) 로부터의 입력신호에 기초하여 메모리 셀 (3) 의 워드선을 선택하는 데 사용된다. 메모리 셀 (3) 은, 4개의 트랜지스터 메모리 셀로 구성되어 있다 (도 l1 참조).

열디코더 (5) 는 메모리 셀 (3) 의 비트선을 선택하며, 비트선 제어회로 (6) 는, 데이터 입출력 버퍼 (8) 와의 데이터 전송에 기초하여, 메모리 셀 (3) 로/로부터 데이터 기록/판독을 행한다.

승압회로 (2) 는 메모리 셀 (3) 의 워드선의 전위를 승압시키며, 링발진기 (1) 는, 메모리 셀 (3) 의 워드선의 전위를 승압전위 (VBB) 로 승압시키기 위해 제공된다.

이 링발진기의 주기는, 승압전압 (VBB) 에 도달하는 데 필요한 시간동안에는, 데이터 판독 또는 기록을 짧게 하기 위하여 짧아지고, 승압종료후에는 길어져, 링발진기 (1) 자체로 흐르는 AC 전류를 감소시킨다.

도 2 는 링발진기 (1) 의 구체적인 예를 나타낸 것이다. 좀 더 상세하게는, 도 2 에 도시된 바와 같이, 링발진기 (1) 는, 메모리 셀 기록 개시신호 (WCE) 를 입력으로 하여, 주기신호 (ROC) 를 출력하는 것으로, 카운터 (9) 및 트랜스퍼 게이트회로로 구성되어 있다.

상기 트랜스퍼 게이트회로는, 8개의 인버터 (10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h), NAND 회로 (11), N-채널 트랜지스터 (Ql 및 Q3) 및 P-채널 트랜지스터 (Q2 및 Q4) 로 구성되어 있다.

N-채널 트랜지스터 (Ql) 및 P-채널 트랜지스터 (Q4) 는, 카운터 (9) 로부터의 출력이 인버터 (12a) 를 통해 반전되어 입력되도록 구성된다.

이 트랜스퍼 게이트회로로부터의 신호는, 인버터 (12b) 에 의해 반전된 다음, 출력된다.

상술한 트랜스퍼 게이트회로는, 링발진기의 주기를 변경하기 위해서 형성한 것으로서, 4개의 인버터 (10a, 10b, 10c 및 10d) 와 NAND 회로 (11) 와의 조합에 의해 주기가 결정되는 경우와, 8개의 인버터 (10a, 10b, 10c, 10d, 10e, 10f, 10g 및 10h) 와 NAND 회로 (11) 와의 조합으로 주기가 결정되는 경우를, 카운터 (9) 에 의해 주기회수를 계수하여 전환하도록 하고 있다.

카운터 (9) 는, 링발진기의 주기를 모니터링하며, 도 4 에 도시된 바와 같이, 5개의 인버터 (13a, 13b, 13c, 13d 및 13e), 2개의 NOR 회로 (14a 및 14b), 1개의 NAND 회로 (14c), P-채널 트랜지스터 (Qb, Qe, Qf 및 Qi), 및 N-채널 트랜지스터 (Qa, Qc, Qd, Q9 및 Qh) 로 구성되어 있다.

이하, 도 6(a) 를 참조하여, 본 발명에 따른 반도체 기억장치의 제 1 실시예의 동작을 설명한다.

본 발명에 따른 반도체 기억장치의 제 1 실시예에서 사용된 링발진기 (1) 는, 메모리 셀 (3) 로의 데이터 기록 개시신호 (WCE) 가 하이 레벨로 변경된 후, 승압회로를 구동하기 위한 링발진기의 출력신호 (ROC) 를 출력하도록 구성되어 있다.

이 제 1 실시예에서는, 메모리 셀 (3) 의 워드선의 승압전위가 메모리 셀로의 데이터 기록에 필요한 전위 (VBB) 에 도달하기까지, 2회의 승압회수를 제공한다.

이 승압회수 2회까지는, 링발진기의 출력 (ROC) 의 주기를 빨리하여, 고속으로 워드선의 전위가 승압되도록 한다.

그 후, 승압레벨 (VBB) 에 도달한 이후에는, 링발진기의 주기를 느리게 하여, 승압주기를 늦춘다.

먼저, 메모리 셀 (3) 에의 데이터 기록 개시신호 (WCE) 가 로우 레벨인 경우, 도 4 에 도시된 카운터 (9) 의 리세트 신호 (R) 도 로우 레벨로 입력되어, 이 때, 카운터의 출력 (Q) 이 로우 레벨로 된다.

따라서, 도 2 에 도시된 링발진기 (1) 에서, 트랜스퍼 게이트회로의 트랜지스터 (Ql 및 Q2) 가 온으로 되어, 링발진기 (1) 의 출력 (ROC) 이 로우 레벨로 되게 된다.

그 다음, 메모리 셀 (3) 로의 데이터 기록 개시신호 (WCE) 가 하이 레벨로되면, 링발진기는, NAND 회로 (11) 와 4개의 인버터 (10a, 10b, 10c 및 10d) 와의 조합에 따라 동작하고, 도 6(a) 에 도시된 바와 같은 링발진기의 출력 (ROC) 은, NAND 회로 (11) 와 4개의 인버터 (10a, 10b, 10c 및 10d) 와의 조합에 의해 결정되는 주기로 동작한다.

승압회로 (2) 는, 링발진기 (1) 로부터의 링발진기 출력신호 (ROC) 을 입력으로 하여, 메모리 셀(3) 의 워드선 전위를 승압한다.

승압회로 (2) 에 의한 승압전위 (Va) 는, 도 6(a) 에 도시된 바와 같이, 링발진기의 출력 (ROC) 이 하이 레벨이 될 때, 상승한다.

카운터 (9) 의 입력 (C) 에서는, 도 6(a) 의 파선 (9a) 에 의해 도시된 바와 같이, 링발진기의 출력 (ROC) 과 같은 주기를 가지나, 4개의 인버터 (10e, 10f, l0g 및 10h) 에 의해 위상시프트를 갖는 신호가 입력되어, 2회째 승압동작에서, 카운터 (9) 의 입력 (C) 이 로우 레벨로 변화될 때 (타이밍 X 에서), 도 4 에 도시된 바와 같이, 카운터 (9) 의 출력 (Q) 이 하이 레벨로 된다.

이에 의해, 도 2 에 도시된 바와 같이, 트랜지스터 Ql 및 Q2 로부터 트랜지스터 Q3 및 Q4 로 접속이 전환되어, 이 시점에서, 링발진기의 주기가, 8개의 인버터 (10a, 10b, 10c, 10d, 10e, 10f, 10g 및 10 h) 와 NAND 회로 (11) 의 조합의 논리동작속도에 의해 결정되는 주기 (T2) 로 변경된다.

따라서, 본 발명의 제 1 실시예의 반도체 기억장치에 따르면, 승압전압 (VBB) 으로 승압된 후에 링발진기 (1) 로 흐르는 AC 전류를 감소시킬 수 있게 된다.

그 이유는, 링발진기의 주기가 일정한 경우에는, 8개의 인버터 (10a, 10b, 10c, 10d, 10e, 10f, 10g 및 10h) 와 NAND 회로 (11) 의 충방전전류가 흐르지만, 주기가 길어지면, 그 평균전류인 정상전류는 적어지게 된다. 이러한 이유로 인하여, 배터리를 사용하여 SRAM 반도체 기억장치를 장시간 동작시키는 것이 가능하게 된다.

본 발명의 제 1 실시예에서는, 승압레벨 (VBB) 에 도달하기까지의 승압회수를 2회로 하여, 카운터 (9) 의 입력 (C) 이 2회째에 로우 레벨로 변화될 때, 카운터 (9) 의 출력 (Q) 이 동작한다.

2회의 승압회수로 승압레벨 (VBB) 에 도달할 수 없는 경우에는, 카운터 (9)의 동작회수를 변경하여, 도 4 에 도시된 바와 같이, 많은 논리회로 (9a) 를 형성함으로써, 임의의 승압회수를 n회로 변경하는 것이 가능해진다.

본 발명에 따른 반도체 기억장치의 제 2 실시예가 도 3 의 블록도에 도시되어 있다.

도 3 에 도시된 바와 같이, 본 발명에 따른 반도체 기억장치의 제 2 실시예에서는, 승압레벨 검지회로를 사용하여, 저전압시에 메모리 셀로의 데이터 기록에 필요한 전위 (VBB) 에 도달함을 검지함으로써, 승압회로 (2) 에 접속된 링발진기 (l) 의 주기를 전환한다.

승압회로의 출력전위 (Va) 가 승압전압 (VBB) 에 도달할 때까지는, 링발진기의 주기를 빨리하고, 그 후에는 링발진기의 주기를 느리게 한다.

도 5 는, 도 3 에서 사용된 승압레벨 검지회로 (15) 를 나타낸 블록도이다.

도 5 에 도시된 바와 같이, 승압레벨 검지회로 (15) 는, 입력을 승압전위 (Va) 및 외부전원전위 (VCC) 로 하고, 저항소자 (Ra 및 Rb) 및 차동증폭기(15a) 로 구성된다.

상기 레벨 검지회로 (15) 에서 사용된 저항소자 (Ra 및 Rb) 의 저항치는, 다음식4 로 주어지며, 외부전원전위가 VCC 이고 승압전위가 VBB 일 경우, 저항소자 (Ra 및 Rb) 의 저항비를 결정할 수 있다.

VCC = (Rb/(Ra+ Rb)) x VBB

이하, 도 6(b) 를 참조하여, 도 5 에 도시된 승압레벨 검지회로 (15) 의 동작을 설명한다.

도 6(a) 에 도시된 바와 같이, 메모리 셀 데이터 기록 개시신호 (WCE) 가 로우 레벨인 경우, 승압전위 (Va) 는 외부전원전위 (VCC) 이하이기 때문에, 차동증폭기 (15a) 의 반전입력인 외부전원전위 (VCC) 쪽이 높은 입력으로 되어, 출력 (Q) 이 로우 레벨로 된다.

그 다음, 도 3 에 도시된 링발진기의 경우와 유사하게, 메모리 셀 데이터의 기록 개시신호 (WCE) 가 하이 레벨로 되면, 도 2 에 도시된 NAND 회로 (l1) 및 4개의 인버터 (1Oa, lOb, 1Oc 및 1Od) 와의 조합에 따라 결정된 논리주기로 링발진기가 동작하며, 도 6(b) 와 도시된 링발진기의 출력신호 (ROC) 는, NAND 회로 (l1) 및 4개의 인버터 (1Oa, 1Ob, 1Oc 및 1Od) 에 의해 결정되는 주기로 동작하여, 도 6(b) 에 도시된 바와 같이, 승압전위 (Va) 에서의 승압동작이 행해지게 된다.

도 6(b) 에 도시된 본 발명의 제 2 실시예의 동작은, 승압회수를 4회로 하였을 경우이며, 승압전위 (Va) 가 VBB 를 초과하는 타이밍 Y 로 되었을 때에는, 도 5 에 도시된 승압레벨 검지회로 (15) 의 입력중에서, 저항소자 Ra 와 Rb 가 접속된 접점에서의 비반전 입력쪽이 외부전원전위 (VCC) 보다도 더 높게 되어, 승압레벨 검지회로 (15) 의 출력 (Q) 이 하이 레벨로 된다.

따라서, 도 2 에 도시된 바와 같이, 도 3 에 도시된 트랜지스터 Ql 및 Q2 로부터 트랜지스터 Q3 및 Q4 로 접속이 전환되고, 이 시점에서, 링발진기의 주기는, 8개의 인버터 (1Oa, 1Ob, 1Oc, 1Od, 1Oe, 1Of, 1Og 및 1Oh) 및 NAND 회로 (11) 의 논리동작속도로 결정되는 주기에 의해 변경된다.

따라서, 본 발명에 따른 반도체 기억장치의 제 2 실시예에 따르면, 제 1 실시예의 경우와 유사하게, 승압전압 (VBB) 으로 승압한 후에 링발진기로 흐르는 AC 전류를 감소시킬 수 있게 된다.

이상 설명한 바와 같이, 본 발명의 스태틱 반도체 기억장치는, 기본적으로, 메모리 셀, 이 메모리 셀에 각각 접속된 워드선, 및 링발진기를 포함하고 워드선에 접속된 워드선 승압회로를 구비하는 스태틱 반도체 기억장치로서, 이 스태틱 반도체 기억장치는 저전압으로 구동되며, 내부명령신호에 응답하여, 고주파수 구동모드와 저주파수 구동모드 중의 어느 한 구동모드로 전환될 수 있도록 구성된다.

본 발명의 반도체 기억장치의 워드선을 승압시킬 때, 링발진기의 출력주파수는, 워드선의 전압이 소정의 전압레벨로 승압될 때까지는 주기를 짧게하도록 설정되며, 그 후, 워드선의 전압이 소정의 전압레벨에 도달한 후에는, 링발진기의 출력주파수의 주기를 느리게 하도록 설정된다.

본 발명의 스태틱 반도체 기억장치에서는, 링발진기회로가 승압전위를 발생시킬 수도 있는 반면, 승압회로는, 이 링발진기로부터 출력된 승압전위에 기초하여, 메모리 셀의 워드선을 승압시킬 수도 있다.

한편, 본 발명에서 사용된 내부신호는 카운터 수단 또는 워드선 모니터링 수단에 의해 얻어질 수 있다.

따라서, 본 발명의 반도체 기억장치에서, 링발진기는 카운터 및 트랜스퍼 게이트회로를 포함할 수 있으며, 카운터는 링발진기의 주기를 모니터링할 수 있고, 트랜스퍼 게이트회로는 내부 신호발생수단에 응답하여, 링발진기의 주기를 변경할 수 있다.

또한, 본 발명의 반도체 기억장치에서, 트랜스퍼 게이트회로는 인버터 및 NAND 게이트회로에 의해 결정되는 주기회수를 계수할 수도 있으며, 링발진기의 주기를 전환할 수도 있다.

또한, 본 발명의 반도체 기억장치에서, 카운터를 대신하여, 승압레벨 검지회로가 제공될 수 있으며, 이 승압검지회로는 레지스터를 통하여 워드선의 승압레벨을 입력하고, 이 워드선의 현재전압과 기준전압을 비교하여 승압 레벨을 결정한다.

좀 더 상세하게 설명하면, 이 반도체 기억장치에서, 링발진기는, 워드선 승압전위가 메모리 셀 기록에 필요한 전압레벨에 도달할 때까지 복수회의 승압동작을 행할 수도 있으며, 복수회의 승압동작이 행해질 때까지는 링발진기의 출력주기를 짧게 하여 워드선을 승압하여, 워드선의 전압레벨을 빨리 승압시키고, 승압레벨에 도달한 후에는, 링발진기의 출력주기를 길게하도록 동작한다.

저전압으로 구동되며, 메모리 셀, 이 메모리 셀에 각각 접속된 워드선, 및 워드선에 접속되고 링발진기를 포함하는 워드선 승압회로를 구비하는 스태틱 반도체 기억장치의 동작방법에 있어서, 상기 방법은, 내부명령신호에 응답하여, 승압회로의 링발진기를 전환하여, 고주파수 구동모드와 저주파수 구동모드중의 어느 한 구동모드에 있도록 하는 단계를 포함한다.

또한, 본 발명의 스태틱 반도체 기억장치의 동작방법에 있어서, 워드선의 승압시, 링발진기의 출력주파수는, 워드선의 전압이 소정의 전압레벨로 승압될 때까지는 짧은 주기로 설정되고, 워드선의 전압이 소정의 전압레벨에 도달한 후에는, 링발진기의 출력주파수가 긴 주기로 설정되도록 전환된다.

이상 설명한 바와 같이, 본 발명에 따르면, 내부동작명령을 이용하여, 고속의 데이터 기록 및 판독 동작을 구현할 수 있는 스태틱형 반도체 기억장치를 제공할 수 있으며, 또한, 저전압 배터리로도 장시간 동작이 가능하게 된다.

또한, 복수의 승압동작에 의해 승압전압에 도달하더라도, 종래 기술에 비해, 복수의 논리회로를 제공할 필요가 없기 때문에, 매우 작은 면적으로도 회로배치를 할 수 있게 된다.

Claims

메모리 셀, 상기 메모리 셀에 각각 접속된 워드선, 및 링발진기를 포함하고 상기 워드선에 접속된 워드선 승압회로를 구비하는 스태틱 반도체 기억장치로서,

상기 승압회로의 상기 링발진기는, 내부명령신호에 응답하여, 고주파수 구동모드와 저주파수 구동모드 중의 어느 한 구동모드로 전환될 수 있도록 구성되며,

상기 링발진기는 상기 워드선의 승압시, 상기 워드선의 상기 전압이 소정의 전압레벨로 승압될 때까지는 고주파수 구동 모드로 동작하며, 상기 워드선의 상기 전압이 상기 소정의 전압레벨에 도달한 후에는 저주파수 구동 모드로 동작하는 것을 특징으로 하는 스태틱 반도체 기억장치.
제 1 항에 있어서,

상기 링발진기회로는 승압전위를 발생시키는 반면, 상기 승압회로는, 상기 링발진기로부터 출력된 승압전위에 기초하여, 상기 메모리 셀의 상기 워드선의상기 전압을 승압시키는 것을 특징으로 하는 스태틱 반도체 기억장치.
메모리 셀, 행디코더, 열디코더, 비트선 제어회로, 승압회로 및 링발진기회로를 구비하는 반도체 기억장치로서,

상기 메모리 셀은 데이터를 저장하고,

상기 행디코더는 어드레스 버퍼입력으로부터 상기 메모리 셀의 워드선을 선택하며,

상기 열디코더는 상기 메모리 셀의 비트선을 선택하고,

상기 비트선 제어회로는 상기 메모리 셀로/로부터 데이터의 기록/판독을 행하며,

상기 승압회로는 상기 메모리 셀의 상기 워드선의 전위를 승압시키고,

상기 링발진기회로는 상기 메모리 셀 워드선의 전위를 승압시키기 위한 승압전위를 발생시키며,

상기 링발진기는, 내부신호발생수단으로부터 출력된 명령신호에 응답하여, 상기 승압전압에 도달하기까지는 짧은 주기로 동작하고, 상기 승압전압에 도달한 후에는 긴 주기로 동작하는 것을 특징으로 하는 반도체 기억장치
제 4 항에 있어서,

상기 내부신호는 카운터 수단 또는 워드선 전압 모니터링수단에 의해 얻어지는 것을 특징으로 하는 반도체 기억장치.
제 4 항에 있어서,

상기 링발진기회로는, 카운터 및 트랜스퍼 게이트회로를 구비하되,

상기 카운터는, 상기 링발진기의 주기를 모니터링하며,

상기 트랜스퍼 게이트회로는, 상기 내부신호발생수단에 응답하여, 상기 링발진기의 주기를 변경시키는 것을 특징으로 하는 반도체 기억장치.
제 6 항에 있어서,

상기 트랜스퍼 게이트회로는, 인버터 및 NAND 게이트회로에 의해 결정되는 주기회수를 계수하고, 상기 링발진기의 주기를 전환하는 것을 특징으로 하는 반도체 기억장치.
제 7 항에 있어서,

상기 카운터를 대신하여, 승압레벨 검지회로가 제공되며,

상기 승압레벨 검지회로는, 레지스터를 통하여 상기 워드선의 상기 승압레벨을 입력하며, 상기 워드선의 상기 현재전압을 기준전압과 비교하여, 승압레벨을 결정하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

상기 링발진기는, 워드선 승압전위가 메모리 셀 기록에 필요한 전압레벨에도달할 때까지 복수회 승압하되,

상기 링발진기는, 상기 복수회의 승압동작동안에는 링발진기의 출력주기를 짧게 하여 상기 워드선 전위를 승압함으로써 상기 워드선의 상기 전압레벨을 고속으로 승압시키고, 상기 승압전압레벨에 도달한 후에는 링발진기의 출력주기를 길게 하여, 동작하는 것을 특징으로 하는 반도체 기억장치.
메모리 셀, 상기 메모리 셀에 각각 접속된 워드선, 및 상기 워드선에 접속되고 링발진기를 포함하는 워드선 승압회로를 구비하는 스태틱 반도체 기억장치의 동작방법에 있어서,

상기 방법은, 내부명령신호에 응답하여, 상기 승압회로의 상기 링발진기를 전환하여, 고주파수 구동모드와 저주파수 구동모드중의 어느 한 구동모드에 있도록 하는 단계를 포함하며,

상기 링발진기는 상기 워드선의 승압시, 상기 워드선의 상기 전압이 소정의 전압레벨로 승압될 때까지는 고주파수 구동 모드로 동작하며, 상기 워드선의 상기 전압이 상기 소정의 전압레벨에 도달한 후에는, 저주파수 구동 모드로 동작하는 것을 특징으로 하는 방법.
제 10 항에 있어서,

상기 링발진기회로는 승압전위를 발생시키는 반면, 상기 승압회로는, 상기 링발진기로부터 출력된 승압전위에 기초하여, 상기 메모리 셀의 상기 워드선의 상기 전압을 승압하는 것을 특징으로 하는 방법.